KR20130037204A - 고정된 언더필을 구비한 회로 기판 - Google Patents
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract
다양한 회로 기판들과 이를 이용하는 제조하는 방법이 개시된다. 본 발명의 일 양상에 따르면, 회로 기판(20)의 일측면(17)에 솔더 마스크(90)를 적용하는 단계와 그리고 상기 일측면(17)에 도달하는 적어도 하나의 개구부(105)를 상기 솔더 마스크(90)에 형성하는 단계를 포함하는 제조 방법이 제공된다. 언더필(25)의 부분(100)이 상기 적어도 하나의 개구부(105) 내에 투사되도록 상기 솔더 마스크(90) 상에 언더필(25)이 배치된다.
Description
일반적으로, 본 발명은 반도체 공정에 관한 것이며, 좀더 상세하게는 반도체 칩 솔더 범프 패드와 이를 제조하는 방법에 관한 것이다.
플립-칩 마운트 기술은, 반도체 칩 패키지 기판 등과 같은 회로 기판에 반도체 칩들을 마운트하는데 수십년 동안 이용되어 왔다.
수 많은 종래의 플립-칩 일례들에서는, 복수의 솔더 조인트들(jounts)들이 반도체 칩의 입/출력(I/O) 사이트들과 회로 기판의 대응 I/O 사이트들 사이에 확립된다. 통상적인 일 공정에서는, 반도체 칩의 소정의 I/O 사이트 혹은 패드에 솔더 범프가 야금학적으로(metallurgically) 본딩되며 그리고 회로 기판의 대응 I/O 사이트에는 소위, 프리-솔더(pre-solder)가 야금학적으로 본딩된다. 이후, 솔더 범프와 프리-솔더는 가깝게 접근되며 그리고 솔더 범프와 프리-솔더 중 적어도 하나를 리플로우시키는 가열 공정이 적용되어, 필요한(requisite) 솔더 조인트가 확립된다.
플립-칩 솔더 조인트들은 가령, 열 팽창 계수(coefficient of thermal expansion : CTE)의 불일치, 연성(ductility)의 차이, 그리고 회로 기판의 뒤들림 등등과 같은 다양한 소스로부터 기계적인 스트레스를 받을 수 있다. 이러한 스트레스는 전술한 바와 같은 종래기술의 솔더 조인트들을 휨 모멘트(bending moment)에 노출시킬 수 있다. 스트레스는 다이 에지 및 코너들에 가까울수록 더 커지는 경향이 있으며 그리고 다이의 중앙에 가까워질수록 감소하는 경향이 있으므로, 그 효과는 어느 정도는 방향성이 있다.
CTE 불일치의 영향을 감소시키기 위하여, 통상적으로 언더필 물질들이 칩과 하부 패키지 기판 사이에 위치되며, 그리고 좀더 상세하게는 패키지 기판 상의 솔더 레지스트 층과 칩 사이에 위치된다. 솔더 조인트들과 마찬가지로, 언더필 물질도 휨 모멘트를 받을 수 있다. 만일, 충분히 심각하거나 혹은 솔더 레지스트와 언더필 간의 본딩이 국부적으로 약화된다면, 박리(delamination)가 발생할 수 있다. 언더필 박리는 솔더 조인트에 크랙이 발생하게 할 수 있으며 그리고 궁극적으로는 디바이스 고장(failure)을 야기할 수 있다.
종래기술에 따른 설계중 하나는, 솔더 마스크의 상대적으로 부드러운 표면과 언더필 사이의 접착성 본딩의 강도에 의존한다. 하지만, 스트레스는 이러한 본딩을 압도할 수도 있다. 종래기술에 따른 또 다른 설계는, 접착성 본딩을 강화시키기 위해서 솔더 마스크의 상부 표면을 거칠게 만드는 플라즈마 식각 공정을 이용한다. 하지만, 이러한 거칠기 공정은 1 마이크론 미만으로 침투할 수 있을 뿐이다. 또 다른 종래기술에서는, 언더필 증착 이전에 수행되는 솔더 마스크에 대한 추가 세정 공정에 의존한다. 이와 같은 마지막 기술에서, 부드러운 표면에 대한 접착성 본딩은 여전히 해결해야할 과제이다.
본 발명은 전술한 단점들 중 하나 이상을 극복하거나 혹은 그 효과를 감소시키기 위한 것이다.
본 발명의 일 실시예에 따르면, 회로 기판의 일측면(side)에 솔더 마스크를 적용하는 단계와 그리고 상기 일측면에 도달하는 적어도 하나의 개구부를 상기 솔더 마스크에 형성하는 단계를 포함하는 제조 방법이 제공된다. 언더필의 부분이 상기 적어도 하나의 개구부 내에 투사되도록 상기 솔더 마스크 상에 언더필이 배치된다.
본 발명의 다른 실시예에 따르면, 반도체 칩을 회로 기판에 결합하는 방법이 제공되는바, 상기 방법은, 상기 회로 기판의 일측면에 솔더 마스크를 적용하는 단계와 그리고 상기 일측면에 도달하는 복수의 개구부들을 상기 솔더 마스크에 형성하는 단계를 포함한다. 반도체 칩은 간격을 두고 상기 회로 기판의 일측면에 결합된다. 언더필의 부분들이 상기 개구부들 내에 각각 투사되도록 언더필이 상기 간격 내에 배치된다.
본 발명의 다른 실시예에 따르면, 일측면을 갖는 회로 기판을 포함하는 장치가 제공된다. 솔더 마스크는 상기 일측면 상에 있으며 그리고 상기 일측면에 도달하는 적어도 하나의 개구부를 포함한다. 언더필은 상기 솔더 마스크 상에 있으며 그리고 상기 적어도 하나의 개구부 내로 투사되는 부분을 포함한다.
전술한 본 발명의 장점들 및 다른 장점들은, 첨부된 도면들을 참조하여 아래의 상세한 설명을 숙독하면 명백해질 것이다.
도1은 회로 기판에 마운트된 반도체 칩을 포함하고 있는 반도체 칩 디바이스의 예시적인 일실시예에 대한 도면이다.
도2는 도1의 2-2를 따라 잘라낸 단면도이다.
도3은 도2의 소정 부분을 확대한 확대도이다.
도4는 도3의 4-4를 따른 소정 부분의 단면도이다.
도5는 도4와 유사한 단면도로서, 대안적인 솔더 마스크와 언더필 배치에 관한 단면도이다.
도6은 예시적인 솔더 마스크 위에 위치한 예시적인 비-접촉(non-contact) 마스크를 도시한 단면도이다.
도7은 도6과 유사한 단면도로서, 솔더 마스크 리소그래피 노광을 예시한 도면이다.
도8은 도7과 유사한 단면도로서, 선택적 개구부를 형성하기 위한 솔더 마스크 현상을 예시한 도면이다.
도9는 도8과 유사한 단면도로서, 솔더 마스크 상의 솔더 구조 배치를 예시한 도면이다.
도10은 도9와 유사한 단면도로서, 언더필 배치를 예시한 도면이다.
도11은 도4와 유사한 단면도로서, 덜 확대한 도면이다.
도1은 회로 기판에 마운트된 반도체 칩을 포함하고 있는 반도체 칩 디바이스의 예시적인 일실시예에 대한 도면이다.
도2는 도1의 2-2를 따라 잘라낸 단면도이다.
도3은 도2의 소정 부분을 확대한 확대도이다.
도4는 도3의 4-4를 따른 소정 부분의 단면도이다.
도5는 도4와 유사한 단면도로서, 대안적인 솔더 마스크와 언더필 배치에 관한 단면도이다.
도6은 예시적인 솔더 마스크 위에 위치한 예시적인 비-접촉(non-contact) 마스크를 도시한 단면도이다.
도7은 도6과 유사한 단면도로서, 솔더 마스크 리소그래피 노광을 예시한 도면이다.
도8은 도7과 유사한 단면도로서, 선택적 개구부를 형성하기 위한 솔더 마스크 현상을 예시한 도면이다.
도9는 도8과 유사한 단면도로서, 솔더 마스크 상의 솔더 구조 배치를 예시한 도면이다.
도10은 도9와 유사한 단면도로서, 언더필 배치를 예시한 도면이다.
도11은 도4와 유사한 단면도로서, 덜 확대한 도면이다.
반도체 칩 패키지 기판 등과 같은 회로 기판의 다양한 실시예들이 제공된다. 본 발명에 따른 일례는 회로 기판의 일 측면(side)에 도달하는(leading to) 하나 이상의 개구부들을 구비하게 패터닝되는 솔더 마스크를 포함한다. 솔더 마스크 상에 위치되는 언더필은 개구부 내로 투사되는 부분을 포함하며 그리고 언더필 박리에 대해 개선된 강도 및 저항을 위한 기계적인 조인트를 형성한다. 본 발명의 다른 세부사항들이 이제 설명될 것이다.
다음의 도면들에서는, 둘 이상의 도면에서 나타나는 동일한 구성요소들에 대해서는 도면 부호들이 통상적으로 반복된다. 이제 도면들을 참조하면, 특히 도1을 참조하면, 반도체 칩 디바이스(10)의 예시적인 일실시예가 도시되어 있는데, 반도체 칩 디바이스(10)는 회로 기판(20)의 일 측면(side)(17)에 마운트된 반도체 칩(15)을 포함한다. 언더필 물질층(25)은 반도체 칩(15)과 회로 기판(20) 사이에 위치한다. 반도체 칩(15)은 마이크로프로세서, 그래픽 프로세서, 결합된 마이크로프로세서/그래픽 프로세서, 주문형 반도체(Application Specific Integrated Circuits), 메모리 디바이스 등과 같은 무수히 많은 서로 다른 유형의 회로 디바이스들 중 임의의 것이 될 수 있으며 그리고 단일 코어 혹은 멀티 코어가 될 수도 있으며 혹은 추가 다이들이 적층될 수도 있다. 반도체 칩(15)은 가령, 실리콘 또는 게르마늄과 같은 벌크 반도체로 구성될 수 있으며 또는 실리콘-온-절연체(silicon-on-insulator) 물질과 같은 절연 물질 상의 반도체로 구성될 수도 있다. 반도체 칩(15)은 회로 기판(20)에 마운트되는 플립-칩이 될 수 있으며 그리고 솔더 조인트들 혹은 다른 구조들(도1에는 도시되지 않지만 후속 도면에는 도시됨)에 의해서 회로 기판에 전기적으로 연결될 수 있다.
회로 기판(20)은 반도체 칩 패키지 기판, 회로 카드, 혹은 임의의 다른 유형의 인쇄 회로 기판이 될 수도 있다. 회로 기판(20)에 대해 모노리식 구조가 이용될 수 있지만, 더 전형적인 구성은 빌드-업 설계(build-up design)를 이용할 것이다. 이와 관련하여, 회로 기판(20)은 그 위에는 하나 이상의 빌드-업 층들이 형성되며 그리고 그 아래에는 추가적인 하나 이상의 빌드-업 층들이 형성되는 중앙 코어(central core)를 포함할 수 있다. 코어 그 자첸느 하나 이상의 층들의 스택으로 구성될 수 있다. 이러한 구성의 일례는 2개의 빌드-업 층들의 2개의 세트들 사이에 단일-층 코어가 라미네이트(laminated)되는 소위 "2-2-2" 구성이라고 지칭될 수 있다. 만일, 반도체 칩 패키지 기판으로 구현된다면, 회로 기판(20) 내의 층들의 개수는 4개에서 16개(혹은 그 이상)까지 변할 수 있으며, 4개 미만이 이용될 수도 있다. 또한, 소위 "코어없는(coreless)" 설계들이 이용될 수도 있다. 회로 기판(20)의 층들은 금속 배선들 사이에 배치된 절연 물질(가령, 널리 알려진 다양한 에폭시 수지들)을 포함할 수 있다. 빌드 업 구성 이외의 다른 다중-층 구성이 또한 이용될 수도 있다. 선택적으로는, 회로 기판(20)은, 패키지 기판 혹은 다른 인쇄 회로 기판에 적합한 공지된 세라믹 혹은 다른 물질들을 포함할 수 있다.
반도체 칩 디바이스(10)의 추가적인 세부사항들이 도2를 참조하여 설명될 것인바, 도2는 도1의 2-2를 따라 취해진 단면도이다. 도2를 참조하기 전에, 단면에서 보여질 패키지(10)의 소정 부분의 정확한 위치를 언급하는 것이 도움이 될 것이다. 단면 2-2는 에지(30)를 포함하는 반도체 칩(15)을 작은 부분을 경유함을 유의해야 한다. 이를 감안하여 이제 도2를 참조하자. 반도체 칩(15)과 다른 회로 디바이스(미도시) 사이에서의 전력(power), 접지(ground), 및 신호의 전달을 위해, 회로 기판(20)에는 다수의 전도체 트레이스들과 비아들 및 다른 구조들이 제공된다. 이러한 전달을 용이하게 하기 위하여, 회로 기판(20)에는, 볼 그리드 어레이(33)(도시됨), 혹은 핀 그리드 어레이, 랜드 그리드 어레이 혹은 다른 유형의 상호연결 체계들 형태의 입력/출력들이 제공된다. 전술한 바와 같이, 반도체 칩(15)은 벌크 반도체 혹은 반도체-온-절연체 구조로 구성될 수 있다. 예시된 실시예에서, 반도체 칩(15)은 벌크 반도체 층(35)과 반도체 디바이스 층(40)을 포함하는 벌크 반도체로 구현된다. 반도체 디바이스 층(40)은, 반도체 칩(15)을 위한 기능들을 제공하는 다양한 회로들을 포함하며 그리고 통상적으로는 반도체 칩(15)으로/으로부터 전력, 접지, 그리고 신호들의 전송을 용이하게 하는 복수의 금속 배선들 및/또는 다른 유형의 전도체 층들을 포함할 것이다. 유전체 박막층(dielectric laminate layer)(45)이 반도체 디바이스 층(40) 위에 형성되며 그리고 절연 물질의 다중층들로 구성될 수 있다. 예시적인 실시예에서, 유전체 스택은 예컨대, 실리콘 이산화물 및 실리콘 질화물의 교번하는 층들로 구성될 수 있다. 하지만, 이들 혹은 다른 절연 물질들 중 하나의 모노리식 구조가 라미네이트(laminate) 대신에 이용될 수도 있다.
반도체 칩(15)은 간격(gap)(47)을 두고 회로 기판(20)의 일측(17)에 마운트되는 플립-칩이 될 수 있으며 그리고 복수의 솔더 구조들 혹은 조인트들에 의해서 회로 기판(20)에 전기적으로 연결될 수 있는바, 이러한 솔더 조인트들 중 2개가 도시되며 그리고 도면부호 50, 55로 각각 표시된다. 단면 2-2의 위치로 인하여, 솔더 조인트(55)의 오직 일부만이 도시됨을 유의해야 한다. 솔더 조인트(50)에 대한 다음의 설명들은 다른 솔더 조인트에 대해서도 동일하게 적용된다. 솔더 조인트(50)는 솔더 구조 혹은 범프(60)를 포함하는바, 이는 다른 솔더 구조(65)(프리 솔더라고 지칭되기도 함)에 야금학적으로 본딩된다. 솔더 범프(60)와 프리 솔더(65)는 솔더 리-플로우 공정에 의해서 야금학적으로 결합된다. 불규칙한 라인(70)은 리플로우 이후의 솔더 범프(60)와 프리 솔더(65) 사이의 가상의 경계를 나타낸다.
하지만, 해당 기술분야의 당업자라면, 이러한 경계(70)를 현미경 검사(microscopic examination) 동안에도 거의 볼 수 없음을 능히 이해할 것이다. 솔더 범프(60)는 다양한 납-기반(lead-based) 솔더 혹은 무연(lead-free) 솔더로 구성될 수 있다. 예시적인 납-기반 솔더는 가령, 약 63%의 주석(Sn)과 37%의 납과 같은 공융 비율(eutectic proportion)의 조성을 가질 수 있다. 무연 일례들은, 주석-은(tin-silver)(약 97.3% Sn, 2.7% Ag), 주석-구리(tin-copper)(약 99% Sn, 1.0% Cu), 주석-은-구리(tin-silver-copper)(약 96.5% Sn, 3.0% Ag, 0.5% Cu) 등을 포함할 수 있다. 프리 솔더(65)는 동일한 유형의 물질들로 구성될 수 있다. 선택적으로는, 단일 솔더 구조 혹은 솔더 플러스 전도성 포스트 구성(solder plus a conductor post arrangement)을 위하여 상기 프리 솔더(65)가 제거될 수도 있다. 솔더 범프(60)는 전도체 구조(75)에 야금학적으로 연결되며, 전도체 구조(75)는 언더범프 금속층(underbump metallization) 혹은 UBM 구조라고 지칭된다. 본 명세서에서 보다 상세히 설명되는 바와 같이, UBM 구조(75)는 칩(15) 내의 또 다른 전도체 구조(80) 혹은 패드에 전기적으로 연결되며 그리고 반도체 칩(15)의 복수의 금속 배선층들의 일부분이 될 수도 있다. 전도체 구조(80)는 재분배(redistribution) 층 혹은 RDL 구조라고 지칭될 수도 있다. 전도체 구조(80)는 전력, 접지, 혹은 신호들을 위한 입/출력 사이트로서 이용될 수도 있으며 또는 다른 구조들에 전기적으로 연결되지 않는 더미 패드로서 이용될 수도 있다. 이와 유사하게, 프리 솔더(65)는 전도체(85)에 야금학적으로 본딩되며, 전도체(85)는 솔더 마스크(90)에 의해서 횡으로 접경된다(laterally bordered). 전도체 구조(85)는 전도체 구조들의 다중층들이 될 수 있으며 그리고 비아들에 의해서 연결되며 그리고 유전체 물질층들에 의해서 둘러싸이는 것의 일부를 구성할 수 있다.
언더필 물질층(25)은 반도체 칩(15)과 기판(20) 사이에 배치되며, 좀더 상세하게는 반도체 칩(15)과 솔더 마스크(90) 사이에 배치되는바, 이는 반도체 칩(15), 솔더 조인트들(50, 55 등등), 그리고 회로 기판(20)의 열 팽창 계수들(CTE)의 차이로 인한 영향을 감소시키기 위한 것이다. 필요하다면, 언더필(25)은 솔더 마스크의 에지(97)까지 연장되거나 혹은 이를 넘어서 연장될 수도 있다. 언더필 물질층(25)은 예를 들어, 실리카 충전제(silica filler)와 페놀 수지(phenol resin)가 혼합된 에폭시 수지가 될 수 있으며, 그리고 솔더 조인트들(50, 55)을 확립하기 위한 리플로우 공정 이전 혹은 이후에 증착될 수 있다. 다양한 물리적 공정들은 언더필(25)과 솔더 마스크(90) 사이의 결합(bond)에 상당한 스트레스들을 야기할 수 있다. 이들 스트레스들 중 일부는 열 싸이클(thermal cycling) 동안의 반도체 칩(15), 회로 기판(20) 그리고 언더필 물질층(25) 간의 변형률(strain rate)의 차이로 인한 것이다. 차등적인 스트레스의 또 다른 요인은 솔더 범프(60)와 프리 솔더(65) 사이의 연성 차이가 될 수 있다. 이른바, 에지 효과라고 알려진 현상으로 인하여, 이들 차등적인 스트레스들과 이에 따른 스트레인들은 반도체 칩(15)의 에지(30)에 근접한 경우 최대가 될 수 있으며 그리고 에지(30)에서 시작하여 반도체 칩(15)의 중앙부쪽으로 향하는 방향인 화살표 92로 표현되는 방향을 따라 점차로 약화될 수 있다.
언더필 물질층(25)은 접착력에 의해서 솔더 마스크(90)의 상부 표면(95)에 접착된다. 하지만, 솔더 마스크(95)로부터 언더필(25)의 박리는, 솔더 조인트(50)를 걸터앉는(straddle) 언더필 프로젝션들(underfill projections)에 의해서 추가적으로 금지된다. 이러한 언더필 프로젝션들 중 하나는 도면부호 100으로 표시된다. 언더필 프로젝션(100)과 라벨링될 다른 것들은, 가령, 개구부(105)와 같은 개구부들을 솔더 마스크(90)에 형성함에 의해서 확립될 수 있다. 언더필(25), 프로젝션들(100), 그리고 개구부들(105) 등등은 도3을 참조하여 이해될 수 있는데, 도3은 도2에서 점선 타원(110)으로 표시된 부분을 확대한 도면이다. 도3에는, 회로 기판(20)의 일부, 전도체 패드(85), 솔더 조인트(50)의 프리 솔더(65)의 일부, 뿐만 아니라 솔더 마스크(90)와 언더필(25)의 일부가 도시되어 있다. 이러한 단면도에는 언더필(25) 프로젝션(100)이 도시될 뿐만 아니라, 솔더 마스크(90)의 대응 개구부들(130, 135, 140)에 위치한 프로젝션들(115, 120, 125)도 역시 도시된다. 전술한 바와 같이, 프로젝션(100)은 솔더 마스크의 개구부(105)에 위치된다. 이러한 프로젝션들(100, 115, 120, 125)은 솔더 마스크(90)로부터 언더필(25)이 박리되는 것에 대한 추가적인 저항을 제공하는데, 이는 솔더 마스크(90)와의 화학적 결합(chemical bonding) 및 솔더 마스크(90)에 대한 언더필(25)의 회전 운동을 저지하는 기계적인 연관(mechanical linkage) 때문이다. 본질적으로, 가령, 프로젝션(100)과 같은 소정 프로젝션의 측면 에지들 혹은 바운더리는 솔더 마스크(90)의 개구부(105)의 상응하는 측면 에지들 혹은 바운더리를 지탱한다. 그 효과는 협력 부재들(cooperating members) 사이의 인터피어런스 피트(interference fit)와 유사하다.
프로젝션들(100, 115, 120, 125)의 개수 및 형상은 매우 광범위하게 변할 수 있음을 유의해야 한다. 이에 관하여 이제 도4를 참조하자(도4는 도3의 4-4 라인을 따라 취해진 단면도이다). 도4에는 프로젝션들(100, 115, 120, 125)이 도시되어 있을 뿐만 아니라, 프리 솔더(65)의 가장자리 주위에 배치되는(따라서, 프리 솔더 65를 둘러싸는(bracket)) 4개의 추가적인 프로젝션들(145, 150, 155, 160)도 도시된다. 이러한 예시적인 실시예에서, 프로젝션들(100, 115, 120, 125)은 일반적으로 원형인 단면을 갖는다. 하지만, 사각형, 정사각형, 혹은 다른 형상인 임의의 형상이 이용될 수도 있다. 또한, 프로젝션들(100, 115, 120, 125)의 공간적인 배치는 설계 기준에 따라 광범위하게 변할 수 있다. 사실, 언더필 프로젝션들의 숫자, 공간적인 배치 및 풋프린트는 솔더 조인트 마다 다를 수도 있으며, 그리고 설계 고려사항들에 따라 소정의 솔더 조인트는 그 인근에 언더필 프로젝션들을 전혀 가지지 않을 수도 있다.
대안적인 하나의 일례가 도5에 도시되는데, 도5는 도4와 유사한 단면도이다. 도5에서는, 프리 솔더(65') 주위의 솔더 마스크(90')에 개구부들이 제공되며 개구부들에는 언더필 프로젝션들(165, 170, 175, 180)이 배치된다. 상기 언더필 프로젝션들(165, 170, 175, 180)은 4개이며 그리고 정사각형 풋프린트를 갖는다.
솔더 마스크(90)와 언더필 프로젝션들(100, 115, 120, 125)을 형성하기 위한 예시적인 방법이 도6 내지 도10을 참조하여 설명된다. 다음을 유의해야 하는바, 이러한 예시적인 제조 공정은 도3에 도시된 언더필(25), 회로 기판(20) 및 솔더 마스크(90)의 일부분과 관련하여 설명될 것이지만, 또한 이들 구조들의 다른 부분들에 대한 예시가 될 것이다. 회로 기판(20) 상에 수행되는, 본 명세서에 서술된 공정들은, 별도의 회로 기판 상에 수행될 수도 있으며 또는 스트립 혹은 다른 형태의 여러 개의 회로 기판 상에 일괄적으로(en masse) 수행될 수도 있음을 유의해야 한다. 이제 도6을 참조하자. 이 단계에서는, 전도체 구조(85)와 아마도 다른 금속 배선이 회로 기판(20)에 형성된다. 전도체 구조(85)는 가령, 알루미늄, 구리, 은, 금, 티타늄, 내열성 금속들, 내열성 금속 화합물, 이들의 합금들 등등과 같은 다양한 전도성 물질로 구성될 수 있다. 단일 구조 대신에, 전도체 구조(85)는 티타늄층 다음에 니켈-버너디움층 다음에 구리층과 같은 복수의 금속층들의 라미네이트로 구성될 수도 있다. 다른 실시예에서, 티타늄층은 니켈 최상부 코팅이 후속되는 구리층으로 커버될 수 있다. 하지만, 해당 기술분야의 당업자라면, 매우 다양한 전도성 물질들이 이용되어 전도체 구조(85)를 형성할 수 있음을 능히 이해할 것이다. 가령, 물리 기상 증착법, 화학 기상 증착법, 도금 등등과 같은, 금속 물질들을 도포하기 위한 널리 알려진 다양한 기술들이 이용될 수 있다. 또한, 추가적인 전도체 구조들이 이용될 수도 있음을 유의해야 한다.
먼저, 전도체 패드(85)를 커버하도록 솔더 마스크(90)가 회로 기판(20)에 적용될 수 있다. 솔더 마스크(90)는 스핀 코팅법 혹은 다른 기법들에 의해서 형성될 수 있으며, 그리고 솔더 마스크를 제작하기에 적절한 다양한 물질로 제조될 수 있는바, 이러한 물질로는 가령, 다이요 잉크 회사(Taiyo Ink Mfg. Co., Ltd.)에서 제조된 PSR-4000 AUS703 혹은 히타치 화학(Hitachi Chemical Co., Ltd.)에서 제조된 SR7000 등을 들 수 있다. 상기 단계에서, 비-접촉(non-contact) 포토마스크(190)가 솔더 마스크(145) 위에 배치될 수 있다. 비-접촉 마스크(190)는 투명한 기판(192)을 포함하며 그리고 솔더 마스크(90)에 형성될 개구부들의 형상들 및 사이즈에 따라 형상화되고 그리고 크기조정된 불투명한 부분들(195, 200, 205, 210, 215)을 포함한다. 크롬 등의 물질이 불투명한 부분들(195, 200, 205, 210, 215)을 위해 이용될 수 있으며, 그리고 몇몇 종류의 유리가 상기 기판(192)을 위해 이용될 수 있다. 선택적으로는, 솔더 마스크(90) 상에 포토리소그래피 마스크가 형성될 수도 있으며 공지된 기법들에 의해서 리소그래픽적으로 패터닝될 수 있다.
이제 도7을 참조하면, 솔더 마스크(90)의 마스킹되지 않은 부분들을 노광시키기고 그리고 이들 부분들이 후속 현상 용액에 용해되지 않게 만들기 위한 노광 공정이 수행된다. 노광 공정에 후속하여, 마스크(190)가 제거될 수 있으며 혹은 레지스트가 형성된다면 애싱(ashing), 솔벤트 스트립핑(solvent stripping) 등에 의해서 스트립될 수 있다. 노광 빛(220)의 적절한 파장과 강도, 뿐만 아니라 지속기간은 솔더 마스크(90)의 속성들에 의존할 것이다.
이제 도8을 참조하면, 도7의 비-접촉 마스크(190)는 노광 이후에 제거되며 그리고 잘 알려진 현상 용액을 이용하여 솔더 마스크(90)가 현상되어 개구부들(105, 130, 135, 140)이 솔더 마스크(90)에 형성되며 뿐만 아니라, 훨씬 더 큰 개구부(225)도 형성되는데, 상기 개구부(225)는 후속으로 형성되는 프리 솔더(도3의 65)를 수용하도록 설계된 것이다. 개구부(225)가 형성됨으로써, 전도체 패드(85)가 노출되며 그리고 솔더 구조를 받아들일 준비가 된다.
이제 도9를 참조하면, 프리솔더(65)가 전도체 패드(85)에 형성된다. 프리솔더(65)는 프린팅, 도금(plating), 픽 앤 플레이스(pick and place) 또는 솔더 구조를 형성하기에 적절한 다른 기법들에 의해서 형성될 수 있다. 물론, 임의의 프리솔더(65)가 솔더 마스크(90)의 개구부들(105, 130, 135, 140) 중 임의의 것에 형성되지 않도록 주의를 기울어야 한다.
도10에 도시된 바와 같이, 언더필 물질의 액적(droplet)(230) 혹은 방울(bead)을 솔더 마스크(90) 상에 분배(dispensing)함에 의해서 언더필(25)이 형성될 수 있다. 언더필(25)은 반도체 칩(15)(도2 참조)이 회로 기판(20)에 마운트된 이후에 혹은 이전에 형성될 수도 있다. 언더필(25)이 솔더 마스크(90)에 걸쳐 펼쳐짐(spread)에 따라, 개구부들(105, 130, 135, 140)이 충전되어 전술한 바와 같은 프로젝션들이 확립된다. 도10을 참조하면, 2개의 프로젝션들(120, 125)이 확립된다. 언더필이 형성된 이후에, 언더필(25)은 열 큐어(thermal cure)을 받게 된다. 수지(resin)로 이용되는 에폭시에 따라, 다양한 파라미터들이 상기 큐어에 이용될 수 있다. 예시적인 일실시예에서, 상기 큐어는 약 140 ~ 160℃에서 약 60 ~ 120 동안 수행될 수 있다.
광활성(photoactive) 화합물 이외의 것이 이용되는 경우, 솔더 마스크(90)에 개구부들(105, 130, 135, 140)을 형성하기 위해서 다른 기법들이 이용될 수도 있음을 유의해야 한다. 이에 관한 일례로서, 화학적 식각, 레이저 제거(laser ablation) 또는 다른 물질 제거 기법들에 의해서 상기 개구부들(105, 130, 135, 140)을 깍아내는 것도 또한 가능하다.
해당 기술분야의 당업자라면, 강화 언더필 프로젝션들의 배치가 솔더 조인트 혹은 다른 상호배선 구조의 위치에 구속될 필요는 없다는 점을 이해할 것이다. 이와 관련하여 도11을 참조하자. 도11은 도4와 유사한 평면도로서, 도4보다는 덜 확대한 도면이다. 덜 확대되었기 때문에, 솔더 마스크(90)의 에지(97)와 회로 기판(20)(도2 참조)의 표면(17)의 일부도 도시된다. 간단히 예시하기 위하여, 오직 프리솔더(65)와 언더필 프로젝션들(100, 115, 120, 125)만은 도4에 도시된 도면부호들로 또한 도시된다. 총체적으로 235로 표시되는 추가적인 언더필 프로젝션들은 본 명세서에 설명된 바와 같이 솔더 마스크(90)에 형성될 수 있다. 언더필 프로젝션(235)은 회로 기판(20)과의 언더필 물질 경계면들의 임의의 위치에 배치될 수 있다. 이러한 일례에서, 언더필 프로젝션들(235)은 솔더 마스크(90)의 주변(perimeter)을 따라 있을 수 있다.
본 명세서에 개시된 임의의 예시적인 실시예들은 가령, 반도체, 자기 디스크, 광 디스크 또는 다른 저장 매체 또는 컴퓨터 데이터 신호 등과 같은 컴퓨터 판독가능 매체에 포함된 명령들로 구현될 수 있다. 명령들 혹은 소프트웨어는 본 명세서에 개시된 회로 구조들을 합성 및/또는 시뮬레이팅할 수 있다. 예시적인 실시예에서는, 가령, Cadence APD, Encore 등등과 같은 전자 설계 자동화 프로그램이 이용되어 본 명세서에 개시된 회로 구조들을 합성할 수도 있다. 그 결과물인 코드는 본 명세서에 개시된 회로 구조들을 제조하는데 이용될 수 있다.
비록, 본 발명에는 다양한 수정예들 및 대안적인 형태들이 적용될 수 있지만, 특정한 실시예들이 단지 일례로서 도면에 도시되었으며 그리고 상세한 설명에 서술되었다. 하지만, 본 발명은 개시된 특정 형태들만으로 제한되도록 의도되지 않음을 유의해야 한다. 이와 달리, 본 발명은 다음의 청구범위에 정의된 바와 같은 본 발명의 사상 및 범위에 속하는 모든 변형예들, 등가물들 및 대체예들을 커버한다.
Claims (20)
- 제조 방법으로서,
회로 기판(20)의 일측면(side)(17)에 솔더 마스크(90)를 적용하는 단계와;
상기 일측면(17)에 도달하는 적어도 하나의 개구부(105)를 상기 솔더 마스크(90)에 형성하는 단계와; 그리고
언더필(25)의 부분(100)이 상기 적어도 하나의 개구부(105) 내에 투사(project)되도록 상기 솔더 마스크(90) 상에 언더필(25)을 배치하는 단계
를 포함하는 제조 방법. - 제1항에 있어서,
상기 부분을 경화시키도록 상기 언더필을 큐어링하는 단계를 포함하는 것을 특징으로 하는 제조 방법. - 제1항에 있어서,
상기 일측면에 도달하는 복수의 개구부들을 상기 솔더 마스크에 형성하는 단계 그리고 상기 언더필의 부분이 상기 복수의 개구부들 각각의 안으로 투사되도록 상기 언더필을 배치하는 단계
를 포함하는 것을 특징으로 하는 제조 방법. - 제3항에 있어서,
솔더 구조(50)를 상기 솔더 마스크에 결합하는 단계를 포함하는 것을 특징으로 하는 제조 방법. - 제4항에 있어서,
상기 솔더 구조는 상기 복수의 개구부들에 의해서 횡으로 둘러싸이는 것(laterally bracketed)을 특징으로 하는 제조 방법. - 제1항에 있어서,
반도체 칩(15)을 상기 회로 기판의 상기 일측면에 결합하는 단계를 포함하는 것을 특징으로 하는 제조 방법. - 제1항에 있어서,
상기 솔더 마스크를 리소그래픽적으로 패터닝함에 의해서 상기 적어도 하나의 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법. - 제1항에 있어서,
상기 적어도 하나의 개구부는 컴퓨터 판독가능 매체에 저장된 명령들을 이용하여 형성되는 것을 특징으로 하는 제조 방법. - 반도체 칩(15)을 회로 기판(20)에 결합하는 방법으로서,
상기 회로 기판(20)의 일측면(17)에 솔더 마스크(90)를 적용하는 단계와;
상기 일측면(17)에 도달하는 복수의 개구부들(105, 135)을 상기 솔더 마스크(90)에 형성하는 단계와; 그리고
간격(47)을 두고 상기 반도체 칩(15)을 상기 회로 기판(20)의 상기 일측면(17)에 결합하는 단계와; 그리고
언더필(25)의 부분들(100, 120)이 상기 개구부들(105, 135) 내에 각각 투사되도록 상기 간격(47) 내에 언더필(25)을 배치하는 단계
를 포함하는 반도체 칩을 회로 기판에 결합하는 방법. - 제9항에 있어서,
상기 부분들을 경화시키도록 상기 언더필을 큐어링하는 단계를 포함하는 것을 특징으로 하는 반도체 칩을 회로 기판에 결합하는 방법. - 제9항에 있어서,
상기 반도체 칩과 상기 회로 기판 사이에 복수의 솔더 조인트들(50, 55)을 결합하는 단계를 포함하는 것을 특징으로 하는 반도체 칩을 회로 기판에 결합하는 방법. - 제11항에 있어서,
상기 솔더 조인트들 중 적어도 하나는 상기 복수의 개구부들 중 적어도 일부에 의해서 횡으로 둘러싸이는 것을 특징으로 하는 반도체 칩을 회로 기판에 결합하는 방법. - 제9항에 있어서,
상기 솔더 마스크를 리소그래픽적으로 패터닝함에 의해서 상기 복수의 개구부들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩을 회로 기판에 결합하는 방법. - 제9항에 있어서,
상기 복수의 개구부들은 컴퓨터 판독가능 매체에 저장된 명령들을 이용하여 형성되는 것을 특징으로 하는 반도체 칩을 회로 기판에 결합하는 방법. - 장치로서,
일측면(17)을 포함하는 회로 기판(20)과;
상기 일측면(17) 상에 있으며 그리고 상기 일측면(17)에 도달하는 적어도 하나의 개구부(105)를 포함하는 솔더 마스크(90)와; 그리고
상기 적어도 하나의 개구부(105) 내로 투사되는 부분(100)을 포함하는, 상기 솔더 마스크(90) 상의 언더필(25)
을 포함하는 것을 특징으로 하는 장치. - 제15항에 있어서,
상기 솔더 마스크는 상기 일측면에 도달하는 복수의 개구부들을 포함하며 그리고 상기 언더필은 상기 복수의 개구부들 내로 각각 투사되는 부분들을 포함하는 것을 특징으로 하는 장치. - 제16항에 있어서,
상기 회로 기판의 상기 일측면에 결합되는 솔더 구조(50)를 포함하는 것을 특징으로 하는 장치. - 제17항에 있어서,
상기 솔더 구조는 상기 복수의 개구부들 중 적어도 일부에 의해서 횡으로 둘러싸이는 것을 특징으로 하는 장치. - 제16항에 있어서,
상기 회로 기판은 반도체 칩 패키지 기판을 포함하는 것을 특징으로 하는 장치. - 제15항에 있어서,
상기 회로 기판의 상기 일측면에 결합되는 반도체 칩(15)을 포함하는 것을 특징으로 하는 장치.
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