KR101827608B1 - 패키지 구조체에서 가변적인 상호 연결 조인트 - Google Patents

패키지 구조체에서 가변적인 상호 연결 조인트 Download PDF

Info

Publication number
KR101827608B1
KR101827608B1 KR1020150162433A KR20150162433A KR101827608B1 KR 101827608 B1 KR101827608 B1 KR 101827608B1 KR 1020150162433 A KR1020150162433 A KR 1020150162433A KR 20150162433 A KR20150162433 A KR 20150162433A KR 101827608 B1 KR101827608 B1 KR 101827608B1
Authority
KR
South Korea
Prior art keywords
package component
package
solder paste
component
sample
Prior art date
Application number
KR1020150162433A
Other languages
English (en)
Other versions
KR20170011956A (ko
Inventor
밍다 쳉
스완팅 쿼
웨이위 첸
시우젠 린
충시 리우
치치앙 짜오
시엔웨이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170011956A publication Critical patent/KR20170011956A/ko
Application granted granted Critical
Publication of KR101827608B1 publication Critical patent/KR101827608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1216—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by screen printing or stencil printing
    • H05K3/1225—Screens or stencils; Holders therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1216—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by screen printing or stencil printing
    • H05K3/1233—Methods or means for supplying the conductive material and for forcing it through the screen or stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0465—Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105—Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

실시예의 방법은, 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 분석하는 단계와 제1 패키지 구성요소 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계를 포함한다. 복수 개의 솔더 페이스트 요소 각각의 체적은 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 기초로 한다. 방법은 제2 패키지 구성요소 상에 배치되는 복수 개의 커넥터를 제1 패키지 구성요소 상의 복수 개의 솔더 페이스트 요소에 정렬시키는 단계 및 복수 개의 커넥터와 복수 개의 솔더 페이스트 요소를 리플로우시킴으로써 제2 패키지 구성요소를 제1 패키지 구성요소에 접합시키는 단계를 더 포함한다.

Description

패키지 구조체에서 가변적인 상호 연결 조인트{VARIABLE INTERCONNECTION JOINTS IN PACKAGE STRUCTURES}
본 발명은 패키지 구조체에서 가변적인 상호 연결 조인트에 관한 것이다.
반도체 산업은 다양한 전자 구성요소들(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도에 있어서의 계속적인 개선으로 인해 급속한 성장을 겪어왔다. 대부분의 부품의 경우, 이러한 집적 밀도의 개선은 최소 피쳐 크기의 반복적인 축소(예컨대, 반도체 프로세스 노드를 20 nm 이하의 노드 쪽으로 축소시키는 것)로부터 비롯되고, 이로 인해 더 많은 구성요소들이 주어진 영역 내에 집적되게 된다. 소형화, 더 높은 속도 및 더 큰 대역폭, 뿐만 아니라 더 낮은 전력 소비 및 지연 속도에 대한 요구가 최근에 증가됨에 따라, 더 작고 더 창의적인 반도체 다이의 패키징 기법에 대한 요구가 증가하였다.
반도체 기술이 더욱 발전함에 따라, 반도체 디바이스의 물리적 크기를 더욱 축소시키기 위한 효과적인 대안으로서 적층식 반도체 디바이스, 예컨대 3D 집적 회로(3DIC; 3D integrated circuit)가 출현하였다. 적층식 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로는 상이한 반도체 웨이퍼 상에 제조된다. 반도체 디바이스의 폼 팩터(form factor)를 더 감소시키기 위해 2개 이상의 반도체 구성요소들이 적층식으로 설치될 수 있다.
2개의 반도체 구성요소들은 적절한 접합 기법을 통해 함께 접합될 수 있다. 통상적으로 사용되는 접합 기법으로는 직접 접합, 화학적 활성화 접합, 플라즈마 활성화 접합, 애노드 접합, 공융 접합, 유리 프릿 접합, 접착제 접합, 열-압축성 접합, 반응성 접합 및/또는 그 밖에 유사한 것을 포함한다. 전기 연결이 적층식 반도체 웨이퍼들 사이에 제공될 수 있다. 적층식 반도체 디바이스는 보다 작은 폼 팩터를 갖는 보다 높은 밀도를 제공하고 성능 증가 및 더 낮은 전력 소비를 가능하게 할 수 있다.
실시예에 따르면, 방법은, 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 분석하는 단계와 제1 패키지 구성요소 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계를 포함한다. 복수 개의 솔더 페이스트 요소 각각의 체적은 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 기초로 한다. 방법은 제2 패키지 구성요소 상에 배치되는 복수 개의 커넥터를 제1 패키지 구성요소 상의 복수 개의 솔더 페이스트 요소에 정렬시키는 단계 및 복수 개의 커넥터와 복수 개의 솔더 페이스트 요소를 리플로우시킴으로써 제2 패키지 구성요소를 제1 패키지 구성요소에 접합시키는 단계를 더 포함한다.
다른 실시예에 따르면, 방법은, 제1 패키지 구성요소의 휨 특성을 분석하는 단계, 제1 패키지 구성요소의 휨 특성을 기초로 하여 솔더 페이스트 스텐실을 구성하는 단계, 및 솔더 페이스트 스텐실을 이용하여 스텐실 인쇄함으로써 제1 패키지 구성요소의 표면 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계를 포함한다. 휨 특성을 분석하는 것은 제1 패키지 구성요소가 제2 패키지 구성요소에 접합될 때에 제1 패키지 구성요소와 제2 패키지 구성요소 사이의 거리를 추산하는 것을 포함한다. 복수 개의 솔더 페이스트 요소는 크기가 불균일하다.
또 다른 실시예에 따르면, 패키지 구조체는, 제1 패키지 구성요소, 제2 패키지 구성요소, 및 제1 패키지 구성요소의 제1 표면을 제2 패키지 구성요소의 제2 표면에 접합시키는 복수 개의 커넥터를 포함한다. 복수 개의 커넥터는 크기가 불균일하고, 복수 개의 커넥터 각각의 크기는 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성에 따라 선택된다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 몇몇 실시예에 따른 제1 패키지 구성요소의 단면도를 도시한다.
도 2는 몇몇 실시예에 따른 제2 패키지 구성요소의 단면도를 도시한다.
도 3은 몇몇 실시예에 따른 패키지 구성요소들의 튀틀림 특성을 분석하기 위한 시스템을 도시한다.
도 4a, 도 4b, 및 도 4c는 몇몇 실시예에 따라, 패키지 구성요소 위의 솔더 페이스트층과, 솔더 페이스트층을 형성하기 위한 솔더 페이스트 스텐실을 형성하는 다양한 도면을 도시한다.
도 5 및 도 6은 몇몇 실시예에 따라 2개의 패키지 구성요소들을 접합하는 다양한 도면을 도시한다.
도 7은 몇몇 실시예에 따라 2개의 패키지 구성요소들을 접합하는 프로세스 흐름도를 도시한다.
이하의 개시는 본 발명의 상이한 피쳐들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구성의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
다양한 실시예가 특정한 상황, 즉 반도체 디바이스 다이를 팬아웃 재분배층을 갖는 집적 팬아웃 웨이퍼에 접합하는 것과 관련하여 설명된다. 그러나, 실시예들은 임의의 2개의 패킹 구성요소들을 함께 접합하는 것에 적용될 수 있다. 예컨대, 다양한 실시예들이 디바이스 다이, 디바이스 웨이퍼, 팬아웃 패키지, 패키지 기판, 인터포저, 인쇄 회로 기판, 마더 보드 등을 다른 디바이스 다이, 디바이스 웨이퍼, 팬아웃 패키지, 패키지 기판, 인터포저, 인쇄 회로 기판, 마더 보드 등에 접합하는 데에 사용될 수 있다.
다양한 실시예는 가변적인 크기를 갖는 커넥터를 이용하여 함께 접합되는 2개의 반도체 구성요소들을 포함한다. 실시예 패키지는 제2 패키지 구성요소(예컨대, 집적 팬아웃 웨이퍼)에 접합되는 제1 패키지 구성요소(예컨대, 디바이스 다이)를 포함한다. 접합 동안, 리플로우 프로세스 중에 열이 통상적으로 인가되고, 이는 패키지 구성요소의 뒤틀림을 초래할 수 있다. 따라서, 2개의 패키지 구성요소들 간의 거리는 패키지의 상이한 영역들에서 변할 수 있다. 실시예에서, 패키지 구성요소들을 접합시키는 개별적인 커넥터들은 다양한 크기를 갖도록 구성된다. 예컨대, 2개의 패키지 구성요소들이 더 멀리 떨어져 배치되는 영역에서는 더 큰 커넥터가 사용되고, 2개의 패키지 구성요소들이 함께 더 가깝게 배치되는 영역에서는 더 작은 커넥터가 사용된다. 다양한 크기의 커넥터들을 구성함으로써, 패키지에서 상호 연결 결함[예컨대, 콜드 조인트(cold-joint) 및/또는 브리징(bridging)]이 유리하게 감소된다.
먼저, 도 1을 참조하면, 실시예의 패키지 구성요소[다이(100)]의 단면도가 제공된다. 다이(100)는 반도체 다이일 수 있고, 프로세서, 로직 회로, 메모리[예컨대, 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory) 다이], 아날로그 회로, 디지털 회로, 혼합 신호 등과 같은 임의의 유형의 집적 회로일 수 있다. 다이(100)는 기판(102), 기판(102)의 표면에 형성되는 능동 디바이스(도시 생략), 및 상호 연결 구조체(104)를 포함할 수 있다. 기판(102)은, 예컨대 도핑되거나 비도핑된 벌크 실리콘, 또는 반도체 온 절연체(SOI; semiconductor-on-insulator) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 실리콘 등의 반도체 재료층을 포함한다. 절연체층은, 예컨대 베리드 산화물(BOX; buried oxide) 층 또는 실리콘 산화물 층일 수 있다. 절연체층은 실리콘 또는 유리 기판 등의 기판 상에 제공된다. 대안적으로, 기판(102)은, 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판 등의 다른 기판이 또한 사용될 수 있다.
트랜지스터, 캐패시터, 레지스터, 다이오드, 광 다이오드, 퓨즈 등과 같은 능동 디바이스는 기판(102)의 표면에[예컨대, 기판(102)과 상호 연결 구조체(104) 사이의 계면에] 형성될 수 있다. 상호 연결 구조체(104)는 능동 디바이스와 기판(102) 위에 형성될 수 있다. 상호 연결 구조체(104)는 임의의 적절한 방법을 이용하여 형성되는 전도성 피쳐(108; 예컨대, 구리, 알루미늄, 텅스텐, 이들의 조합, 및 그 밖의 유사한 것을 포함하는 전도성 라인 및 비아)를 포함하는 유전체층(106)[예컨대, 층간 유전체(ILD; inter-layer dielectric) 층 및/또는 금속간 유전체(IMD; inter-metal dielectric) 층]을 포함할 수 있다. 유전체층(106)은, 예컨대 전도성 피쳐(108)들 사이에 배치되는 약 4.0 또는 심지어는 2.0보다 낮은 k 값을 갖는 로우-k 유전체 재료를 포함할 수 있다. 몇몇 실시예에서, 유전체층(106)은, 예컨대 스피닝, 화학적 기상 증착(CVD; chemical vapor deposition), 및 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD) 등의 임의의 적절한 방법에 의해 형성되는, 포스포실리케이트 유리(PSG; phosphosilicate), 보로포스포실리케이트 유리(BPSG; borophosphosilicate glass), 플루오로실리케이트 유리(FSG; fluorosilicate glass), SiOxCy, 스핀 온 유리(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물, 이들의 조성물, 이들의 조합 등으로 제조될 수 있다. 상호 연결 구조체는 다이(200) 내에 기능 회로를 형성하도록 다양한 능동 디바이스들에 전기적으로 연결된다. 그러한 회로에 의해 제공되는 기능은 메모리 구조체, 처리 구조체, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 당업자라면, 상기 예가 오직 본 발명의 용례를 추가 설명하기 위한 예시적인 목적을 위해 제공되고 본 발명을 임의의 방식으로든 제한하도록 의도되지 않는다는 것을 이해할 것이다. 소정 용례에 적절한 다른 회로가 사용될 수 있다.
I/O 및 패시베이션 피쳐가 상호 연결 구조체 위에 형성될 수 있다. 예컨대, 접촉 패드(110)가 상호 연결 구조체(104) 위에 형성될 수 있고 상호 연결 구조체(104) 내의 다양한 전도성 피쳐를 통해 능동 디바이스에 전기적으로 연결될 수 있다. 접촉 패드(110)는 알루미늄, 구리 등과 같은 전도성 재료를 포함할 수 있다. 더욱이, 패시베이션층(도시 생략)이 상호 연결 구조체(104)와 접촉 패드(110) 위에 형성될 수 있다. 몇몇 실시예에서, 패시베이션층은 실리콘 산화물, 비도핑된 실리케이트 유리, 실리콘 산질화물 등과 같은 비유기 재료로 형성될 수 있다. 다른 적절한 패시베이션 재료가 또한 사용될 수 있다. 패시베이션층의 일부가 접촉 패드(110)의 에지 부분을 덮을 수 있다. 추가 패시베이션층, 전도성 필라, 및/또는 언더 범프 금속(UBM; under bump metallurgy) 층 등의 추가 상호 연결 피쳐(도시 생략)가 접촉 패드(110) 위에 선택적으로 형성될 수 있다. 더욱이, 커넥터(112)가 접촉 패드(110) 위에 형성되어 접촉 패드에 전기적으로 연결된다. 후속하는 프로세스 단계들에서, 커넥터(112)는 다이(100)를 다른 패키지 구성요소[예컨대, 팬아웃 패키지(200); 도 2 참조]에 접합시키는 데에 사용될 수 있다. 실시예에서, 커넥터(112)는 볼 그리드 어레이(BGA; ball grid array) 볼, 마이크로범프(μ범프), 제어식 붕괴 칩 연결(C4; controlled collapse chip connection) 범프 등과 같은 솔더 볼이다. 커넥터(112)는 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등을 포함할 수 있다. 실시예에서, 커넥터(112)는 다이 형태에 따라 직경이 약 30 ㎛ 내지 약 300 ㎛일 수 있다. 커넥터(112)의 다른 치수가 또한 다른 실시예에서 사용될 수 있다. 다이(100)의 다양한 피쳐들은 임의의 적절한 방법에 의해 형성될 수 있고, 본 명세서에서 더 상세하게 설명되지 않는다. 더욱이, 전술한 다이(100)의 일반적인 피쳐들 및 형태는 단지 하나의 예시적인 실시예이고, 다이(100)는 임의의 갯수의 상기 피쳐들 뿐만 아니라 피쳐들의 임의의 조합을 포함할 수 있다.
도 2에서, 팬아웃 패키지(200)의 단면도가 제공된다. 패키지(200)는 다이(100)와 유사한 피쳐들을 포함할 수 있는 다이(202)를 포함한다. 다이(202)는 다이(100)와 동일하거나 상이한 기능을 수행할 수 있는 기능 회로를 포함할 수 있다. 실시예에서, 다이(202)는 로직 다이이고 다이(100)는 DRAM 다이이다. 다이(202)는 다이(202) 내의 능동 디바이스(도시 생략)에 전기적으로 연결될 수 있는 접촉 패드(204)를 포함한다.
몰딩 컴파운드(206)가 다이(202) 둘레에 배치된다. 예컨대, 몰딩 컴파운드(206)/다이(202)의 평면도(도시 생략)에서, 몰딩 컴파운드(206)는 다이(202)를 둘러쌀 수 있다. 몰딩 컴파운드(206)는 RDL(210) 등의 팬아웃 RDL을 형성하기에 적절한 표면을 제공할 수 있다. 몰딩 컴파운드(206)는 에폭시 수지, 몰딩 언더필 등과 같은 임의의 적절한 재료를 포함할 수 있다. 몰딩 컴파운드(206)를 형성하기에 적절한 방법은 압축 몰딩, 트랜스퍼 몰딩, 액체 봉합재 몰딩 등을 포함할 수 있다.
하나 이상의 RDL(210)이 다이(202)와 몰딩 컴파운드(206) 위에 형성될 수 있다. RDL(210)은 다이(202)의 에지를 지나서 측방향으로 연장되어 팬아웃 상호 연결 구조체를 제공할 수 있다. RDL(210)은 다이(202)와 몰딩 컴파운드(206)의 상부면들 위에 형성되는 하나 이상의 폴리머층(212)을 포함할 수 있다. 몇몇 실시예에서, 폴리머층(212)은, 스핀온 기법 등과 같은 임의의 적절한 수단을 이용하여 형성되는 폴리이미드(PI; polyimide), PBO, 벤조사이클로부텐(BCB; benzocyclobuten), 에폭시, 실리콘, 아크릴레이트, 나노 충전된 페놀 수지, 실록산, 플루오르화 폴리머, 폴리노보넨 등을 포함할 수 있다. 전도성 피쳐(214)(예컨대, 전도성 라인 및/또는 비아)는 폴리머층(212) 내에 형성된다. 후속하는 프로세스 단계에서, 다이(100)는 RDL(210)의 노출된 표면에 접합될 수 있다.
외부 커넥터(132) 및 스루 인터 비아(TIV; through inter-via)(208) 등의 추가 패키지 피쳐들이 패키지(200)에 형성된다. 커넥터(216)는 볼 그리드 어레이(BGA) 볼, 제어식 붕괴 칩 연결(C4) 범프, 마이크로범프 등과 같은 솔더 볼일 수 있다. 커넥터(216)는 몰딩 컴파운드(206)를 통해 연장되는 TIV(208)에 의해 RDL(210)에 전기적으로 연결될 수 있다. 실시예에서, TIV(208)는, 예컨대 구리를 포함하는 전도성 포스트이다. 다른 실시예에서, TIV(208)가 생략될 수 있고 커넥터(216)가 다이(202)의 내부 전도성 피쳐[예컨대, 스루 기판 비아(TSV; through-substrate via)]를 통해 RDL(210)에 전기적으로 연결될 수 있다. 커넥터(216)는 다이를 다른 디바이스 다이, 인터포저, 패키지 기판, 인쇄 회로 기판, 마더 보드 등과 같은 다른 패키지 구성요소에 전기적으로 연결하도록 사용될 수 있다.
실시예에서, 패키지 구성요소들[예컨대, 다이(100)와 팬아웃 패키지(200)]이 설계되고 제조된다. 이어서, 각 패키지 구성요소의 휨(warpage) 특성이 접합 전에 분석된다. 실시예에서, 접합 중에 패키지 구성요소들의 휨을 분석하고 예측하기 위해 모아레(Moire) 측정을 행한다. 도 3은 다양한 패키지 구성요소들의 모아레 측정을 행하도록 사용될 수 있는 예시적인 장치(300)를 도시한다. 패키지 구성요소의 샘플[예컨대, 다이(100) 및/또는 패키지(200)의 샘플]이 챔버(302) 내의 지지 플랫폼(304) 상에 배치된다. 챔버(302)는 열적 엔클로저일 수 있고, 챔버(302) 내의 샘플 패키지 구성요소를 가열하도록 열원(306)이 적용될 수 있다. 실시예에서, 샘플 패키지 구성요소는 접합 프로세스 중에 인가되는 것과 동일한 온도로 가열될 수 있다. 예컨대, 샘플 패키지 구성요소는 실온(예컨대, 대략 25℃)에서 다이(100) 상의 커넥터의 용융점 이상의 온도(예컨대, 약 350℃ 이상)으로 가열될 수 있다. 모아레 측정은 커넥터(112)가 다이(100)에 부착되기 전에 또는 부착된 후에 이루어질 수 있다.
열의 인가는 샘플 패키지 구성요소에 휨을 유발시킬 수 있다. 가열 중에 또는 그 후에, 격자(308)(예컨대, 메시 그리드)가 샘플 패키지 구성요소 위에 배치된다. 광원(310)이 격자 상에 미리 정해진 각도로 광선을 투사하여 샘플 패키지 구성요소 상에 그림자 그리드 패턴을 만든다. 휨의 결과로서, 그림자 그리드 패턴은 비틀리고 위에 있는 격자(308)의 패턴과 상이할 수 있다. 다른 실시예에서, 그리드 패턴은 광원(310)과 격자(308)를 이용하는 대신에 동일한 패키지 구성요소 상에 투사될 수 있다. 모아레 프린지 패턴으로 지칭되는, 격자(308)와 그림자 그리드 패턴 사이의 차이에 의해 야기되는 기하학적 패턴을 포착하는 데에 카메라(312)가 사용된다. (예컨대, 컴퓨터 프로세서를 이용하여) 이들 모아레 프린지 패턴을 분석함으로써, 휘어진 샘플 패키지 구성요소의 3차원 지형 플롯이 생성될 수 있다. 실시예에서, 다이(100)와 패키지(200) 양자의 샘플이 분석되고, 다이(100)와 패키지(200) 양자에 대한 휨의 3차원 지형 플롯이 생성된다. 휨을 분석하기 위한 다른 방법 및/또는 시스템이 또한 사용될 수 있다.
다양한 실시예에서, 다이(100)와 패키지(200)의 표면은 접합에 사용되는 표면[예컨대, 도 1의 표면(100A)과 도 2의 표면(200A)]이다. 패키지 구성요소들[다이(100)와 패키지(200)]의 휨을 분석함으로써, 접합 표면들의 상이한 영역에서 다이(100)와 패키지(200) 사이의 거리가 추산될 수 있다. 전술한 바와 같이, 다이(100)와 패키지(200) 사이의 거리는 휨으로 인해 변경될 수 있다. 따라서, 다이(100)와 패키지(200)를 접합시키는 데에 사용되는 체적 커넥터[예컨대, 도 6의 커넥터(252)]가 이 추산된 거리에 따라 구성될 수 있다. 실시예에서, 다양한 패키지 구성요소들의 분석된 휨 특성은 패키지 구성요소들을 접합시키는 데에 사용되는 다양한 커넥터들의 원하는 체적을 결정하도록 사용된다. 예컨대, 다이(100)와 패키지(200)가 더 멀리 떨어져 배치되는 영역에서는 더 큰 커넥터가 형성될 수 있고, 다이(100)와 패키지(200)가 함께 더 가깝게 배치되는 영역에서는 더 작은 커넥터가 형성될 수 있다.
도 4a는 패키지(200)의 표면(200A) 상에 솔더 페이스트층(222)의 형성을 도시하고 있다. 층(222)은 크기가 불균일한 복수 개의 솔더 페이스트 요소(220)를 포함한다. 예컨대, 각 솔더 페이스트 요소(220)의 크기는 접합 후에 패키지(200)의 표면(200A)과 다이(100; 도 1 참조)의 표면(100A) 사이의 추산된 거리에 따라 변경될 수 있다. 예컨대, 솔더 페이스트 요소(220)의 체적은 표면들 사이의 추산된 거리가 더 큰 영역에서 더 클 수 있고, 솔더 페이스트 요소(220)의 체적은 표면들(100A/200A) 사이의 추산된 거리가 더 작은 영역에서 더 작을 수 있다. 후속하는 프로세스 단계에서, 다이(100)의 커넥터[예컨대, 커넥터(112)]가 솔더 페이스트 요소(220)에 대해 정렬, 리플로우, 및 접합된다. 따라서, 각 솔더 페이스트 요소(220)의 크기를 변경시킴으로써, 다양한 크기들의 커넥터들이 패키지(200)와 다이(100) 사이에 형성될 수 있다.
실시예에서, 층(222)의 적용은 스텐실(400; 도 4b 참조)을 패키지(200) 위에 배치하는 것을 포함하는 스텐실 인쇄를 통해 수행된다. 스텐실(400)의 관통홀(402, 404, 406; 도 4c에서 스텐실(400)의 평면도 참조)은 표면(200A)의 접촉 구역[예컨대, 전도성 피쳐(214)와 다이(202)에 전기적으로 연결되는 구역]에 대해 정렬된다. 도 4c에 의해 예시된 바와 같이, 스텐실(400)은, 작은 관통홀(402), 중간 관통홀(404), 및 큰 관통홀(406) 등의 다양한 크기의 관통홀을 포함한다. 관통홀(402, 404, 406)은, 예컨대 벌크 구조를 레이저 드릴링함으로써 형성될 수 있다. 실시예에서, 스텐실(400)은 금속, 폴리머, 또는 임의의 다른 적절한 재료를 포함한다. 각 관통홀(402, 404, 406)의 치수는, 예컨대 약 30 ㎛ 내지 약 300 ㎛ 사이에서 변경될 수 있다. 다른 치수를 갖는 관통홀이 또한 디바이스 형태에 따라 포함될 수 있다. 스텐실(400)이 특정한 형태에서 3개의 상이한 크기의 관통홀을 갖는 것으로 도시되어 있지만, 다른 실시예의 스텐실은 임의의 형태에서 임의의 갯수의 크기의 관통홀을 가질 수 있다. 더욱이, 도시된 관통홀은 형상이 원형이지만, 다른 스텐실의 관통홀은, 달걀형, 직사각형 등과 같은 임의의 형상을 가질 수 있다.
스텐실(400)의 특정한 형태는 접합될 패키지 구성요소들[예컨대, 다이(100)와 패키지(200)]의 휨 특성을 기초로 한다. 예컨대, 스텐실(400)은 전술한 바와 같이 다이(100)/패키지(200)의 모아레 분석을 기초로 하여 구성된다. 스텐실(400)은 다중 반복의 다이(100)를 동일한 형태를 갖는 다중 반복의 패키지(200)에 접합시키는 데에 사용될 수 있다. 그러나, 상이한 형태를 갖는 패키지 구성요소들의 경우, 상이한 형태를 갖는 추가 스텐실이 사용된다. 실시예에서, 패키지 제조업자는 다양한 패키지 구성요소들의 휨 특성을 분석하고, 그 분석으로 기초로 하여 패키지 구성요소 특정 스텐실을 설계하며, 그 설계를 스텐실 제조업자에게 제공한다. 이어서, 스텐실 제조업자는 제공될 설계를 기초로 하여 하나 이상의 스텐실을 형성할 수 있다. 이어서, 각 스텐실은 스텐실이 설계되는 형태를 갖는 하나 이상의 패키지 구성요소 상에 솔더 페이스트를 형성하도록 사용된다.
스텐실(400)이 패키지(200) 상에 배치된 후에, 솔더 페이스트가 스텐실(400) 상에 도포된다. 이어서, 여분의 솔더 페이스트는 스퀴지(squeege; 도시 생략)를 이용하여 제거된다. 스퀴지는 편평한 바닥면을 가지므로, 관통홀(402, 404, 406)에 남아 있는 솔더 페이스트 부분은 편평한 바닥면을 갖는다. 스텐실(400)이 들어올려진 후에, 솔더 페이스트 요소(220)가 패키지(200)의 표면(200A) 상에 남게 된다. 따라서, 스텐실(400)의 형태를 기초로 하여 불균일한 크기를 갖는 솔더 페이스트 요소(220)가 형성될 수 있다.
솔더 페이스트 요소(220)는 접착제와 혼합되는 금속 입자를 포함할 수 있다. 금속 입자는 순수 금속, 금속 합금 등의 입자를 포함할 수 있다. 몇몇 실시예에서, 솔더 페이스트 요소(220)는 주석, 은, 구리(SAC) 솔더, 주석 비스무트(SnBi) 솔더 등과 같은 무연 솔더를 포함한다. 솔더 페이스트 요소(220)는 반유체로서 적용되므로, 스텐실 인쇄될 수 있고, 경화 전에 그 형상을 유지할 수 있다. 스텐실 인쇄 후에, 경화 프로세스가 수행될 수 있다.
솔더 페이스트 요소(220)가 형성된 후에, 다이(100)는 픽 앤드 플레이스 툴(pick-and-place tool)과 같은 적절한 툴을 이용하여 패키지(200) 상에 배치된다. 다이(100)의 커넥터(112; 도 1 참조)는 패키지(200)의 각 솔더 페이스트 요소(220)에 정렬될 수 있다. 적층 후에, 커넥터(112)와 솔더 페이스트 요소(220)를 함께 용융시키도록 리플로우 프로세스가 수행되어 다이(100)를 패키지(200)에 접합시킨다. 실시예에서, 리플로우 프로세스는 다이(100)/패키지(200)를 커넥터(112)를 용융시키기에 적절한 온도로 가열시킴으로써 수행된다. 예컨대, 커넥터(112)가 솔더를 포함하는 경우에, 다이(100)/패키지(200)는 약 180℃ 내지 약 260℃의 온도로 가열된다. 결과적인 구조(250)가 도 5에 제공되는데, 도 5는 커넥터(252)에 의해 패키지(200)에 접합된 다이(100)를 도시하고 있다. 커넥터(252)는 커넥터(112)를 솔더 페이스트 요소(220)를 이용하여 리플로우시킴으로써 형성된다. 솔더 페이스트 요소(220)는 다양한 크기를 갖도록 형성되기 때문에, 커넥터(252)는 또한 크기가 불균일하다. 예컨대, 도시된 실시예에서, 커넥터(252)는 더 큰 커넥터(252A)와 더 작은 커넥터(252B)를 포함한다. 실시예에서, 더 큰 커넥터(252A)의 스탠드오프 높이(예컨대, 최고점과 최저점 사이의 차이)는 더 작은 커넥터(252B)의 스탠드오프 높이의 약 100% 내지 약 150%일 수 있다. 상기 비율로 상이한 크기의 커넥터를 구성함으로써, 접합으로 인한 제조 결함에 있어서의 감소가 달성될 수 있다. 커넥터(252)는 또한 형상이 변경될 수 있다. 예컨대, 도시된 실시예에서, 커넥터(252)의 제1 서브세트는 볼록한 측벽을 포함하고, 커넥터(252)의 제2 서브세트는 오목한 측벽을 포함한다.
더욱이, 리플로우 프로세스의 결과로서, 접합된 패키지 구성요소들[다이(100)/패키지(200)]의 휨이 발생할 수 있다. 예컨대, 도 5에서, 다이(100)의 에지 구역들은 다이(100)/패키지(200)의 중앙 구역보다 패키지(200)에 더 가까운 거리를 두고 있다. 다이(100)/패키지(200)의 휨 특성은 전술한 바와 같이 미리 추산되어 있다. 따라서, 커넥터(252)는 다이(100)/패키지(200)가 더 멀리 떨어져 있는 영역에서 더 크게 형성된다. 커넥터(252)는 또한 다이(100)/패키지(200)가 함께 더 가깝게 떨어져 있는 영역에서 더 작게 형성된다. 제조 결함(예컨대, 브리징 및/또는 콜드 조인트)은 패키지 구성요소들의 분석된 휨을 기초로 하여 커넥터(252)를 다양한 크기를 갖도록 구성함으로써 감소될 수 있다. 도 5는 휨의 결과로서 특별한 형상을 갖는 패키지(250)를 도시하고 있지만, 패키지(250)는 임의의 형상을 가질 수 있다. 예컨대, 다른 실시예에서, 다양한 패키지 구성요소는 중앙 구역에서 함께 더 가깝게 떨어져 있을 수 있고 에지 구역에서 더 멀리 떨어져 있을 수 있다.
이후에, 도 6에 의해 도시된 바와 같이 다이(100)와 패키지(200) 사이에서 커넥터(252) 둘레에 언더필(254)이 제공될 수 있다. 언더필(254)은 커넥터(252)에 대해 구조적 지지 및 보호를 제공하도록 포함될 수 있다. 따라서, 2개의 패키지 구성요소들, 즉 다이(100)와 패키지(200)가 다양한 크기의 커넥터(252)를 이용하여 함께 접합되어 접합 프로세스의 제조 결함을 감소시킬 수 있다.
도 7은 몇몇 실시예에 따라 접합된 패키지 구조체를 형성하기 위한 프로세스 흐름도(500)를 도시한다. 단계(502)에서, 패키지 구성요소들[예컨대, 다이(100)와 패키지(200)]의 휨 특성이 분석된다. 휨 특성을 분석하는 것은 접합 후에 2개의 패키지 구성요소들 사이의 거리를 추산하는 것을 포함할 수 있다. 실시예에서, 휨 특성을 분석하는 것은 패키지 구성요소와 동일한 형태를 갖는 샘플 패키지 구성요소의 모아레 측정을 취한 후에 패키지 구성요소의 지형 맵을 생성시키는 것을 포함한다. 단계(504)에서, 패키지 구성요소의 휨 특성을 기초로 하여 솔더 페이스트 스텐실[예컨대, 스텐실(400)]이 구성된다. 예컨대, 솔더 페이스트 스텐실에서 각 관통홀의 크기는 휨 특성을 기초로 하여 선택될 수 있다. 따라서, 스텐실은 패키지 구성요소에 특정될 수 있다. 예컨대, 상이한 형태를 갖는 패키지 구성요소가 접합될 때에, 상이한 스텐실 형태가 사용된다. 결과적인 스텐실은 다양한 크기의 관통홀을 포함한다.
단계(506)에서, 솔더 페이스트층[예컨대, 층(222)]은 솔더 페이스트 스텐실을 이용하여 패키지 구성요소들 중 하나의 표면 상에 형성된다. 솔더 페이스트 스텐실은 다양한 크기의 관통홀을 포함하기 때문에, 각 개별적인 솔더 페이스트 요소의 크기가 또한 변경될 수 있다. 단계(508)에서, 패키지 구성요소들이 정렬된다. 예컨대, 하나의 패키지 구성요소의 솔더 볼[예컨대, 커넥터(112)]이 솔더 페이스트 요소에 정렬될 수 있다. 단계(510)에서, 2개의 패키지 구성요소들은 리플로우 프로세스를 적용함으로써 접합된다. 리플로우는 솔더 페이스트 요소와 솔더 볼을 용융시켜 2개의 패키지 구성요소들 사이에 커넥터를 형성한다. 리플로우 전에 각 솔더 페이스트 요소의 다양한 크기로 인해, 접합된 커넥터들도 또한 크기가 변경될 수 있다. 예컨대, 커넥터들은 2개의 구성요소들이 더 멀리 떨어져 배치되는 영역에서 더 클 수 있고, 커넥터들은 2개의 패키지 구성요소들이 함께 더 가깝게 배치되는 영역에서 더 작을 수 있다.
실시예 패키지는 제2 패키지 구성요소(예컨대, 집적 팬아웃 웨이퍼)에 접합되는 제1 패키지 구성요소(예컨대, 디바이스 다이)를 포함한다. 접합 동안, 열이 리플로우 프로세스 중에 통상적으로 인가되고, 이는 패키지 구성요소의 휨을 초래할 수 있다. 따라서, 2개의 패키지 구성요소들 사이의 거리는 패키지의 상이한 영역에서 변경될 수 있다. 실시예에서, 패키지 구성요소들을 접합시키는 개별적인 커넥터는 다양한 크기를 갖도록 구성된다. 예컨대, 2개의 패키지 구성요소들이 더 멀리 떨어져 배치되는 영역에서는 더 큰 커넥터가 사용되고 2개의 패키지 구성요소들이 함께 더 가깝게 배치되는 영역에서는 더 작은 커넥터가 사용된다. 커넥터들은 (예컨대, 모아레 분석을 이용하여) 테스트 패키지 구성요소들의 휨 특성을 분석하고 패키지 구성요소들 중 하나에 솔더 페이스트를 도포하기 위해 패키지 구성요소에 특정된 스텐실을 구성함으로써 형성될 수 있다. 솔더 페이스트의 크기를 변경함으로써, 이후에 형성되는 커넥터들이 또한 크기가 변경될 수 있다. 따라서, 접합된 패키지에서 상호 연결 결함(예컨대, 콜드 조인트 및/또는 브리징)이 유리하게 감소된다.
실시예에 따르면, 방법은, 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 분석하는 단계와 제1 패키지 구성요소 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계를 포함한다. 복수 개의 솔더 페이스트 요소 각각의 체적은 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성을 기초로 한다. 방법은 제2 패키지 구성요소 상에 배치되는 복수 개의 커넥터를 제1 패키지 구성요소 상의 복수 개의 솔더 페이스트 요소에 정렬시키는 단계 및 복수 개의 커넥터와 복수 개의 솔더 페이스트 요소를 리플로우시킴으로써 제2 패키지 구성요소를 제1 패키지 구성요소에 접합시키는 단계를 더 포함한다.
다른 실시예에 따르면, 방법은, 제1 패키지 구성요소의 휨 특성을 분석하는 단계, 제1 패키지 구성요소의 휨 특성을 기초로 하여 솔더 페이스트 스텐실을 구성하는 단계, 및 솔더 페이스트 스텐실을 이용하여 스텐실 인쇄함으로써 제1 패키지 구성요소의 표면 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계를 포함한다. 휨 특성을 분석하는 것은 제1 패키지 구성요소가 제2 패키지 구성요소에 접합될 때에 제1 패키지 구성요소와 제2 패키지 구성요소 사이의 거리를 추산하는 것을 포함한다. 복수 개의 솔더 페이스트 요소는 크기가 불균일하다.
또 다른 실시예에 따르면, 패키지 구조체는, 제1 패키지 구성요소, 제2 패키지 구성요소, 및 제1 패키지 구성요소의 제1 표면을 제2 패키지 구성요소의 제2 표면에 접합시키는 복수 개의 커넥터를 포함한다. 복수 개의 커넥터는 크기가 불균일하고, 복수 개의 커넥터 각각의 크기는 제1 패키지 구성요소와 제2 패키지 구성요소의 휨 특성에 따라 선택된다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.
100: 다이
102: 기판
104: 상호 연결 구조체
106: 유전체층
108: 전도성 피쳐
110: 접촉 패드
112: 커넥터
200: 팬아웃 패키지
202: 다이
204: 접촉 패드
206: 몰딩 컴파운드
208: 스루 인터 비아
210: 재분배층(RDL)
212: 폴리머층
214: 전도성 피쳐
220: 솔더 페이스트 요소
222: 솔더 페이스트층
252: 커네터
254: 언더필
300: 모아레 측정 장치
302: 챔버
304: 지지 프랫폼
306: 열원
308: 격자
310: 광원
400: 스텐실
402, 404, 406: 관통홀

Claims (10)

  1. 제2 패키지 구성요소를 제1 패키지 구성요소에 접합시키는 동안 유발될 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 휨을 예측하기 위해 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 휨 특성을 분석하는 단계로서, 상기 휨 특성을 분석하는 단계는 제1 샘플 패키지 구성요소 및 제2 샘플 패키지 구성요소의 지형 플롯(topographical plot)을 생성하는 단계를 포함하고, 상기 제1 샘플 패키지 구성요소는 상기 제1 패키지 구성요소와 동일한 구성을 갖고, 상기 제2 샘플 패키지 구성요소는 상기 제2 패키지 구성요소와 동일한 구성을 갖는 것인, 휨특성을 분석하는 단계;
    상기 제1 패키지 구성요소 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계로서, 상기 복수 개의 솔더 페이스트 요소 각각의 체적은 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 휨 특성을 기초로 하는 것인, 형성하는 단계;
    상기 제2 패키지 구성요소 상에 배치되는 복수 개의 커넥터를 상기 제1 패키지 구성요소 상의 상기 복수 개의 솔더 페이스트 요소에 정렬시키는 단계; 및
    상기 복수 개의 커넥터와 상기 복수 개의 솔더 페이스트 요소를 리플로우시킴으로써 상기 제2 패키지 구성요소를 상기 제1 패키지 구성요소에 접합시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 복수 개의 솔더 페이스트 요소를 형성하는 단계는 복수 개의 관통홀을 포함하는 스텐실을 이용하는 스텐실 인쇄 프로세스를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 휨 특성을 분석하는 단계는 상기 제2 패키지 구성요소를 상기 제1 패키지 구성요소에 접합시킨 후에 다양한 영역들에서 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소 사이의 거리를 추산하는 것을 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 휨 특성을 분석하는 단계는, 상기 제1 샘플 패키지 구성요소 및 상기 제2 샘플 패키지 구성요소의 모아레 측정을 행하는 것을 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 복수 개의 커넥터와 상기 복수 개의 솔더 페이스트 요소를 리플로우시킨 후에, 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소 사이에 언더필을 형성하는 단계
    를 더 포함하는 방법.
  6. 제2 패키지 구성요소를 제1 패키지 구성요소에 접합시키는 동안 유발될 상기 제1 패키지 구성요소의 휨을 예측하기 위해 상기 제1 패키지 구성요소의 휨 특성을 분석하는 단계로서, 상기 휨 특성을 분석하는 단계는 상기 제1 패키지 구성요소와 동일한 구성을 갖는 샘플 패키지 구성요소의 지형 플롯을 생성하는 단계 및 상기 제1 패키지 구성요소가 상기 제2 패키지 구성요소에 접합될 때에 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소 사이의 거리를 추산하는 단계를 포함하는 것인, 분석하는 단계;
    상기 제1 패키지 구성요소의 휨 특성을 기초로 하여 솔더 페이스트 스텐실을 구성하는 단계; 및
    상기 솔더 페이스트 스텐실을 이용하여 스텐실 인쇄함으로써 상기 제1 패키지 구성요소의 표면 상에 복수 개의 솔더 페이스트 요소를 형성하는 단계
    를 포함하고, 상기 복수 개의 솔더 페이스트 요소는 크기가 불균일한 것인 방법.
  7. 패키지 구조체로서,
    제1 패키지 구성요소;
    제2 패키지 구성요소; 및
    상기 제1 패키지 구성요소의 제1 표면을 상기 제2 패키지 구성요소의 제2 표면에 접합시키는 복수 개의 커넥터
    를 포함하고, 상기 복수 개의 커넥터는 크기가 불균일하며, 상기 복수 개의 커넥터 각각의 크기는 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 휨 특성에 따라 선택되고, 상기 휨 특성은 상기 제2 패키지 구성요소를 상기 제1 패키지 구성요소에 접합시키는 동안 유발될 상기 제1 패키지 구성요소와 상기 제2 패키지 구성요소의 예측된 휨에 기초하여 결정되고, 상기 휨 특성은 제1 샘플 패키지 구성요소 및 제2 샘플 패키지 구성요소의 지형 플롯을 생성함으로써 분석되고, 상기 제1 샘플 패키지 구성요소는 상기 제1 패키지 구성요소와 동일한 구성을 갖고, 상기 제2 샘플 패키지 구성요소는 상기 제2 패키지 구성요소와 동일한 구성을 갖는 것인, 패키지 구조체.
  8. 제7항에 있어서, 상기 제1 패키지 구성요소의 제1 표면과 상기 제2 패키지 구성요소의 제2 표면은 편평하지 않은 것인 패키지 구조체.
  9. 제7항에 있어서, 상기 복수 개의 커넥터는,
    상기 패키지 구조체의 제1 영역에 배치되는 제1 커넥터; 및
    상기 패키지 구조체의 제2 영역에 배치되는 제2 커넥터를 포함하고, 상기 제1 커넥터는 상기 제2 커넥터보다 크며, 상기 제1 표면과 제2 표면 사이의 거리는 제2 영역에서보다는 제1 영역에서 더 큰 것인 패키지 구조체.
  10. 제7항에 있어서, 상기 제1 패키지 구성요소는 제1 디바이스 다이이고, 상기 제2 패키지 구성요소는 제2 디바이스 다이와 팬아웃 재분배층을 포함하는 팬아웃 패키지인 것인 패키지 구조체.
KR1020150162433A 2015-07-23 2015-11-19 패키지 구조체에서 가변적인 상호 연결 조인트 KR101827608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/807,225 US9536865B1 (en) 2015-07-23 2015-07-23 Interconnection joints having variable volumes in package structures and methods of formation thereof
US14/807,225 2015-07-23

Publications (2)

Publication Number Publication Date
KR20170011956A KR20170011956A (ko) 2017-02-02
KR101827608B1 true KR101827608B1 (ko) 2018-02-08

Family

ID=57682215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150162433A KR101827608B1 (ko) 2015-07-23 2015-11-19 패키지 구조체에서 가변적인 상호 연결 조인트

Country Status (3)

Country Link
US (1) US9536865B1 (ko)
KR (1) KR101827608B1 (ko)
CN (2) CN106373945A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162397A (zh) * 2017-09-18 2020-05-15 富士康(昆山)电脑接插件有限公司 电连接器
KR102499476B1 (ko) 2019-08-19 2023-02-13 삼성전자주식회사 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100143656A1 (en) * 2008-12-09 2010-06-10 Longqiang Zu Method and Structure for Adapting Solder Column to Warped Substrate

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7779776B2 (en) * 2005-07-18 2010-08-24 Tessera, Inc. Polyceramic-coated tool for applying a flowable composition
US20070269973A1 (en) * 2006-05-19 2007-11-22 Nalla Ravi K Method of providing solder bumps using reflow in a forming gas atmosphere
US7564115B2 (en) 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
US7973413B2 (en) 2007-08-24 2011-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via for semiconductor device
US8227902B2 (en) 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8278152B2 (en) 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US7825024B2 (en) 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US8158456B2 (en) 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies
SG165198A1 (en) * 2009-03-20 2010-10-28 Agency Science Tech & Res Apparatus for vibration reduction in a hard disk drive
US8183578B2 (en) 2010-03-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Double flip-chip LED package components
US8183579B2 (en) 2010-03-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. LED flip-chip package structure with dummy bumps
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8581418B2 (en) 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
KR101712043B1 (ko) * 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8299596B2 (en) * 2010-12-14 2012-10-30 Stats Chippac Ltd. Integrated circuit packaging system with bump conductors and method of manufacture thereof
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9679868B2 (en) * 2013-06-19 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Ball height control in bonding process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100143656A1 (en) * 2008-12-09 2010-06-10 Longqiang Zu Method and Structure for Adapting Solder Column to Warped Substrate

Also Published As

Publication number Publication date
US9536865B1 (en) 2017-01-03
US20170025382A1 (en) 2017-01-26
CN111883443A (zh) 2020-11-03
KR20170011956A (ko) 2017-02-02
CN106373945A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
US11476125B2 (en) Multi-die package with bridge layer
US11574875B2 (en) Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11164817B2 (en) Multi-chip package structures with discrete redistribution layers
CN107818974B (zh) 具有伪连接件的半导体封装件及其形成方法
TWI529886B (zh) 封裝體、裝置的封裝方法以及封裝層疊裝置
US9269687B2 (en) Packaging methods and packaged semiconductor devices
US11424173B2 (en) Integrated circuit package and method of forming same
TWI524486B (zh) 腔穴內焊料互連結構
US8916969B2 (en) Semiconductor devices, packaging methods and structures
KR101485656B1 (ko) 인터포저를 갖는 패키징 방법 및 장치
US12021051B2 (en) Semiconductor package and method of forming the same
KR20130140643A (ko) 중합체성 충전재 트렌치를 갖는 반도체 칩 디바이스
US20210066263A1 (en) Semiconductor package and manufacturing method thereof
TWI739562B (zh) 半導體器件、包含所述半導體器件的電子器件以及其製造方法
US9398689B2 (en) Substrate structure and fabrication method thereof
US20130270705A1 (en) Semiconductor Device Packages and Methods
US8809117B2 (en) Packaging process tools and packaging methods for semiconductor devices
KR101859340B1 (ko) 반도체 패키지용 기판 설계 및 그 형성 방법
US20220149020A1 (en) Package structure, semiconductor device and manufacturing method thereof
KR101827608B1 (ko) 패키지 구조체에서 가변적인 상호 연결 조인트
Lau et al. Low-cost TSH (through-silicon hole) interposers for 3D IC integration
US20210335699A1 (en) Bump Joint Structure with Distortion and Method Forming Same
Lau et al. System-in-package (sip)
TWI793962B (zh) 半導體封裝件和半導體元件

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant