TWI575686B - 半導體結構 - Google Patents

Description

半導體結構

本發明是有關於一種半導體結構，且特別是有關於一種避免焊料橋接的半導體結構。

近年來，隨著電子技術的日新月異，以及高科技電子產業的相繼問世，使得更人性化、功能更佳的電子產品不斷地推陳出新，並朝向輕、薄、短、小的趨勢邁進。在此趨勢之下，由於電路板具有佈線細密、組裝緊湊及性能良好等優點，因此電路板便成為承載多個電子元件(例如：晶片)以及使這些電子元件彼此電性連接的主要媒介之一。

覆晶式(flip chip)封裝是晶片與電路板封裝的一種方式。電路板上具有多個焊墊，且電路板可藉由配置於焊墊上的焊料以迴焊的方式與晶片作電性連接。近年來，由於電子元件(例如晶片)之間所需傳遞的訊號日益增加，因此電路板所需具有的焊墊數也日益增加，然而，電路板上的空間有限，因此接墊之間的間距朝向微間距(fine pitch)發展。

然而，當在這些焊墊上配置焊料凸塊並與晶片以迴焊的 方式接合時，這些焊料凸塊會因迴焊受熱而呈現熔融狀態，由於這些接墊是以微間距排列於基板的表面上，因此容易導致迴焊過程中呈熔融狀態的焊料凸塊發生橋接現象及短路問題，而無法提供微間距之電性連接結構。一般而言，該焊料凸塊之使用量雖然經過嚴格的計算，然而，實際在工程環境上實施時，仍存在有許多變數將會造成焊料凸塊受熱後溢流，例如加熱溫度、加熱時間、材料本身等細微因素，都有可能造成溢流，尤其是在空間受限的基板上，造成的影響可能更大。

本發明提供一種半導體結構，其避免了焊料凸塊在迴焊的過程中發生橋接現象及短路的問題，進而提升生產良率。

本發明的半導體結構包括一基板、多個焊墊、多個焊料層以及一電子元件。基板包括一核心層、一金屬層以及一介電層，金屬層設置於介電層上，介電層設置於核心層上並包括至少一溝槽。焊墊設置於介電層上並與金屬層電性連接。溝槽設置於任兩相鄰的焊墊之間。焊料層分別設置於焊墊上。電子元件透過焊料層而設置於焊墊上。

在本發明的一實施例中，上述的兩側壁彼此平行。

在本發明的一實施例中，上述的兩側壁的表面為粗糙面。

在本發明的一實施例中，上述的兩側壁之間的距離往靠近核心層的方向逐漸減小。

在本發明的一實施例中，上述的至少一溝槽的數量為多個，溝槽的其中之二設置於任兩相鄰的焊墊之間。

在本發明的一實施例中，上述的各溝槽的深度介於10微米(μm)至50微米之間。

在本發明的一實施例中，上述的各溝槽暴露核心層。

在本發明的一實施例中，上述的溝槽的一底面為一粗糙面。

在本發明的一實施例中，上述的半導體結構更包括一防焊層，設置於介電層上並暴露焊墊。

在本發明的一實施例中，上述的基板為一印刷電路板。

基於上述，本發明的半導體結構在其基板上的任兩相鄰的焊墊之間設置有至少一溝槽，以利用位在任兩相鄰的焊墊之間的溝槽來延長焊墊上的焊料層於熔融狀態時的流動路徑，使任兩相鄰的焊墊上的焊料層可以對應的溝槽而彼此分隔，因而可大幅降低任兩相鄰的焊墊因間距較近而使其上的焊料層在迴焊後橋接的情形，因此，本發明的半導體結構可具有較高的生產良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、100a~100d‧‧‧半導體結構

110‧‧‧基板

112‧‧‧核心層

112a‧‧‧核心線路層

114‧‧‧金屬層

116‧‧‧介電層

116a‧‧‧溝槽

116b‧‧‧粗糙面

120‧‧‧焊墊

130‧‧‧焊料塊

132‧‧‧焊料層

140‧‧‧電子元件

150‧‧‧防焊層

圖1A至圖1E是依照本發明的一實施例的一種半導體結構的 製作流程剖面示意圖。

圖2是依照本發明的另一實施例的一種半導體結構的剖面示意圖。

圖3是依照本發明的另一實施例的一種半導體結構的剖面示意圖。

圖4是依照本發明的另一實施例的一種半導體結構的剖面示意圖。

圖5是依照本發明的另一實施例的一種半導體結構的剖面示意圖。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之各實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明，而並非用來限制本發明。並且，在下列各實施例中，相同或相似的元件將採用相同或相似的標號。

圖1A至圖1E是依照本發明的一實施例的一種半導體結構的製作流程剖面示意圖。本實施例的半導體結構的製作方法包括下列步驟：首先，請參照圖1A，提供一基板110，其中，基板110包括一核心層112、一金屬層114以及一介電層116，且金屬層114設置於介電層116上，而介電層116則設置於核心層112上。在本實施例中，金屬層114的製作方法可例如將一金屬箔壓合於介電層116上，並對此金屬箔進行一圖案化製程而形成如圖 1A所示的金屬層114。當然，本發明並不侷限於此。在本發明的一實施例中，基板110可包括多個介電層116以及多個金屬層114，介電層116可至少設置於核心層112的相對兩表面上，而金屬層114則可設置於各介電層116以及核心層112上，並例如透過導通孔等導電元件而彼此電性連接。具體而言，基板110可為一印刷電路板(printed circuit board,PCB)。當然，本發明並不限制基板110的種類、層數及其製作方法，事實上，基板110亦可為玻璃纖維基板、BT(Bismaleimide Triacine)樹脂基板、玻纖環氧樹脂銅箔(FR4)基板或其他類似之材料的基板。

接著，請參照圖1B，形成至少一溝槽116a於介電層116上。在本實施例中，形成溝槽116a於介電層116上的方法可包括雷射切割，並且，溝槽116a可如圖1C所示暴露下方的核心層112，亦可不暴露下方的核心層112，換句話說，溝槽116a可貫穿介電層116亦可不貫穿介電層116。具體而言，各溝槽116a的深度約介於10微米(μm)至50微米之間。此外，溝槽116a的相對兩側壁可如圖1C所示而彼此平行。當然，本實施例僅用以舉例說明，本發明並不限制溝槽的深度、形狀與形式。

請接續參照圖1C，形成多個焊墊120於介電層116上。 詳細而言，焊墊120與金屬層114電連接，且溝槽116a位於任兩相鄰的焊墊120之間。接著，形成如圖1C所示的一防焊層150於介電層116上，且防焊層150暴露焊墊120以及溝槽116a。在本實施例中，防焊層150可具有多個開口，其分別暴露焊墊120以 及位於任兩相鄰的焊墊120之間的溝槽116a。

接著，請參照圖1D，形成多個焊料塊130於焊墊120上。 在本實施例中，形成焊料塊130於焊墊120上的方式可包括植球或印刷，當然，本發明並不以此為限。接著，再如圖1D所示設置一電子元件140於焊墊120上。在本實施例中，電子元件140可包括電阻、電容、電感、二極體、電晶體或積體電路(IC)等被動元件或主動元件。

接著，請參照圖1E，進行一迴焊製程，以熔融焊料塊130而形成多個焊料層132，其中，上述焊料層132分別覆蓋焊墊120，在本實施例中，若不慎產生溢流現象時，任兩相鄰的焊墊120上的焊料層132適於如圖1E所示分別延伸至對應的溝槽116a的相對兩側壁，並以對應的溝槽116a而彼此分隔。也就是說，本實施例利用位在任兩相鄰的焊墊120之間的溝槽116a來延長焊料層132由焊墊120上往下流動的流動路徑，使任兩相鄰的焊墊120上的焊料層132可利用對應的溝槽116a而彼此分隔，進而可大幅降低任兩相鄰的焊墊120因間距較近而使其上的焊料層132在迴焊後易於橋接的情形。一般而言，該焊料層132之使用量均是經過工程上的計算，即使產生溢流，其溢流量亦不會大到會超出延長後之流動路徑，如此，本實施例的半導體結構100的製作即大致完成，而於基板110上形成預防性的設計。

依上述製作方法所製作出的半導體結構100可如圖1E所示包括一基板110、多個焊墊120、多個焊料層132以及一電子元 件140。在本實施例中，基板110可為一印刷電路板，其可包括一核心層112、一金屬層114以及一介電層116，其中，金屬層114設置於介電層116上，介電層116設置於核心層112上，且介電層116包括至少一溝槽116a。焊墊120設置於介電層116上，並與金屬層114電性連接。溝槽116a則設置於任兩相鄰的焊墊120之間，並且，在本實施例中，溝槽116a的相對兩側壁例如可彼此平行。焊料層132分別設置於焊墊120上。電子元件140則透過焊料層132而設置於焊墊120上，並與其電性連接。詳細來說，任兩相鄰的焊墊120上的焊料層132適於分別延伸至對應的溝槽116a的相對兩側壁，並以對應的溝槽116a而彼此分隔。

如此配置，本實施例的半導體結構100利用位在任兩相鄰的焊墊120之間的溝槽116a來延長焊料層132於熔融狀態時的流動路徑，使任兩相鄰的焊墊120上的焊料層132可以對應的溝槽116a而彼此分隔，因而可大幅降低任兩相鄰的焊墊120上的焊料層132在迴焊後橋接的情形，進而可提升半導體結構100的生產良率。

圖2是依照本發明的另一實施例的一種半導體結構的剖 面示意圖。在此必須說明的是，本實施例之半導體結構100a與圖1E之半導體結構100相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。以下將針對本實施例之 半導體結構100a與圖1E之半導體結構100的差異做說明。

請參照圖2，在本實施例中，溝槽116a的相對兩側壁亦是彼此平行，惟上述兩側壁的表面為粗糙面。如此配置，可進一步增加焊料層132與溝槽116a的相對兩側壁的接觸面積，因而可進一步延長焊料層132於熔融狀態時沿兩側壁流動的流動路徑及時間，使焊料層132由熔融狀態下具有足夠的時間形成固態，進而可更進一步降低任兩相鄰的焊墊120上的焊料層132在迴焊後橋接的機率，並進一步提升半導體結構100a的生產良率。

圖3是依照本發明的另一實施例的一種半導體結構的剖面示意圖。在此必須說明的是，本實施例之半導體結構100b與圖1E之半導體結構100相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。以下將針對本實施例之半導體結構100b與圖1E之半導體結構100的差異做說明。

請參照圖3，在本實施例中，溝槽116a的相對兩側壁之間的距離如圖3所示往靠近核心層112的方向逐漸減小而並非如圖1E所示的彼此平行。如此配置，相較於圖1E所示的半導體結構100，本實施例的半導體結構100b增加了溝槽116a的相對兩側壁的長度及壁面上之粗糙面116b，因而可進一步延長焊料層132於熔融狀態時沿兩側壁下流的流動路徑，以及壁面上之粗糙面116b延緩了焊料層132流動的速度，進而可更進一步降低任兩相 鄰的焊墊120上的焊料層132在迴焊後橋接的機率，以提升半導體結構100b的生產良率。

圖4是依照本發明的另一實施例的一種半導體結構的剖 面示意圖。在此必須說明的是，本實施例之半導體結構100c與圖1E之半導體結構100相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。以下將針對本實施例之半導體結構100c與圖1E之半導體結構100的差異做說明。

請參照圖4，在本實施例中，介電層116的溝槽116a的 數量為多個，其中，溝槽116a的其中之二設置於任兩相鄰的焊墊120之間。也就是說，任兩相鄰的焊墊120之間設置有兩個溝槽116a，並且，位於任兩相鄰的焊墊120之間的兩個溝槽116a彼此不相連通。如此，任兩相鄰的焊墊120上的焊料層132於迴焊過程中則可分別流至各自對應的兩溝槽116a內，並經由上述兩溝槽116a的側壁的阻擋而彼此分隔，因而可避免任兩相鄰的焊墊120上的焊料層132在迴焊後橋接的可能，進而可大幅提升半導體結構100c的生產良率。

圖5是依照本發明的另一實施例的一種半導體結構的剖 面示意圖。在此必須說明的是，本實施例之半導體結構100d與圖1E之半導體結構100相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元 件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。以下將針對本實施例之半導體結構100d與圖1E之半導體結構100的差異做說明。

請參照圖5，在本實施例中，半導體結構100d的溝槽116a並未暴露核心層112，也就是說，溝槽116a並未貫穿介電層116，並且，溝槽116a的一底面如圖5所示為一粗糙面116b。如此配置，由於溝槽116a並未暴露核心層112，因此，溝槽116a下方的核心層112仍可保留原有之線路設計，也就是說，核心層112的上表面可具有核心線路層112a。並且，溝槽116a的底面為粗糙面，可增加焊料層132與溝槽116a的接觸面積，因而可延長焊料層132於迴焊過程中的流動路徑，以彌補因溝槽116a未暴露核心層112而導致焊料層132的流動路徑縮短的情形。並且，在本發明的一實施例中，溝槽116a的相對兩側壁以及底面可皆為粗糙面116b，以更進一步增加焊料層132與溝槽116a的接觸面積，延長焊料層132於迴焊過程中的流動路徑。因此，本實施例的半導體結構100d可大幅降低任兩相鄰的焊墊120上的焊料層132在迴焊後橋接的機率，並提升半導體結構100d的生產良率。

綜上所述，本發明的半導體結構在其基板上的任兩相鄰的焊墊之間設置有至少一溝槽，以利用位在任兩相鄰的焊墊之間的溝槽來延長焊墊上的焊料層於熔融狀態時的流動路徑，使任兩相鄰的焊墊上的焊料層可以對應的溝槽而彼此分隔，因而可大幅降低任兩相鄰的焊墊因間距較近而使其上的焊料層在迴焊後橋接 的情形，因此，本發明的半導體結構由於具有一預防性之結構設計，可具有較高的生產良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧半導體結構

112‧‧‧核心層

114‧‧‧金屬層

116‧‧‧介電層

116a‧‧‧溝槽

120‧‧‧焊墊

132‧‧‧焊料層

140‧‧‧電子元件

150‧‧‧防焊層

Claims (8)

1. 一種半導體結構，包括：一基板，包括一核心層、一金屬層以及一介電層，該金屬層設置於該介電層上，該介電層設置於該核心層上並包括至少一溝槽，其中各該溝槽未暴露該核心層；多個焊墊，設置於該介電層上並與該金屬層電連接；該溝槽設置於任兩相鄰的焊墊之間；多個焊料層，分別設置於該些焊墊上；以及一電子元件，透過該些焊料層而設置於該些焊墊上。
2. 如申請專利範圍第1項所述的半導體結構，其中該兩側壁彼此平行。
3. 如申請專利範圍第2項所述的半導體結構，其中該兩側壁的表面為粗糙面。
4. 如申請專利範圍第1項所述的半導體結構，其中該兩側壁之間的距離往靠近該核心層的方向逐漸減小。
5. 如申請專利範圍第1項所述的半導體結構，其中該至少一溝槽的數量為多個，該些溝槽的其中之二設置於任兩相鄰的焊墊之間。
6. 如申請專利範圍第1項所述的半導體結構，其中各該溝槽的深度介於10微米(μm)至50微米之間。
7. 如申請專利範圍第1項所述的半導體結構，其中各該溝槽的一底面為一粗糙面。
8. 如申請專利範圍第1項所述的半導體結構，更包括一防焊層，設置於該介電層上並暴露該些焊墊。