JP2022532288A - 基板の構造化方法 - Google Patents

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Abstract

基板の構造化方法、殊に半導体およびIC基板産業における選択的エッチングを用いた構造化方法であって、以下の段階:・ 基板を準備する段階、・ チタン核形成層を施与する段階、・ フォトレジスト層で全面的にコーティングする段階、・ 前記フォトレジスト層をリソグラフィーにより構造化して、前記チタン核形成層の区域を露出させる段階、・ 導体経路としての銅を、前記チタン核形成層が露出されている区域に選択的に施与する段階、・ 構造化されたフォトレジストを除去する段階、および・ 構造化されたフォトレジストで元々覆われていた区域におけるチタン核形成層をエッチングする段階であって、チタン核形成層をエッチングするためにリン酸が使用され、さらにチタンのエッチングの間にUV光での露光が行われる前記段階、が実施される、前記方法が記載される。

Description

本発明は基板の構造化方法、殊に半導体基板およびIC基板産業における選択的エッチングを用いた構造化に関する。
絶縁性基板上に金属層を施与し、引き続き湿式化学的エッチングを用いて構造化することは、一般的な従来技術から公知である。従って、例えば、銅層を備えた基板が公知であり、その際、典型的にはまず核形成層(英語の慣用語ではシード層と称されることも多い)が結晶化核として電気化学的に堆積される。この電気化学的に堆積された銅層上に、引き続き、さらなる電解堆積銅層が施与され、その際、2つの銅層は後に一緒に構造化されて、配線のために望ましい導体経路要素を形成する。さらなる工程段階、例えばビアの形成も必要とされることがあり、且つ当業者に公知である。
典型的には、構造化された導体経路要素は、その最小の構造幅並びに互いの最小間隔に関して特徴付けられる。現在、基板産業において、電気めっきでは、ほぼ同じサイズのオーダーでの隣接する構造の最小間隔で、8μmの最小構造分解能を有する構造の形成が一般的である。
ますます小型化する傾向が進む現在のさらなる開発において、最小の構造幅もしくは間隔は、5μmまたは2μmの範囲、またはさらにはそれ未満に低減することが目指されている。しかしながら、そのためには、エッチング技術にも関する相応のさらなる開発を成し遂げ、殊に構造形成の間に生じるアンダーエッチングを低減することが必要である。
1つのアプローチは、核形成層、つまりシード層を他の金属と交換して、選択的エッチングすることができ、それは殊に、堆積された電解銅層への湿式化学的浸食がより少なくなることを可能にする。
この際、1つの可能な変法は、核形成層としてチタンを用いることであることができ、その際、典型的には層厚300nm以下を有するチタン層が基板上に施与される。公知の方法の場合、チタン層のエッチングはフッ酸を用いて、またはアルカリ溶液、つまり殊にNaOHまたはKOHを用いて行われ、その際、過酸化水素を併用して作業されることが多い。
しかしながら、2つの方法、つまりチタンのフッ酸を用いたエッチングもアルカリ溶液中のエッチングも、構造間の溶液の交換に依存し、さらには、極めて危険なプロセス条件がもたらされるという、プロセス技術的に大きな欠点を有する。使用される機械にも、作業者および環境にも悪影響を及ぼすことがある強いエッチング作用の他に、殊にこのプロセスを実施する際、個々の反応成分の急激な分解(「突然の分解」と称されることも多い)による爆発の危険もあり、それは殊にKOHを使用する際に影響する。
欧州特許出願公開第2549553号明細書(EP254955A2)から、LEDモジュールおよび相応の製造方法が公知であり、その際、前記LEDモジュールは、絶縁層上に形成される複数のグランドプレーンを有する。絶縁層は例えば酸化ケイ素として提供され得る。その絶縁層上に、チタンまたは金を出発層として有する核形成層が施与される。
欧州特許出願公開第2549553号明細書
本発明の課題は、基板の構造化方法、殊に半導体およびIC基板産業における選択的エッチングを用いた構造化であって、プロセス条件に関して従来技術から公知の方法よりも容易に制御可能であり、さらに2μm以下の構造分解能を可能にする前記方法をもたらすことである。
前記の課題は、請求項1の特徴によって解決される。本発明のさらに有利な構成はそれぞれ従属請求項の対象である。これは、技術的に合理的な方式で互いに組み合わせることができる。明細書は、殊に図面と関連付けて本発明をさらに特徴付け且つ特定する。
本発明によれば、基板の構造化方法、殊に半導体およびIC基板産業における選択的エッチングを用いた構造化方法であって、以下の段階:
・ 基板を準備する段階、
・ 前記基板上にチタン核形成層を施与する段階、
・ 前記チタン核形成層を備えた基板をフォトレジスト層で全面的に被覆する段階、
・ 前記フォトレジスト層をリソグラフィーにより構造化して、前記チタン核形成層の区域を露出させる段階、
・ 前記チタン核形成層が露出されている区域に、導体経路としての銅を選択的に施与する段階、
・ 構造化されたフォトレジストを除去する段階、および
・ 構造化されたフォトレジストで元々覆われていた区域におけるチタン核形成層をエッチングする段階であって、チタン核形成層をエッチングするためにリン酸が使用され、さらにチタンのエッチングの間にUV光での露光が行われる前記段階、
が実施される、前記方法が記載される。
従って、水溶液中のリン酸を用いたチタンシード層のエッチングが使用され、それがさらにUV光での露光によって影響を及ぼされるので、導体経路の銅材料に対して選択的なエッチングが実施可能である。このような手順は、明らかに少ないアンダーカットもしくはアンダーエッチングをもたらすので、より少ない導体経路幅並びに互いの導体経路の間隔を達成できる。
本発明の実施態様によれば、チタン核形成層は層厚100~300nmを有し、且つ気相からの堆積を用いて、有利にはスパッタリングを用いて生成される。
これにより、ほぼあらゆる公知の基板上へのチタン核形成層の容易な施与が可能になる。
本発明のさらなる実施態様によれば、銅層は電気めっきを用いて施与される。
銅層を、構造化されたフォトレジストで覆われた区域の間に直接的に施与して、導体経路構造を定義できる。
本発明のさらなる実施態様によれば、UV光は波長300nm以下を有する。典型的には、波長185nm、254nmまたは2つの波長の組み合わせを有するUV光またはUVレーザーを使用できる。
UV光での照射に基づき、エッチング溶液中で酸素もしくはオゾンが発生する。さらに、UV光は、殊に酸化チタンへの酸化によるチタンの活性化を引き起こし、それは拡散層中での直接的な化学反応を可能にするので、溶剤の交換の必要性が最小化される。さらに、UV光はリン酸からのOHの脱離を促進するので、脱離されたOH基がチタンのエッチングを促進する。
本発明のさらなる実施態様によれば、エッチングに引き続き、高圧洗浄工程が用いられる。
従って、プロセスの信頼性を高めるために、まだ付着しているチタン化合物を剥離できるように、高圧洗浄における洗浄工程が実施される。
本発明のさらなる実施態様によれば、チタン核形成層のエッチングを、槽内でリン酸に浸漬することによって、またはリン酸を噴霧することによって行う。
従って、エッチング工程を種々の方式で、つまり、静的または動的な浸漬によっても、噴霧によっても行うことができ、これは多様な用途の可能性をもたらす。
本発明のさらなる実施態様によれば、追加的な酸化剤が加えられる。
本発明のさらなる実施態様によれば、前記酸化剤は液体状で、有利には過酸化水素として、または気体状で、有利には酸素またはオゾンとして加えられる。
本発明のさらなる実施態様によれば、前記酸化剤が開始剤(Starter)として、新たな開始の際、またはより長い使用期間の際に加えられる。
本発明のさらなる実施態様によれば、前記追加的な酸化剤はプロセスを加速するために加えられる。
追加的な酸化剤の添加は、新たな開始の際、またはより長い使用期間の際に、開始剤として、リン酸を有する溶液に役立つことを可能にする。さらに、追加的な酸化剤をプロセスの加速のために用いることも可能である。
本発明のさらなる実施態様によれば、さらに超音波処理も実施される。
殊に、浸漬を利用する場合、それによって、使用済み材料の除去が改善されるか、もしくはまだ付着しているチタン化合物を剥離できる。
本発明のさらなる実施態様において、溶剤をリン酸と共に吸引装置に供給する。
浸漬および噴霧の利用において、1つ以上の吸引装置の取り付けは流れを改善でき、ひいては基板上の非常に微細な構造における溶液の交換を改善できる。吹き付けもしくは流れ(浸漬における)と、溶液の吸引との組み合わせは、構造の表面での流れを生成し、且つ溶液の交換を促進する。
いくつかの実施例を、図面を用いて以下でより詳細に説明する。
図1A~Fは、本発明による方法を用いた基板の導電性表面の構造化に際する個々のプロセス段階を側面図で示す。 図2は、本発明による方法を実施するための第1の装置を側面図で示す。 図3は、本発明による方法を実施するための第2の装置を側面図で示す。
図面においては、同一または機能的に同じ作用をする部材には同じ符号が与えられている。
以下において、図1A~1Fに関連して、本発明の第1の実施態様をより詳細に説明し、それは例えば、集積回路が搭載された基板のための構造化された導電性表面を製造するために適している。
図1Aに示されるとおり、まず基板2上にチタン核形成層4を施与し、前記チタン核形成層は通常、厚さ300nm以下を有し、スパッタを用いて前記基板2の上で生成される。チタン核形成層4は以下でシード層とも称される。
図1Bは、チタン核形成層4上の、基板2とは反対の側にフォトレジスト層6が全面的に施与されていることを示し、これは通常、スピンコーティングまたはラミネートによって達成できる。しかし、全面のフォトレジスト層6を施与するための当業者に公知の他の方法は除外されない。
図1Cに示されるとおり、引き続きリソグラフィーの露光を用いてフォトレジスト層6の構造化を行い、通常の湿式化学的な現像段階の後、全面のフォトレジスト層6が、多数の構造要素を有する構造化されたフォトレジスト8へと変換される。構造化されたフォトレジスト8の残る部分は、後の使用において、基板2上で導電性の経路が備えられるべきところ以外の位置に相応する。従って、構造化されたフォトレジスト8は、図1Cに象徴的に示される実施態様からは大きく相違し得る、他の殊に不規則なパターンも形成できることは自明である。
引き続くプロセス段階において、構造化されたフォトレジスト8で覆われていない区域におけるチタン核形成層4上に選択的に銅をもたらし、それは通常、電気めっきによって行われる。導体経路は、図1Dに符号10で示されている。
図1Eに示される次のプロセス段階において、構造化されたフォトレジスト8が除去される。従って、銅材料によって形成される導体経路10の間の区域が露出されて、導体経路10以外のチタン核形成層4がさらけ出される。元は構造化されたフォトレジスト8で覆われていた区域で、チタン核形成層がエッチングで除去され、ここで、チタン核形成層4のエッチングのためにリン酸が使用されるので、導体経路10の銅材料に対する選択的エッチングが実施可能である。このような手順は、明らかに少ないアンダーカットをもたらすので、より少ない導体経路幅並びに互いの導体経路の間隔を達成できる。
図2を参照し、殊に図1Fで示されたエッチング段階を再度説明する。基板2を浸漬槽12に入れ、その際、基板は静止していてもよいし、浸漬槽12内で動かされてもよいことが理解される。図2に示されていない他の変法において、基板表面でリン酸を噴霧することも可能である。
リン酸は所定の濃度で水溶液として存在し、それは図2において符号14を用いて示される液面に基づき理解される。さらに、チタン核形成層4のエッチング工程の際、例えば波長185nm、254nmまたはこの2つの波長の組み合わせを有するUV光を発することができるUVランプ16を用いてUV光を供給する。
UVランプ16からのUV光での照射の役目は、酸素もしくはオゾンをエッチング溶液中で生成することである。さらに、UV光は、殊に酸化チタンへの酸化によるチタンの活性化を引き起こし、それは拡散層中での直接的な化学反応を可能にするので、溶剤の交換の必要性が最小化される。さらに、UV光はリン酸からのOHの脱離を促進するので、脱離されたOH基がチタンのエッチングを促進する。
本発明によれば、UVランプ16が基板2の表面を直接的に照射してもよいし、浸漬槽12内で間接的に用いられてもよく、なぜなら、それにもかかわらずOHは脱離し、O2またはO3が生成されるからである。間接的な照射の場合の効果は、より悪いかもしれないが、この用途のためには充分である。従って、「UV光での露光」との文言は一般に、表面に直接的に向けられているか否かには関わらず、UV光を用いることであると理解される。
図3に本発明のさらなる実施態様を示す。ここでは、リン酸中での湿式化学的なエッチングに追加して、さらに酸化剤が添加され、それは過酸化水素、酸素またはオゾンとして液体または気体状のいずれかで供給され得る。
追加的な酸化剤の添加は、図3において供給部18によって模式的に示されている。前記酸化剤の役目は、開始剤として、新たな開始の際、またはより長い使用期間の際に、リン酸を有する溶液に役立つことである。さらに、追加的な酸化剤をプロセスの加速のために用いることも可能である。
引き続き、図3において洗浄装置20によって示されるとおり、プロセスの信頼性を高めるため、まだ付着しているチタン化合物を剥離できるように高圧洗浄における洗浄工程を実施する。このプロセス段階は、典型的には任意であり、且つ所望の用途によっては必須である。
場合により、浸漬の利用において、超音波を用いてチタンを小さな構造からより良好に剥離することができる。特に、周期的にオンオフを切り替える場合、非常に微細な構造における溶液の交換を改善することができるはずである。
浸漬および噴霧の利用において、追加的な吸引装置の取り付けは流れを改善でき、ひいては導体経路10の非常に微細な構造における溶液の交換をさらに改善できる。吹き付けもしくは流れ(浸漬における)と、溶液の吸引との組み合わせは、表面または構造で流れを生成し、且つ溶液の交換を促進する。
図1~3に関連して説明された方法は、従来技術からのものに比して危険が著しく少なく、且つ殊にエッチングすべき表面に直接的に作用する。2μm未満の解像度を有する構造要素が実現可能であることが実験により示された。
上記および特許請求の範囲に示された、並びに図面において得られる特徴は、個別でも種々の組み合わせでも有利に実現可能である。本発明は、記載される実施例に限定されず、当業者の能力の範囲で様々に変更可能である。
2 基板
4 チタン核形成層
6 フォトレジスト層
8 フォトレジスト
10 導体経路要素
12 浸漬槽
14 液面
18 供給部
20 洗浄装置

Claims (12)

  1. 基板の構造化方法、殊に半導体およびIC基板産業における選択的エッチングを用いた構造化方法であって、以下の段階:
    ・ 基板(2)を準備する段階、
    ・ 前記基板(2)上にチタン核形成層(4)を施与する段階、
    ・ 前記チタン核形成層(4)を備えた基板(2)をフォトレジスト層(6)で全面的に被覆する段階、
    ・ 前記フォトレジスト層(6)をリソグラフィーにより構造化して、前記チタン核形成層(4)の区域を露出させる段階、
    ・ 前記チタン核形成層(4)が露出されている区域に、導体経路(10)としての銅を選択的に施与する段階、
    ・ 構造化されたフォトレジスト(8)を除去する段階、および
    ・ 構造化されたフォトレジスト(8)で元々覆われていた区域におけるチタン核形成層(4)をエッチングする段階であって、チタン核形成層(4)をエッチングするためにリン酸が使用され、さらにチタンのエッチングの間にUV光での露光が行われる前記段階、
    が実施される、前記方法。
  2. 前記チタン核形成層(4)が層厚100~300nmを有し、且つ気相からの堆積を用いて、有利にはスパッタリングを用いて生成される、請求項1に記載の方法。
  3. 前記銅の層が、電気めっきによって施与される、請求項1または2に記載の方法。
  4. 前記UV光が、波長300nm以下、好ましくは185nm、254nmまたはそれら2つの波長の組み合わせを有する、請求項1から3までのいずれか1項に記載の方法。
  5. エッチングに続いて、高圧洗浄工程が用いられる、請求項1から4までのいずれか1項に記載の方法。
  6. 前記チタン核形成層(4)のエッチングが、リン酸を有する槽内での浸漬によって、またはリン酸を噴霧することによって行われる、請求項1から5までのいずれか1項に記載の方法。
  7. 追加的な酸化剤を加える、請求項1から6までのいずれか1項に記載の方法。
  8. 前記酸化剤を液体状で、有利には過酸化水素として、または気体状で、有利には酸素またはオゾンとして加える、請求項7に記載の方法。
  9. 前記酸化剤を開始剤として、新たな開始の際、またはより長い使用期間の際に加える、請求項7または8に記載の方法。
  10. 前記追加的な酸化剤を、プロセスを加速するために加える、請求項7から9までのいずれか1項に記載の方法。
  11. さらに、超音波処理を実施する、請求項1から10までのいずれか1項に記載の方法。
  12. 溶剤をリン酸と共に吸引装置に供給する、請求項1から11までのいずれか1項に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1410780A (en) * 1972-09-29 1975-10-22 Exacta Circuits Ltd Through-hole plated printed circuits
US5120572A (en) * 1990-10-30 1992-06-09 Microelectronics And Computer Technology Corporation Method of fabricating electrical components in high density substrates
US6376374B1 (en) * 1998-05-12 2002-04-23 Semitool, Inc. Process and manufacturing tool architecture for use in the manufacturing of one or more protected metallization structures on a workpiece
KR20040043383A (ko) * 2002-11-18 2004-05-24 주식회사 하이닉스반도체 반도체 소자의 구리 배선 형성방법
JP4510369B2 (ja) * 2002-11-28 2010-07-21 日本リーロナール有限会社 電解銅めっき方法
JP3778508B2 (ja) * 2002-12-10 2006-05-24 聯華電子股▲ふん▼有限公司 集積回路の製造方法
JP2004311537A (ja) * 2003-04-03 2004-11-04 Renesas Technology Corp 半導体装置
US8698697B2 (en) * 2007-06-12 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2010135461A (ja) * 2008-12-03 2010-06-17 Seiko Epson Corp 電子部品実装用フィルムキャリアテープの製造方法
US7901981B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
KR101121151B1 (ko) 2010-03-19 2012-03-20 주식회사 대원이노스트 Led 모듈 및 그 제조 방법
US8389397B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing UBM undercut in metal bump structures
KR20120044630A (ko) * 2010-10-28 2012-05-08 주식회사 동진쎄미켐 구리 함유 금속막 식각액 조성물 및 이를 이용한 식각 방법
JP2012119664A (ja) * 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
WO2012097092A2 (en) * 2011-01-13 2012-07-19 Tamarack Scientific Co. Inc. Laser removal of conductive seed layers
KR102080646B1 (ko) * 2013-04-12 2020-02-24 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 구리 및 티탄을 포함하는 다층막의 에칭에 사용되는 액체조성물, 및 이 조성물을 이용한 에칭방법, 다층막 배선의 제조방법, 기판
DE102013112045A1 (de) * 2013-10-31 2015-04-30 Holger Manfred Schmid Vorrichtung und Verfahren zur Bearbeitung von metallischen Oberflächen mit einer Ätzflüssigkeit
US9159683B2 (en) * 2014-02-10 2015-10-13 GlobalFoundries, Inc. Methods for etching copper during the fabrication of integrated circuits
US9275896B2 (en) * 2014-07-28 2016-03-01 GlobalFoundries, Inc. Methods for fabricating integrated circuits using directed self-assembly
KR102667884B1 (ko) * 2016-07-27 2024-05-23 삼성전자주식회사 반도체 소자의 제조 방법
JP2018117056A (ja) * 2017-01-19 2018-07-26 富士通株式会社 電子部品、電子部品の製造方法及び電子装置
KR102421116B1 (ko) * 2017-06-22 2022-07-15 삼성디스플레이 주식회사 식각액 조성물 및 식각액 조성물을 이용한 배선 형성 방법
DE102018117822A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Drei-schritte-ätzen zum bilden einer rdl

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