KR20000044875A - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 콘택홀을 형성하기 위한 식각 공정시 생성된 폴리머를 CF4가스를 이용한 플라즈마 처리로 완전히 제거한 후 산소(O2) 및 질소(N2) 가스를 이용하여 상기 식각 공정시 마스크로 사용된 감광막을 제거하므로써 감광막 찌꺼기 및 폴리머의 잔류에 의한 불량의 발생이 방지되어 공정의 안정성 및 공정 마진(Margin)이 향상될 수 있도록 한 반도체 소자의 콘택홀 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 강유전체 메모리의 전극과 금속배선을 연결하기 위한 콘택홀 형성시 감광막 찌꺼기와 폴리머(Polymer)의 잔류로 인한 불량의 발생을 방지할 수 있도록 한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로 FeDRAM과 같은 강유전체 메모리 소자의 메모리 셀은 하부전극, 유전체막 및 상부전극이 적층된 구조로 이루어진다. 그리고 상기 하부전극 및 상부 전극은 절연막에 형성되는 콘택홀(Contact Hole)을 통해 상기 메모리 셀의 상부에 형성되는 금속배선과 연결된다. 그러면 종래 강유전체 메모리 소자의 제조 공정에서 콘택홀을 형성하는 과정을 설명하면 다음과 같다.
도 1a 내지 1c는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도로서,
도 1a는 제 1 절연막(2)이 형성된 실리콘 기판(1)상에 하부전극(3), 유전체막(4) 및 상부전극(5)이 적층된 구조의 메모리 셀을 형성한 후 전체 상부면에 제 2 절연막(6) 및 감광막(7)을 순차적으로 형성하고, 콘택홀 마스크를 이용한 사진 및 식각 공정으로 상기 감광막(7)을 패터닝한 상태의 단면도로서, 상기 제 1 절연막(2)은 산화막으로 형성되며, 상기 하부전극(3)은 백금(Pt)으로 형성된다.
도 1b는 패터닝된 상기 감광막(7)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 제 2 절연막(6)을 식각하여 콘택홀(8)을 형성한 상태의 단면도인데, 상기 콘택홀(8)의 측벽 및 상기 감광막(7)의 표면에 상기 식각 공정시 생성된 폴리머(9)가 잔류된다.
도 1c는 상기 감광막(7)을 제거한 후 ATC 계열의 화학용액 또는 EKC830 화학용액을 사용하여 세정 공정을 실시한 상태의 단면도인데, 상기 콘택홀(8)의 측벽 및 제 2 절연막(6)상에 감광막 찌꺼기(7A)와 폴리머(9)가 제거되지 않은 채 잔류된다.
일반적으로 강유전체 메모리 셀의 경우 상기 하부전극(3)은 백금(Pt)으로 형성되며, 상기 제 1 절연막(2)은 산화막으로 형성된다. 그러므로 백금과 산화막의 낮은 접착력으로 인하여 ATC 계열의 화학용액을 사용하여 상기와 같이 세정 공정을 실시하는 경우 상기 폴리머(9)는 제거되지만, 상기 하부전극(3)과 제 1 절연막(2)의 들뜸으로 인한 불량이 유발된다. 이러한 불량을 방지하기 위해서 대개 상기 세정 공정시 EKC830 화학용액을 사용한다. 그러나 이 경우 상기와 같이 감광막 찌꺼기 및 폴리머가 완전히 제거되지 않고 잔류되어 후속 공정의 진행이 어려워지거나, 불량이 발생된다. 그러므로 상기 세정 공정후 BOE 용액 등을 이용하여 감광막 찌꺼기 및 폴리머를 제거하기 위한 세정 공정을 실시해야 하는데, 이 경우 공정의 단계수가 증가되어 제조 원가가 상승되고 소자의 수율이 저하된다.
따라서 본 발명은 콘택홀을 형성하기 위한 식각 공정시 생성된 폴리머를 CF4가스를 이용한 플라즈마 처리로 완전히 제거한 후 산소(O2) 및 질소(N2) 가스를 이용하여 상기 식각 공정시 마스크로 사용된 감광막을 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 형성된 하부 절연막상에 전극을 형성한 후 전체상부면에 상부 절연막 및 감광막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 감광막을 패터닝한 후 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 전극이 노출되도록 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 식각 공정시 생성된 폴리머를 제거하기 위하여 플라즈마 처리를 실시하는 단계와, 상기 단계로부터 상기 감광막을 제거하는 단계로 이루어지는 것을 특징으로 하며, 상기 플라즈마 처리는 H2O 플라즈마에 CF4가스가 첨가된 챔버내에서 실시되는 것을 특징으로 한다.
도 1a 내지 1c는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 실리콘 기판 2 및 12: 제 1 절연막
3 및 13: 하부전극 4 및 14: 유전체막
5 및 15: 상부전극 6 및 16: 제 2 절연막
7 및 17: 감광막 7: 감광막 찌꺼기
8 및 18: 콘택홀 9 및 19: 폴리머
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도로서,
도 2a는 제 1 절연막(12)이 형성된 실리콘 기판(11)상에 하부전극(13), 유전체막(14) 및 상부전극(15)이 적층된 구조의 메모리 셀을 형성한 후 전체 상부면에 제 2 절연막(16) 및 감광막(17)을 순차적으로 형성하고, 콘택홀 마스크를 이용한 사진 및 식각 공정으로 상기 감광막(17)을 패터닝한 상태의 단면도로서, 상기 제 1 절연막(12)은 산화막으로 형성되며, 상기 하부전극(13)은 백금(Pt)으로 형성된다.
도 2b는 패터닝된 상기 감광막(17)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 제 2 절연막(16)을 식각하여 상기 상부전극(15)이 노출되도록 콘택홀(18)을 형성한 상태의 단면도인데, 상기 콘택홀(18)의 측벽 및 상기 감광막(17)의 표면에 상기 식각 공정시 생성된 폴리머(19)가 잔류된다.
도 2c는 플라즈마 처리를 실시하여 상기 폴리머(19)를 완전히 제거한 상태의 단면도로서, 상기 플라즈마 처리는 H2O 플라즈마에 30 내지 50 Sccm의 CF4가스가 첨가된 분위기의 챔버(Chamber)내에서 실시되며, 상기 챔버에는 100 내지 200 와트(W)의 전력이 인가된다.
도 2d는 상기 플라즈마 처리후 산소(O2) 및 질소(N2) 가스를 이용하여 상기 감광막(17)을 제거한 상태의 단면도로서, 감광막 찌꺼기 및 폴리머가 잔류되지 않은 상태가 도시된다. 상기 감광막(17) 제거시 챔버에는 1000 내지 3000 와트(W)의 전력이 인가되며, 상기 산소(O2)의 공급량은 2000 내지 4000 sccm이되도록 하고, 상기 산소(O2)와 질소(N2)의 공급비는 10 : 1 정도가 되도록 한다.
또한, 상기와 같이 감광막(17)을 제거한 후 DI수 또는 EKC830 화학용액을 사용하여 세정 공정을 실시하여도 된다.
상술한 바와 같이 본 발명에 의하면 콘택홀을 형성하기 위한 식각 공정시 생성된 폴리머를 CF4가스를 이용한 플라즈마 처리로 완전히 제거한 후 산소(O2) 및 질소(N2) 가스를 이용하여 상기 식각 공정시 마스크로 사용된 감광막을 제거하므로써 감광막 찌꺼기 및 폴리머의 잔류에 의한 불량의 발생이 방지된다. 따라서 공정의 안정성 및 공정 마진(Margin)이 향상되어 소자의 수율이 증대될 수 있다.
Claims (7)
- 반도체 소자의 콘택홀 형성 방법에 있어서,실리콘 기판상에 형성된 하부 절연막상에 전극을 형성한 후 전체상부면에 상부 절연막 및 감광막을 순차적으로 형성하는 단계와,상기 단계로부터 상기 감광막을 패터닝한 후 패터닝된 감광막을 마스크로 이용한 식각공정으로 상기 전극이 노출되도록 콘택홀을 형성하는 단계와,상기 단계로부터 상기 식각 공정시 생성된 폴리머를 제거하기 위하여 플라즈마 처리를 실시하는 단계와,상기 단계로부터 상기 감광막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 처리는 H2O 플라즈마에 CF4가스가 첨가된 챔버내에서 전처리되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 CF4가스는 30 내지 50 Sccm의 량으로 공급되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 플라즈마 처리시 상기 챔버에는 100 내지 200 와트(W)의 전력이 인가되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 감광막은 산소(O2) 및 질소(N2) 가스를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 5 항에 있어서,상기 산소(O2)는 2000 내지 4000 sccm의 량으로 공급되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 5 항에 있어서,상기 산소(O2)와 질소(N2)의 공급비는 10 : 1인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061378A KR100332647B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의콘택홀형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061378A KR100332647B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의콘택홀형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044875A true KR20000044875A (ko) | 2000-07-15 |
| KR100332647B1 KR100332647B1 (ko) | 2002-09-18 |
Family
ID=19568130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061378A KR100332647B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의콘택홀형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100332647B1 (ko) |
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