JP2021121027A - Semiconductor device - Google Patents
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Abstract
Description
本発明は、半導体記憶装置に関する。 The present invention relates to a semiconductor storage device.
半導体記憶装置の集積化に伴い、半導体素子の占有面積の縮小が求められている。例えば
、半導体素子の一つであるトランジスタの集積度を上げるため、チャネルを基板に垂直に
形成するいわゆる縦型トランジスタが知られている。この構造を採用すると、ソース電極
またはドレイン電極と、チャネルが形成される活性層が重なり、そのトランジスタの占有
面積を縮小することができる(例えば、特許文献1参照)。その結果、そのトランジスタ
を複数用いた半導体記憶装置を集積化することができる。
With the integration of semiconductor storage devices, it is required to reduce the occupied area of semiconductor elements. For example, a so-called vertical transistor in which a channel is formed perpendicularly to a substrate is known in order to increase the degree of integration of a transistor which is one of semiconductor elements. When this structure is adopted, the source electrode or the drain electrode and the active layer on which the channel is formed overlap, and the occupied area of the transistor can be reduced (see, for example, Patent Document 1). As a result, a semiconductor storage device using a plurality of the transistors can be integrated.
ところで、半導体記憶装置には、電力の供給が停止すると記憶内容が失われる揮発性の半
導体記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の半導体記憶装
置がある。
By the way, the semiconductor storage device includes a volatile semiconductor storage device in which the storage content is lost when the power supply is stopped, and a non-volatile semiconductor storage device in which the storage content is retained even when the power supply is stopped.
揮発性の半導体記憶装置の代表的な例としては、DRAM(Dynamic Rando
m Access Memory)やSRAM(Static Random Acce
ss Memory)などが挙げられる。これら揮発性の半導体記憶装置は電力の供給が
停止すると記憶内容が失われるが、不揮発性メモリのように大きな電圧を必要としないた
め消費電力は比較的小さい。
A typical example of a volatile semiconductor storage device is DRAM (Dynamic Rando).
m Access Memory) and SRAM (Static Random Access)
ss Memory) and the like. These volatile semiconductor storage devices lose their stored contents when the power supply is stopped, but they do not require a large voltage like a non-volatile memory, so their power consumption is relatively small.
不揮発性の半導体記憶装置の代表例としては、フローティングゲート型メモリがある。フ
ローティングゲート型メモリは、トランジスタのゲート電極とチャネル形成領域との間に
フローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶
を行うため、データの保持期間は極めて長く(半永久的)、揮発性記憶装置で必要なリフ
レッシュ動作が不要であるという利点を有している(例えば、特許文献2参照)。
A typical example of a non-volatile semiconductor storage device is a floating gate type memory. The floating gate type memory has a floating gate between the gate electrode of the transistor and the channel formation region, and stores the memory by holding the electric charge in the floating gate, so that the data retention period is extremely long (semi-permanent). It has an advantage that the refresh operation required for the volatile storage device is not required (see, for example, Patent Document 2).
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られる。しかし、これを実現するためには、複雑な周辺回路が必要になってしま
う。また、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。
つまり、フローティングゲート型メモリは、情報の書き換え頻度が高い用途には不向きで
ある。
However, since the gate insulating layer constituting the storage element is deteriorated by the tunnel current generated at the time of writing, there arises a problem that the storage element does not function after writing a predetermined number of times. In order to mitigate the influence of this problem, for example, a method of equalizing the number of writes of each storage element is adopted. However, in order to realize this, a complicated peripheral circuit is required. Moreover, even if such a method is adopted, the problem of the fundamental life is not solved.
That is, the floating gate type memory is not suitable for applications in which information is frequently rewritten.
そのようなフローティングゲート型メモリの問題を改善するため、二つのトランジスタと
一つの容量素子を用いたメモリセルを備える半導体記憶装置が提案されている(特許文献
3)。その開示発明による半導体記憶装置は、第1トランジスタのゲート電極上にキャパ
シタを設け、そのキャパシタにチャージを注入、除去するための第2トランジスタを備え
る。第2トランジスタは、トランジスタのオフ電流を十分に小さくすることができる材料
、例えば、ワイドギャップ半導体である酸化物半導体材料で構成されている。第2トラン
ジスタのオフ電流が十分に小さいため、長期間にわたってキャパシタの電荷が消失しない
。そのため、当該半導体記憶装置は長期間において情報を保持することが可能である。
In order to improve the problem of such a floating gate type memory, a semiconductor storage device including a memory cell using two transistors and one capacitive element has been proposed (Patent Document 3). The semiconductor storage device according to the disclosed invention includes a capacitor provided on the gate electrode of the first transistor, and a second transistor for injecting and removing a charge into the capacitor. The second transistor is made of a material capable of sufficiently reducing the off-current of the transistor, for example, an oxide semiconductor material which is a wide-gap semiconductor. Since the off current of the second transistor is sufficiently small, the charge of the capacitor does not disappear for a long period of time. Therefore, the semiconductor storage device can hold information for a long period of time.
当該半導体記憶装置は、情報を保持する機能について問題はない。しかしながら、半導体
記憶装置として、更なる集積化が望まれている。
The semiconductor storage device has no problem with the function of holding information. However, further integration is desired as a semiconductor storage device.
上述の問題に鑑み、開示する発明の一態様では、集積度の高い半導体記憶装置を提供する
ことを目的の一つとする。または、電力が供給されない状況でも記憶内容の保持が可能な
半導体記憶装置を提供することを目的の一つとする。または、書き込み可能な回数が多い
半導体記憶装置を提供することを目的の一つとする。
In view of the above problems, one aspect of the disclosed invention aims to provide a semiconductor storage device having a high degree of integration. Another object of the present invention is to provide a semiconductor storage device capable of retaining storage contents even when electric power is not supplied. Another object of the present invention is to provide a semiconductor storage device having a large number of writable times.
本発明の一態様に係る半導体記憶装置は、メモリセルを二つのトランジスタと一つのキャ
パシタで構成するとともに、これらのトランジスタとキャパシタを立体的に配置する。メ
モリセルを構成するトランジスタとキャパシタを立体的に配置することにより、メモリセ
ルアレイの単位面積当たりのセル密度を高める。メモリセルに設けられるトランジスタの
一つは、キャパシタの電荷量を制御するトランジスタである。本発明の一態様では、この
トランジスタのリーク電流を低減する。当該トランジスタのリーク電流を低減するために
、チャネル領域にシリコンよりもバンドギャップの広い半導体材料を用いる。これにより
、電力が供給されない状況でも一定期間は記憶内容の保持が可能な半導体記憶装置を提供
する。
In the semiconductor storage device according to one aspect of the present invention, a memory cell is composed of two transistors and one capacitor, and these transistors and capacitors are arranged three-dimensionally. By arranging the transistors and capacitors that make up the memory cell in three dimensions, the cell density per unit area of the memory cell array is increased. One of the transistors provided in the memory cell is a transistor that controls the amount of charge of the capacitor. In one aspect of the invention, the leakage current of this transistor is reduced. In order to reduce the leakage current of the transistor, a semiconductor material having a wider bandgap than silicon is used in the channel region. As a result, a semiconductor storage device capable of retaining the stored contents for a certain period of time even when power is not supplied is provided.
すなわち、本発明の一態様は、第1トランジスタ、第2トランジスタ、及びキャパシタを
含むメモリセルを有し、第1トランジスタは、第1半導体層と、第1半導体層の上に接す
る第1ゲート絶縁層と、第1ゲート絶縁層に接して、第1半導体層と重なる第1ゲート電
極と、第1半導体層の第1ゲート電極と重なる領域を挟むように設けられたソース領域及
びドレイン領域と、を有し、第2トランジスタは、第1ゲート電極に重なるように配置さ
れ、第1ゲート電極に電気的に接続した第2半導体層と、第2半導体層の側面に接する第
2ゲート絶縁層と、第2ゲート絶縁層に接して、第2半導体層の側面の少なくとも一部を
覆うように形成された第2ゲート電極と、を有し、キャパシタは、第1ゲート電極の側面
に接する容量層と、容量層に接して、第1ゲート電極の側面の少なくとも一部を覆うよう
に形成された第1容量電極とを有する半導体記憶装置である。
That is, one aspect of the present invention has a memory cell including a first transistor, a second transistor, and a capacitor, and the first transistor is insulated from the first semiconductor layer and the first gate in contact with the first semiconductor layer. A source region and a drain region provided so as to sandwich a layer, a first gate electrode that is in contact with the first gate insulating layer and overlaps with the first semiconductor layer, and a region that overlaps with the first gate electrode of the first semiconductor layer. The second transistor is arranged so as to overlap the first gate electrode, and has a second semiconductor layer electrically connected to the first gate electrode and a second gate insulating layer in contact with the side surface of the second semiconductor layer. , A second gate electrode formed so as to be in contact with the second gate insulating layer and cover at least a part of the side surface of the second semiconductor layer, and the capacitor is a capacitive layer in contact with the side surface of the first gate electrode. A semiconductor storage device having a first capacitive electrode that is in contact with the capacitive layer and is formed so as to cover at least a part of a side surface of the first gate electrode.
第1ゲート電極は、第2トランジスタのソース電極またはドレイン電極として機能し、第
2半導体層は、その第1ゲート電極と重なるように形成されている。そのため、第2トラ
ンジスタのソース電極とドレイン電極は、トランジスタを形成する基板に概略垂直に、第
2半導体層を挟持して配置される。よって、第2トランジスタは、例えばプレーナ型のト
ランジスタに比べ、占有面積を小さくすることができる。
The first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are arranged so as to sandwich the second semiconductor layer substantially perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor can occupy a smaller area than, for example, a planar type transistor.
また、第1トランジスタの第1ゲート電極を、キャパシタの一方の容量電極として使用す
るため、キャパシタの占有面積を小さくすることができる。
Further, since the first gate electrode of the first transistor is used as one capacitance electrode of the capacitor, the occupied area of the capacitor can be reduced.
当該半導体記憶装置は、第2トランジスタをオンすると、キャパシタの一方の電極、すな
わち第1トランジスタの第1ゲート電極と他方の第1容量電極との間に、電位差が生じる
。その電位差にしたがって、キャパシタに電荷が保持される。その後、第1トランジスタ
をオフ状態とすることにより、書込まれたデータを保持することができる。
In the semiconductor storage device, when the second transistor is turned on, a potential difference is generated between one electrode of the capacitor, that is, the first gate electrode of the first transistor and the other first capacitance electrode. The electric charge is held in the capacitor according to the potential difference. After that, the written data can be retained by turning off the first transistor.
さらに、第2半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されて
いる半導体記憶装置であることが好ましい。
Further, it is preferable that the second semiconductor layer is a semiconductor storage device made of a semiconductor material having a bandgap wider than that of silicon.
第2半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用すること
により、第2トランジスタのオフ電流を低減することができる。そのため、電力が供給さ
れない状況でも第2トランジスタがシリコンを備える構成よりも、長期間、記憶内容の保
持が可能な半導体記憶装置を提供することができる。
By applying a semiconductor made of a material having a bandgap wider than that of silicon to the second semiconductor layer, the off-current of the second transistor can be reduced. Therefore, it is possible to provide a semiconductor storage device capable of holding the storage contents for a long period of time as compared with the configuration in which the second transistor includes silicon even in a situation where power is not supplied.
また、当該半導体記憶装置は、フローティングゲート(FG)型の不揮発性メモリのよう
に、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、
書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、FG型不
揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な
回数が多い(例えば、100万回以上)半導体記憶装置を提供できる。
Further, unlike the floating gate (FG) type non-volatile memory, the semiconductor storage device does not damage the gate insulating layer when the carrier writes and erases data.
It does not deteriorate even if writing-erasing is repeated. That is, the semiconductor storage device can improve the reliability of data retention as compared with the FG type non-volatile memory. Therefore, it is possible to provide a semiconductor storage device that can be written many times (for example, 1 million times or more).
さらに、第2半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好
ましい。
Further, it is preferable that the second semiconductor layer is a semiconductor storage device composed of an oxide semiconductor.
第2半導体層に酸化物半導体を適用することにより、第2トランジスタのオフ電流が低減
されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供
することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロ
セスで一般的に用いる温度、例えば1000℃より低い温度で形成ができるので、当該半
導体記憶装置の作製を容易に行うことができる。また、第2半導体層に、成膜後に加熱処
理等を施していない酸化物半導体を用いても、第2トランジスタは、例えば100cm2
/V・secを越える電界効果移動度を実現することも可能である。そのような電界効果
移動度の高い第2トランジスタを用いると、書き込み速度の速い半導体記憶装置を得るこ
とが出来る。
By applying the oxide semiconductor to the second semiconductor layer, the off-current of the second transistor is reduced, so that it is possible to provide a semiconductor storage device capable of retaining the storage contents even in a situation where power is not supplied. Further, since the oxide semiconductor film can be formed at a temperature generally used in a semiconductor manufacturing process using a silicon wafer, for example, a temperature lower than 1000 ° C., the semiconductor storage device can be easily manufactured. Further, even if an oxide semiconductor that has not been heat-treated after film formation is used for the second semiconductor layer, the second transistor is, for example, 100 cm 2.
It is also possible to realize field effect mobility exceeding / V · sec. By using such a second transistor having high field effect mobility, a semiconductor storage device having a high writing speed can be obtained.
また、本発明の一態様は、第1トランジスタ、第2トランジスタ、及びキャパシタを含む
メモリセルを有し、第1トランジスタは、第1半導体層と、第1半導体層の上に接する第
1ゲート絶縁層と、第1ゲート絶縁層に接して、第1半導体層と重なる第1ゲート電極と
、第1半導体層の第1ゲート電極と重なる領域を挟むように設けられたソース領域及びド
レイン領域と、を有し、第2トランジスタは、第1ゲート電極に重なるように配置され、
第1ゲート電極に電気的に接続した第2半導体層と、第2半導体層の側面に接する第2ゲ
ート絶縁層と、第2ゲート絶縁層に接して、第2半導体層の側面の少なくとも一部を覆う
ように形成された第2ゲート電極と、を有し、キャパシタは、第1ゲート電極と第2半導
体層とを電気的に接続する第2容量電極と、第2容量電極に接する容量層と、容量層に接
し、第2容量電極の側面の少なくとも一部を覆うように形成された第1容量電極と、を有
する半導体記憶装置である。
Further, one aspect of the present invention includes a memory cell including a first transistor, a second transistor, and a capacitor, and the first transistor is insulated from a first semiconductor layer and a first gate in contact with the first semiconductor layer. A source region and a drain region provided so as to sandwich a layer, a first gate electrode that is in contact with the first gate insulating layer and overlaps with the first semiconductor layer, and a region that overlaps with the first gate electrode of the first semiconductor layer. The second transistor is arranged so as to overlap the first gate electrode.
The second semiconductor layer electrically connected to the first gate electrode, the second gate insulating layer in contact with the side surface of the second semiconductor layer, and at least a part of the side surface of the second semiconductor layer in contact with the second gate insulating layer. The capacitor has a second gate electrode formed so as to cover the first gate electrode and a second capacitance electrode that electrically connects the first gate electrode and the second semiconductor layer, and a capacitance layer in contact with the second capacitance electrode. A semiconductor storage device including a first capacitance electrode that is in contact with the capacitance layer and is formed so as to cover at least a part of a side surface of the second capacitance electrode.
第1ゲート電極は、第2トランジスタのソース電極またはドレイン電極として機能し、第
2半導体層は、その第1ゲート電極と重なるように形成されている。そのため、第2トラ
ンジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第2半
導体層を挟持して配置される。よって、第2トランジスタは、例えばプレーナ型のトラン
ジスタに比べ、占有面積を小さくすることができる。
The first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are arranged so as to sandwich the second semiconductor layer perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor can occupy a smaller area than, for example, a planar type transistor.
また、キャパシタは、第2容量電極と第1容量電極を容量電極として用いている。またキ
ャパシタは、第1トランジスタおよび第2トランジスタと、重なっている。そのため、第
1トランジスタとキャパシタと第2トランジスタが、重ならないように形成した場合に比
べ、キャパシタの占有面積を小さくすることができる。
Further, the capacitor uses the second capacitance electrode and the first capacitance electrode as the capacitance electrode. Further, the capacitor overlaps with the first transistor and the second transistor. Therefore, the occupied area of the capacitor can be reduced as compared with the case where the first transistor, the capacitor, and the second transistor are formed so as not to overlap each other.
また、第2容量電極を設けることにより、第1ゲート電極と第2半導体層の電気的接続を
容易にすることができる。
Further, by providing the second capacitance electrode, the electrical connection between the first gate electrode and the second semiconductor layer can be facilitated.
当該半導体記憶装置は、第2トランジスタをオンすると、キャパシタの一方の電極、すな
わち第2容量電極と第1容量電極との間に、電位差が生じる。その電位差にしたがって、
キャパシタに電荷が保持される。その後、第1トランジスタをオフ状態とすることにより
、書込まれたデータを保持することができる。
In the semiconductor storage device, when the second transistor is turned on, a potential difference is generated between one electrode of the capacitor, that is, the second capacitance electrode and the first capacitance electrode. According to the potential difference
Electric charge is held in the capacitor. After that, the written data can be retained by turning off the first transistor.
さらに、第2半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されて
いる半導体記憶装置であることが好ましい。
Further, it is preferable that the second semiconductor layer is a semiconductor storage device made of a semiconductor material having a bandgap wider than that of silicon.
第2半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用すること
により、第2トランジスタのオフ電流を低減することができる。そのため、電力が供給さ
れない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。
By applying a semiconductor made of a material having a bandgap wider than that of silicon to the second semiconductor layer, the off-current of the second transistor can be reduced. Therefore, it is possible to provide a semiconductor storage device capable of retaining the storage contents even in a situation where power is not supplied.
また、当該半導体記憶装置は、フローティングゲート(FG)型の不揮発性メモリのよう
に、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、
書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、FG型不
揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な
回数が多い(例えば、100万回以上)半導体記憶装置を提供できる。
Further, unlike the floating gate (FG) type non-volatile memory, the semiconductor storage device does not damage the gate insulating layer when the carrier writes and erases data.
It does not deteriorate even if writing-erasing is repeated. That is, the semiconductor storage device can improve the reliability of data retention as compared with the FG type non-volatile memory. Therefore, it is possible to provide a semiconductor storage device that can be written many times (for example, 1 million times or more).
さらに、第2半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好
ましい。
Further, it is preferable that the second semiconductor layer is a semiconductor storage device composed of an oxide semiconductor.
第2半導体層に酸化物半導体を適用することにより、第2トランジスタのオフ電流が低減
されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供
することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロ
セスで一般的に用いる温度、例えば1000℃より低い温度で形成ができるので、当該半
導体記憶装置の作製を容易に行うことができる。また、第2半導体層に、成膜後に加熱処
理等を施していない酸化物半導体を用いても、第2トランジスタは、例えば100cm2
/V・secを越える電界効果移動度を実現することも可能である。そのような電界効果
移動度の高い第2トランジスタを用いると、書き込み速度の速い半導体記憶装置を得るこ
とが出来る。
By applying the oxide semiconductor to the second semiconductor layer, the off-current of the second transistor is reduced, so that it is possible to provide a semiconductor storage device capable of retaining the storage contents even in a situation where power is not supplied. Further, since the oxide semiconductor film can be formed at a temperature generally used in a semiconductor manufacturing process using a silicon wafer, for example, a temperature lower than 1000 ° C., the semiconductor storage device can be easily manufactured. Further, even if an oxide semiconductor that has not been heat-treated after film formation is used for the second semiconductor layer, the second transistor is, for example, 100 cm 2.
It is also possible to realize field effect mobility exceeding / V · sec. By using such a second transistor having high field effect mobility, a semiconductor storage device having a high writing speed can be obtained.
本発明の一態様によれば、集積度の高い半導体記憶装置を提供することができる。また、
電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することがで
きる。また、書き込み可能な回数が多い半導体記憶装置を提供することができる。
According to one aspect of the present invention, it is possible to provide a semiconductor storage device having a high degree of integration. again,
It is possible to provide a semiconductor storage device capable of retaining storage contents even in a situation where electric power is not supplied. Further, it is possible to provide a semiconductor storage device having a large number of writable times.
本発明の一態様によれば、第2トランジスタの第2半導体層を、第1ゲート電極と重なる
ように配置していることで、メモリセルアレイの集積度を向上させることができる。また
、メモリセルに設けられるキャパシタの電荷量を制御するトランジスタをシリコンよりも
バンドギャップの広い半導体材料で形成することで、電力が供給されない状況でも記憶内
容の保持が可能な半導体記憶装置を提供することができる。また、メモリセルに設けられ
るキャパシタの電荷量を制御するトランジスタにリーク電流の少ないトランジスタを用い
ることで、不揮発性でありながら書き込み回数に制限のない半導体記憶装置を提供するこ
とができる。
According to one aspect of the present invention, the degree of integration of the memory cell array can be improved by arranging the second semiconductor layer of the second transistor so as to overlap the first gate electrode. Further, by forming a transistor for controlling the amount of charge of a capacitor provided in a memory cell with a semiconductor material having a bandgap wider than that of silicon, a semiconductor storage device capable of retaining the stored contents even when power is not supplied is provided. be able to. Further, by using a transistor having a small leakage current as a transistor for controlling the amount of electric charge of a capacitor provided in a memory cell, it is possible to provide a semiconductor storage device that is non-volatile and has an unlimited number of writes.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details of the present invention can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of the embodiments shown below.
(実施の形態1)
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図1を用い
て説明する。
(Embodiment 1)
In the present embodiment, a configuration example of the semiconductor storage device according to one aspect of the present invention will be described with reference to FIG.
図1(B)は、半導体記憶装置1の上面概略図であり、図1(A)は、図1(B)中の一
点鎖線A1−B1に沿った断面概略図である。図1(C)は、半導体記憶装置1の回路図
である。
FIG. 1B is a schematic top view of the
本実施の形態で例示される半導体記憶装置1は、並行する複数のビット線500と、ビッ
ト線500と直交する第1ワード線105と第2ワード線106を複数本有し、ビット線
500、第1ワード線105および第2ワード線106の重なる領域に、第1トランジス
タ100、第2トランジスタ200およびキャパシタ300aが形成されている。メモリ
セル10とは、第1トランジスタ100、第2トランジスタ200およびキャパシタ30
0aを含む。なお、第1ワード線105は、第1容量電極310aと、第2ワード線10
6は、第2ゲート電極220と電気的に接続している。
The
Includes 0a. The
Reference numeral 6 is electrically connected to the
((第1トランジスタ))
第1トランジスタ100について説明する。第1トランジスタ100は、第1半導体層1
01と、第1半導体層101の上に接する第1ゲート絶縁層110と、第1ゲート絶縁層
110に接して、第1半導体層101と重なる第1ゲート電極120と、第1半導体層1
01の第1ゲート電極120と重なる領域を挟むように設けられたソース領域及びドレイ
ン領域130と、第1層間膜150を有する。第1ゲート電極120は、第2トランジス
タ200の第2半導体層201と電気的に接続している。また、第1ゲート電極120は
、キャパシタ300aの一方の電極として機能する。
((1st transistor))
The
01, a first
It has a source region and a
ソース領域またはドレイン領域130の一方は、導電層600を介してビット線500と
電気的に接続されている。ソース領域またはドレイン領域130の他方は、配線として用
いて、隣接する第1トランジスタ100のソース領域またはドレイン領域130と電気的
に接続する。ソース領域及びドレイン領域130の電気抵抗を下げるため、ソース領域及
びドレイン領域130には不純物が高濃度でドーピングされている。また、ソース領域ま
たはドレイン領域130は、隣接する素子のソース領域またはドレイン領域と、絶縁層7
00で電気的に分離されている。
One of the source region and the
It is electrically separated at 00.
(第1半導体層)
第1半導体層101は、例えば、単結晶シリコン、ポリシリコン、マイクロクリスタルシ
リコン、酸化物半導体を用いることができる。第1トランジスタ100は、後述するよう
に情報の読み出しを行うトランジスタであるため、スイッチング速度の速いトランジスタ
を適用するのが好ましい。そのため、第1半導体層101は、単結晶シリコンを用いるこ
とが好ましい。
(First semiconductor layer)
For the
(第1ゲート絶縁層)
第1ゲート絶縁層110の材料としては、絶縁物を用いることができる。例えば、酸化シ
リコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミ
ネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネ
ート、酸化ランタンなどを用いることができる。第1ゲート絶縁層110に用いる材料は
、第1トランジスタ100に用いる第1半導体層101の材料により最適な材料を用いれ
ばよい。また、第1ゲート絶縁層110の膜厚は、第1トランジスタ100のチャネル長
に対応して、適切な膜厚を設定すればよい。
(1st gate insulating layer)
An insulating material can be used as the material of the first
(第1ゲート電極)
第1ゲート電極120の材料は、電気伝導性と、第1ゲート絶縁層110との密着性と、
があればよい。低抵抗化したポリシリコン(導電性を付与するリン等の不純物を添加した
ポリシリコン)、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、
アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分と
する合金材料を用いて形成することができる。また、第1ゲート電極120は、単層構造
としてもよいし、積層構造としてもよい。
(1st gate electrode)
The material of the
All you need is. Low resistance polysilicon (polysilicon added with impurities such as phosphorus that imparts conductivity), or, for example, molybdenum, titanium, tantalum, copper, tungsten, etc.
It can be formed by using a metal material such as aluminum, chromium, neodymium, scandium, or an alloy material containing these as a main component. Further, the
(ソース領域またはドレイン領域)
ソース領域またはドレイン領域130は、ソース電極またはドレイン電極と良好なオーミ
ックコンタクトが得られ、膜厚方向と垂直な方向の抵抗が低いことが好ましい。また、第
1半導体層101のチャネルが形成される領域と、抵抗を生じないで接続できれば良い。
第1半導体層101にシリコンを用いた場合、浅いpn接合を形成して、第1ゲート電極
120とソース領域またはドレイン領域130がオーバーラップしないことが好ましい。
(Source area or drain area)
It is preferable that the source region or the
When silicon is used for the
(第1層間膜)
第1層間膜150は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリ
コン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば
、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
(1st interlayer film)
An insulating material can be used for the
(導電層)
導電層600は、第1半導体層101とビット線500と電気的に接続できればよく、例
えば、金属を埋め込みCMP法等を用いて平坦化して形成することができる。
(Conductive layer)
The
(絶縁層)
絶縁層700は、酸化シリコン、窒化シリコン等で形成すればよい。例えば、LOCOS
(Local Oxidation of Silicon)法またはシャロートレンチ
分離法(STI法:Shallow Trench Isolation)を用いて、単
結晶半導体基板に酸化膜により分離された、複数の素子形成領域を形成すればよい。
(Insulation layer)
The insulating
A plurality of device forming regions separated by an oxide film may be formed on the single crystal semiconductor substrate by using the (Local Oxidation of Silicon) method or the shallow trench isolation method (STI method: Shallow Trench Isolation).
((キャパシタ))
次に、キャパシタ300aについて説明する。キャパシタ300aは、第1容量電極31
0aと、第1ゲート電極120に接する容量層410とを有し、前記第1ゲート電極が、
キャパシタの一方の電極として機能している。第1トランジスタ100の第1ゲート電極
120を、キャパシタ300aの一方の容量電極として使用するため、キャパシタ300
aの占有面積を小さくすることができる。その結果、半導体記憶装置の占有面積を小さく
することができる。
((Capacitor))
Next, the
It has 0a and a
It functions as one electrode of the capacitor. Since the
The occupied area of a can be reduced. As a result, the occupied area of the semiconductor storage device can be reduced.
(第1容量電極)
第1容量電極310aとしては、例えば、低抵抗化したポリシリコン、または、モリブデ
ン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジ
ウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる
。なお、第1容量電極310aは第1ワード線105に電気的に接続している。
(1st capacitance electrode)
The
(容量層)
容量層410としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シ
リコン、窒化シリコン等の無機物を用いることができる。また、第1ゲート電極120に
低抵抗化したポリシリコンを用いた場合、その表面に熱酸化等で酸化膜を形成して、容量
層410として用いることもできる。
(Capacity layer)
An insulating material can be used as the
キャパシタ300aは、第1トランジスタ100の第1ゲート電極120を、キャパシタ
の一方の電極として使用している。そのため、キャパシタ300aの占有面積を小さくす
ることができる。
The
((第2トランジスタ))
次に、第2トランジスタ200について説明する。第2トランジスタ200は、第1ゲー
ト電極120に重なるように配置され、第1ゲート電極120に電気的に接続した第2半
導体層201と、第2半導体層201の側面に接する第2ゲート絶縁層210と、第2ゲ
ート絶縁層210に接して、第2半導体層201の側面の少なくとも一部を覆うように形
成された第2ゲート電極220と、を有する。また、ビット線500は、第2半導体層2
01と電気的に接続している。
((2nd transistor))
Next, the
It is electrically connected to 01.
(第2半導体層)
第2半導体層201の形状について説明する。第2半導体層201側面は、第2ゲート絶
縁層210を介して第2ゲート電極220に覆われている。したがって、第2トランジス
タ200は、第2半導体層201の側面を覆う第2ゲート電極220がゲートとして機能
し、第2半導体層201の底面に接する第1ゲート電極120がソース電極、また上面に
接するビット線500がドレイン電極として機能する、縦型のトランジスタである。その
ため、第2トランジスタ200の占有面積を小さくすることができる。
(Second semiconductor layer)
The shape of the
また、第2トランジスタ200はオフ電流が極めて小さいトランジスタである。そのため
、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることができ
る。また、キャパシタ300aに長期間に渡ってデータを保持することが可能となる。し
たがって半導体記憶装置において、定期的なデータの再書込み動作(以下、リフレッシュ
動作とも呼ぶ。)が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが
可能となり、実質的に不揮発性の半導体記憶装置として機能させることが可能となる。
Further, the
また、第2トランジスタ200はオフ電流が極めて小さいトランジスタであるため、電荷
を保持するキャパシタ300aのサイズを縮小することができる。また、キャパシタ30
0aのサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能
な半導体記憶装置とすることができる。
Further, since the
As the size of 0a is reduced, the time required for writing and reading can be shortened, and a semiconductor storage device capable of high-speed operation can be obtained.
第2トランジスタ200のチャネル長は、第2ゲート絶縁層210の厚さにもよるが、例
えば第2半導体層201の対角の長さまたは直径に対して10倍以上、好ましくは20倍
以上とすると、短チャネル効果を抑制できるため好ましい。
The channel length of the
また、図1(B)において、第2半導体層201を円柱形状として明示したが、角柱形状
としてもよい。例えば第2半導体層201が角柱形状であれば、その側面近傍に形成され
るチャネルの実効的な幅を大きくとれるため、第2トランジスタ200のオン電流を高く
することができる。また、円柱形状とするとその側面に突出した部分がなく、その側面に
ゲート電界が均一に印加されるため、信頼性の高い第2トランジスタ200とすることが
できる。例えば、さらにオン電流を高くしたい場合には、第2半導体層201の底面の形
状を例えば星型多角形のように、少なくともひとつの内角が180°を超える多角形(凹
多角形)としてもよい。
Further, although the
第2半導体層201として、シリコンより広いバンドギャップを有する半導体を用いるこ
とが好ましい。具体的には、非常に高いオフ抵抗を得るためには、シリコン(バンドギャ
ップ1.1電子ボルト)では不十分で、バンドギャップが2.5電子ボルト以上4電子ボ
ルト以下、好ましくは3電子ボルト以上3.8電子ボルト以下のワイドバンドギャップ半
導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体
、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。このよ
うな半導体をチャネルが形成される領域に用いると、そのトランジスタのオフ電流を極め
て小さくすることができる。
As the
なお、酸化物半導体は、四元系金属酸化物であるIn−Sn−Ga−Zn系酸化物半導体
や、三元系金属酸化物であるIn−Ga−Zn系酸化物半導体、In−Sn−Zn系酸化
物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸化物半導体、Al−
Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体や、二元系金属酸化物であ
るIn−Zn系酸化物半導体、Sn−Zn系酸化物半導体、Al−Zn系酸化物半導体、
Zn−Mg系酸化物半導体、Sn−Mg系酸化物半導体、In−Mg系酸化物半導体、I
n−Ga系酸化物半導体や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができ
る。なお、本明細書においては、例えば、In−Sn−Ga−Zn系酸化物半導体とは、
インジウム(In)、錫(Sn)、ガリウム(Ga)、亜鉛(Zn)を有する金属酸化物
、という意味であり、その化学量論的組成は特に問わない。
The oxide semiconductors include In-Sn-Ga-Zn-based oxide semiconductors, which are quaternary metal oxides, In-Ga-Zn-based oxide semiconductors, which are ternary metal oxides, and In-Sn-. Zn-based oxide semiconductor, In-Al-Zn-based oxide semiconductor, Sn-Ga-Zn-based oxide semiconductor, Al-
Ga-Zn-based oxide semiconductor, Sn-Al-Zn-based oxide semiconductor, In-Zn-based oxide semiconductor, Sn-Zn-based oxide semiconductor, Al-Zn-based oxide semiconductor, which are binary metal oxides. ,
Zn-Mg-based oxide semiconductor, Sn-Mg-based oxide semiconductor, In-Mg-based oxide semiconductor, I
An n-Ga-based oxide semiconductor, indium oxide, tin oxide, zinc oxide, or the like can be used. In the present specification, for example, the In-Sn-Ga-Zn-based oxide semiconductor is referred to as an In-Sn-Ga-Zn-based oxide semiconductor.
It means a metal oxide having indium (In), tin (Sn), gallium (Ga), and zinc (Zn), and its stoichiometric composition is not particularly limited.
酸化物半導体膜は、例えば、非単結晶を有してもよい。非単結晶は、例えば、CAAC(
C Axis Aligned Crystal)、多結晶、微結晶、非晶質部を有する
。非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAAC
よりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体をCAAC−OS(C
Axis Aligned Crystalline Oxide Semicond
uctor)と呼び、詳細は、実施の形態6を参酌することができる。
The oxide semiconductor film may have, for example, a non-single crystal. Non-single crystals are, for example, CAAC (
It has a C Axis Aligned Crystal), polycrystalline, microcrystal, and amorphous part. The amorphous part has a higher defect level density than the microcrystal and CAAC. The microcrystals are CAAC.
Higher defect level density than. The oxide semiconductor having CAAC is CAAC-OS (C).
Axis Aligned Crystalline Oxide Semicond
It is called uctor), and the details can be referred to in the sixth embodiment.
酸化物半導体膜は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、
c軸配向し、a軸または/およびb軸はマクロに揃っていない。
The oxide semiconductor film may have, for example, CAAC-OS. CAAC-OS is, for example,
It is c-axis oriented and the a-axis and / and b-axis are not macro-aligned.
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未
満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。
The oxide semiconductor film may have, for example, microcrystals. An oxide semiconductor having microcrystals is called a microcrystal oxide semiconductor. The microcrystal oxide semiconductor film contains, for example, microcrystals (also referred to as nanocrystals) having a size of 1 nm or more and less than 10 nm in the film.
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序
であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質
であり、結晶部を有さない。
The oxide semiconductor film may have, for example, an amorphous portion. An oxide semiconductor having an amorphous portion is called an amorphous oxide semiconductor. The amorphous oxide semiconductor film has, for example, a disordered atomic arrangement and has no crystal component. Alternatively, the amorphous oxide semiconductor film is, for example, completely amorphous and has no crystal portion.
なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。
The oxide semiconductor film may be a mixed film of CAAC-OS, a microcrystalline oxide semiconductor, and an amorphous oxide semiconductor. The mixed film has, for example, a region of an amorphous oxide semiconductor, a region of a microcrystalline oxide semiconductor, and a region of CAAC-OS. Further, the mixed film may have, for example, a laminated structure of an amorphous oxide semiconductor region, a microcrystalline oxide semiconductor region, and a CAAC-OS region.
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。 The oxide semiconductor film may have, for example, a single crystal.
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。
It is preferable that the oxide semiconductor film has a plurality of crystal portions, and the c-axis of the crystal portions is aligned in a direction parallel to the normal vector of the surface to be formed or the normal vector of the surface. The orientations of the a-axis and the b-axis may be different between different crystal portions. An example of such an oxide semiconductor film is a CAAC-OS film.
(第2ゲート絶縁層)
第2ゲート絶縁層210の材料としては、絶縁物を用いることができる。例えば、酸化シ
リコン、酸窒化シリコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、
ハフニウムアルミネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハ
フニウムアルミネート、酸化ランタンなどを用いることができる。化学量論比を満たす酸
素よりも多くの酸素を含む酸化シリコンが好ましい。
(Second gate insulating layer)
An insulating material can be used as the material of the second
Hafnium aluminate, nitrogen-added hafnium silicate, nitrogen-added hafnium aluminate, lanthanum oxide and the like can be used. Silicon oxide, which contains more oxygen than oxygen that satisfies the stoichiometric ratio, is preferred.
第2ゲート絶縁層210は、CVD法またはスパッタリング法等を用いて形成することが
できる。第2ゲート絶縁層210として、酸化シリコン膜または酸窒化シリコン膜をCV
D法で形成する際、グロー放電プラズマの生成は、3MHzから30MHz、代表的には
13.56MHz、27.12MHzのHF帯の高周波電力、または30MHzより大き
く300MHz程度までのVHF帯の高周波電力、代表的には、60MHzを印加するこ
とで行うことが好ましい。また、1GHz以上のマイクロ波の高周波電力を印加すること
で行うこともできる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に
印加される連続発振とすることができる。1GHz以上のマイクロ波を用いて形成した酸
化シリコン膜または酸窒化シリコン膜は、膜中および第2半導体層201との界面の固定
電荷が、通常のプラズマCVD法で成膜した酸化シリコン膜または酸窒化シリコン膜より
少ない。そのため、第2トランジスタ200において、閾値電圧等の電気特性の信頼性を
高くすることができる。
The second
When formed by the D method, the glow discharge plasma is generated from 3 MHz to 30 MHz, typically 13.56 MHz, 27.12 MHz HF band high frequency power, or VHF band high frequency power larger than 30 MHz up to about 300 MHz. Typically, it is preferable to apply 60 MHz. It can also be performed by applying high frequency power of microwaves of 1 GHz or more. It should be noted that pulse oscillation in which high-frequency power is applied in a pulsed manner or continuous oscillation in which high-frequency power is continuously applied can be used. In the silicon oxide film or silicon nitride film formed by using microwaves of 1 GHz or higher, the fixed charge in the film and at the interface with the
また、第2ゲート絶縁層210の膜厚は、第2トランジスタ200のチャネル長に対応し
て、適切な膜厚を設定すればよい。
Further, the film thickness of the second
(第2ゲート電極)
第2ゲート電極220の材料は、電気伝導性と、第2ゲート絶縁層210との密着性と、
があればよい。低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タン
タル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料
、またはこれらを主成分とする合金材料を用いて形成することができる。また、第2ゲー
ト電極220は、単層構造としてもよいし、積層構造としてもよい。なお、第2ゲート電
極220は、第2ワード線106に電気的に接続している。
(2nd gate electrode)
The material of the
All you need is. It can be formed by using low resistance polysilicon, or a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, scandium, or an alloy material containing these as main components. .. Further, the
(第2層間膜)
第2層間膜250は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリ
コン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば
、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
(Second interlayer film)
An insulating material can be used for the
(絶縁膜)
絶縁膜251は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン
、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。ビット線500と
、第2ゲート電極220を電気的に絶縁できれば良い。
(Insulating film)
An insulating material can be used as the insulating
図1において、第2ゲート電極220は第2ゲート絶縁層210を介して第2半導体層2
01の側面を覆う構成としたが、少なくとも側面の一部を覆って形成されていればよい。
例えば、第2半導体層201の第2ゲート電極220に沿った片側の側面にのみ、第2ゲ
ート電極220を設ける構成とすれば、ビット線500方向の集積度を高くすることがで
きる。一方で図1のように第2半導体層201の側面を覆う構成とすれば、第2トランジ
スタ200の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来る。
In FIG. 1, the
Although it is configured to cover the side surface of 01, it may be formed so as to cover at least a part of the side surface.
For example, if the
(ビット線)
ビット線500として、電気抵抗の低い材料を用いることが好ましい。例えば、アルミニ
ウム、チタン、タングステン、銅の単層膜、または、チタンとアルミニウムの積層膜等を
用いることが好ましい。
(Bit line)
It is preferable to use a material having low electrical resistance as the
次に、当該半導体記憶装置のデータの書き込み、読み出しについて説明する。 Next, writing and reading of data of the semiconductor storage device will be described.
<データの書き込み>
データを書込む際には、第2トランジスタ200をオン状態とする。オン状態にすると、
キャパシタ300aの一方の電極、すなわち第1トランジスタ100の第1ゲート電極1
20と他方の電極である容量層410との間に、電位差が生じる。その電位差にしたがっ
て、キャパシタ300aに電荷が保持される。その後、第1トランジスタ100をオフ状
態とすることにより、書込まれたデータを保持することができる。
<Writing data>
When writing data, the
One electrode of the
A potential difference occurs between 20 and the
<データの読み出し>
第1トランジスタ100がオン状態か、オフ状態かを判断することにより、データの読み
出しを行う。キャパシタ300aにハイレベル電位が保持されていると、第1トランジス
タ100はオン状態となるため、ビット線500には第1トランジスタ100を介してソ
ース線に与えられるハイレベル電位が出力される。そのビット線500の電位の変化を、
当該ビット線500に接続されたセンスアンプなどの読み出し回路で検知することにより
、読み出しを行うことができる。
<Reading data>
Data is read out by determining whether the
Reading can be performed by detecting with a reading circuit such as a sense amplifier connected to the
以上のように本実施の形態で例示した半導体記憶装置1は、第1トランジスタ100の第
1ゲート電極120を、キャパシタ300aの一方の電極として使用している。そのため
、キャパシタ300aの占有面積を小さくすることができる。また、基板の表面積に対し
て極めて占有面積が小さい第2トランジスタ200を、第1トランジスタ100の上に配
置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。
As described above, the
また、第2半導体層に酸化物半導体を用いた第2トランジスタ200は、オフ電流の極め
て小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が
可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、フローテ
ィングゲート(FG)型の不揮発性メモリのように、データの書き込み−消去時に、キャ
リアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しな
い。すなわち、当該半導体記憶装置は、FG型不揮発性メモリより、データ保持の信頼性
を高めることができる。よって、書き込み可能な回数が多い(例えば、100万回以上)
半導体記憶装置とすることが可能となる。
Further, the
It becomes possible to use it as a semiconductor storage device.
(実施の形態2)
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図2を用い
て説明する。
(Embodiment 2)
In the present embodiment, a configuration example of the semiconductor storage device, which is one aspect of the present invention, will be described with reference to FIG.
図2(B)は、半導体記憶装置2の上面概略図であり、図2(A)は、図2(B)中の一
点鎖線A2−B2に沿った断面概略図である。図2(C)は、半導体記憶装置2の回路図
である。
FIG. 2B is a schematic top view of the semiconductor storage device 2, and FIG. 2A is a schematic cross-sectional view taken along the alternate long and short dash line A2-B2 in FIG. 2B. FIG. 2C is a circuit diagram of the semiconductor storage device 2.
本実施の形態で例示される半導体記憶装置2は、並行する複数のビット線500と、ビッ
ト線500と直交する第1ワード線105と第2ワード線106を複数本有し、ビット線
500、第1ワード線105および第2ワード線106の重なる領域に、第1トランジス
タ100、第2トランジスタ200およびキャパシタ300bが形成されている。メモリ
セル20とは、第1トランジスタ100、第2トランジスタ200およびキャパシタ30
0bを含む。なお、第1ワード線105は、第1容量電極310bと、第2ワード線10
6は、第2ゲート電極220と電気的に接続している。
The semiconductor storage device 2 exemplified in the present embodiment has a plurality of
Includes 0b. The
Reference numeral 6 is electrically connected to the
((第1トランジスタ))
第1トランジスタ100について説明する。第1トランジスタ100は、第1半導体層1
01と、第1半導体層101の上に接する第1ゲート絶縁層110と、第1ゲート絶縁層
110に接して、第1半導体層101と重なる第1ゲート電極120と、第1ゲート電極
120に接するサイドウォール層140と、第1半導体層101の第1ゲート電極120
と重なる領域を挟むように設けられたソース領域及びドレイン領域130と、第1層間膜
150を有する。第1ゲート電極120は、第2トランジスタ200の第2半導体層20
1と電気的に接続している。また、第1ゲート電極120は、キャパシタ300bの一方
の電極として機能する。
((1st transistor))
The
01, a first
It has a source region and a
It is electrically connected to 1. Further, the
第1ゲート電極120は、後述するキャパシタ300bの第2容量電極320と電気的に
接続している。
The
ソース領域またはドレイン領域130の一方は、導電層600aと第1容量電極310b
と同時に形成される緩衝層310dと導電層600bを介して、ビット線500と電気的
に接続されている。また、ソース領域またはドレイン領域130は、隣接する素子のソー
ス領域またはドレイン領域と、絶縁層700によって電気的に分離されている。
One of the source region and the
It is electrically connected to the
第1半導体層101、第1ゲート絶縁層110、第1ゲート電極120、ソース領域また
はドレイン領域130、第1層間膜150、絶縁層700の詳細は、それぞれ実施の形態
1を参酌できる。また、導電層600a、600bの詳細は、実施の形態1の導電層60
0の記載を参酌できる。
The details of the
The description of 0 can be taken into consideration.
(サイドウォール層)
サイドウォール層140は、酸化シリコン、窒化シリコン等で形成することができる。サ
イドウォール層140により、ソース領域またはドレイン領域130とチャネルが形成さ
れる領域を分離することができる。チャネルが形成される領域と、ドレイン領域(または
ソース領域)との間にLDD領域を有する低濃度ドレイン(LDD:Lightly D
oped Drain)構造とすることが好ましい。
(Sidewall layer)
The
It is preferable to have an oped Drain) structure.
((キャパシタ))
次に、キャパシタ300bについて説明する。キャパシタ300bは、第1ゲート電極1
20と第2半導体層201とを電気的に接続する第2容量電極320と、第2容量電極3
20に接する容量層410と、容量層410に接する第1容量電極310bと、を有し、
第2容量電極320が、キャパシタの一方の電極として機能している。
((Capacitor))
Next, the
A
It has a
The
第1容量電極310bの詳細は、実施の形態1の第1容量電極310aの記載を参酌でき
る。また、容量層410の詳細は、実施の形態1を参酌できる。
For details of the
(第2容量電極)
第2容量電極320としては、例えば、低抵抗化したポリシリコン、または、モリブデン
、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウ
ム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。
第2容量電極320を設けることにより、第1ゲート電極120と第2半導体層201の
電気的接続を容易にすることができる。
(2nd capacitance electrode)
The
By providing the
第2容量電極320の幅(第1トランジスタ100のチャネル形成方向の幅)と、第2容
量電極320の膜厚の関係は、膜厚の比率が高いことが好ましい。第2容量電極320の
膜厚を大きくすると、第2容量電極320をキャパシタの一方の電極として使用できるの
で、キャパシタの占有面積を小さくすることができるからである。
Regarding the relationship between the width of the second capacitance electrode 320 (the width of the
キャパシタ300bは、第2容量電極320と第1容量電極310bを容量電極として用
いている。そのため、キャパシタ300bの占有面積を小さくすることができる。
The
((第2トランジスタ))
次に、第2トランジスタ200について説明する。第2トランジスタ200は、第2半導
体層201、第2ゲート絶縁層210、第2ゲート電極220を有する。第2トランジス
タ200は、第1ゲート電極120に重なるように配置されている。また、第2半導体層
201は、第1ゲート電極120に電気的に接続している。また、第2ゲート絶縁層21
0は、第2半導体層201の側面に接している。また、第2ゲート電極220は、第2ゲ
ート絶縁層210に接して、第2半導体層201の側面の少なくとも一部を覆うように形
成されている。また、ビット線500は、第2半導体層201と電気的に接続している。
((2nd transistor))
Next, the
0 is in contact with the side surface of the
第2トランジスタの詳細は、実施の形態1を参酌できる。また、第2半導体層201、第
2ゲート絶縁層210、第2ゲート電極220、第2層間膜250、絶縁膜251、及び
ビット線500の詳細も、それぞれ実施の形態1を参酌できる。さらに、半導体記憶装置
のデータの書き込み、読み出しについても実施の形態1を参酌できる。
For details of the second transistor, the first embodiment can be referred to. Further, the details of the
以上のように本実施の形態で例示した半導体記憶装置2では、第2容量電極320は、第
2トランジスタ200のソース電極またはドレイン電極として機能する。そのため、第2
トランジスタ200において、ソース電極とドレイン電極は、トランジスタを形成する基
板に垂直に配置される。よって、第2トランジスタ200は、例えばプレーナ型のトラン
ジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記
憶装置を提供することができる。
As described above, in the semiconductor storage device 2 illustrated in the present embodiment, the
In the
また、基板の表面積に対して極めて占有面積が小さい第2トランジスタ200を、第1ト
ランジスタ100の上に配置している。このことにより、半導体記憶装置の占有面積を小
さくすることができる。
Further, the
また、第2容量電極320を設けることにより、第1ゲート電極120と第2半導体層2
01の電気的接続を容易にすることができる。
Further, by providing the
The electrical connection of 01 can be facilitated.
また、第2半導体層201に酸化物半導体を用いた第2トランジスタ200は、オフ電流
の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の
保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、F
G型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層
にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該
半導体記憶装置は、FG型不揮発性メモリより、データ保持の信頼性を高めることができ
る。よって、書き込み可能な回数が多い(例えば、100万回以上)半導体記憶装置とす
ることが可能となる。
Further, the
Unlike the G-type non-volatile memory, the carrier does not damage the gate insulating layer during data writing-erasing, so that it does not deteriorate even if writing-erasing is repeated. That is, the semiconductor storage device can improve the reliability of data retention as compared with the FG type non-volatile memory. Therefore, the semiconductor storage device can be written in a large number of times (for example, 1 million times or more).
(実施の形態3)
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図3を用い
て説明する。
(Embodiment 3)
In the present embodiment, a configuration example of the semiconductor storage device according to one aspect of the present invention will be described with reference to FIG.
図3(B)は、半導体記憶装置3の上面概略図であり、図3(A)は、図3(B)中の一
点鎖線A3−B3に沿った断面概略図である。図3(C)は、半導体記憶装置3の回路図
である。
FIG. 3B is a schematic top view of the
本実施の形態で例示される半導体記憶装置3は、並行する複数のビット線500と、ビッ
ト線500と直交する第1ワード線105と第2ワード線106を複数本有し、ビット線
500、第1ワード線105および第2ワード線106の重なる領域に、第1トランジス
タ100、第2トランジスタ200およびキャパシタ300cが形成されている。メモリ
セル30とは、第1トランジスタ100、第2トランジスタ200およびキャパシタ30
0cを含む。なお、第1ワード線105は、第1容量電極310cと、第2ワード線10
6は、第2ゲート電極220と電気的に接続している。
The
Includes 0c. The
Reference numeral 6 is electrically connected to the
((第1トランジスタ))
第1トランジスタ100について説明する。第1トランジスタ100は、第1半導体層1
01と、第1半導体層101の上に接する第1ゲート絶縁層110と、第1ゲート絶縁層
110に接して、第1半導体層101と重なる第1ゲート電極120と、第1ゲート電極
120に接するサイドウォール層140と、第1半導体層101の第1ゲート電極120
と重なる領域を挟むように設けられたソース領域及びドレイン領域130と、第1層間膜
150を有する。第1ゲート電極120は、第2トランジスタ200の第2半導体層20
1と電気的に接続している。また、第1ゲート電極120は、キャパシタ300cの一方
の電極として機能する。
((1st transistor))
The
01, a first
It has a source region and a
It is electrically connected to 1. Further, the
第1ゲート電極120は、後述するキャパシタ300cの第2容量電極320と電気的に
接続している。
The
ソース領域またはドレイン領域130の一方は、導電層600aと導電層600bを介し
てビット線500と電気的に接続されている。また、ソース領域またはドレイン領域13
0は、隣接する素子のソース領域またはドレイン領域と、絶縁層700で電気的に分離さ
れている。
One of the source region and the
0 is electrically separated from the source region or drain region of the adjacent element by the insulating
第1半導体層101、第1ゲート絶縁層110、第1ゲート電極120、ソース領域また
はドレイン領域130、サイドウォール層140、第1層間膜150、絶縁層700の詳
細は、それぞれ実施の形態1を参酌できる。また、導電層600a、600bの詳細は、
実施の形態1の導電層600の記載を参酌できる。
The details of the
The description of the
((キャパシタ))
次に、キャパシタ300cについて説明する。キャパシタ300cは、第1ゲート電極1
20と第2半導体層201とを電気的に接続する第2容量電極320と、第2容量電極3
20に接する容量層410と、容量層410に接する第1容量電極310cと、を有し、
第2容量電極320が、キャパシタの一方の電極として機能している。
((Capacitor))
Next, the
A
It has a
The
第1容量電極310cの詳細は、実施の形態1の第1容量電極310aの記載を参酌でき
る。また、容量層410の詳細は、実施の形態1を参酌できる。
For details of the
第2容量電極320の詳細は、実施の形態2を参酌できる。また、第2容量電極320の
幅(第1トランジスタ100のチャネル形成方向の幅)は、キャパシタの容量によって決
定すればよいが、第1トランジスタ100のサイドウォール層140の端まで広げること
ができる。第2容量電極320の幅(第1トランジスタ100のチャネル形成方向の幅)
を広げることにより、第2容量電極320と第2半導体層201の位置あわせの裕度を広
くすることができる。
The details of the
By widening, the margin of alignment between the
キャパシタ300cは、第2容量電極320と第1容量電極310cを容量電極として用
いている。そのため、キャパシタ300cの占有面積を小さくすることができる。
The
((第2トランジスタ))
次に、第2トランジスタ200について説明する。第2トランジスタ200は、第2半導
体層201、第2ゲート絶縁層210、第2ゲート電極220を有する。第2トランジス
タ200は、第1ゲート電極120に重なるように配置されている。また、第2半導体層
201は、第1ゲート電極120に電気的に接続している。また、第2ゲート絶縁層21
0は、第2半導体層201の側面に接している。また、第2ゲート電極220は、第2ゲ
ート絶縁層210に接して、第2半導体層201の側面の少なくとも一部を覆うように形
成されている。また、ビット線500は、第2半導体層201と電気的に接続している。
((2nd transistor))
Next, the
0 is in contact with the side surface of the
第2トランジスタの詳細は、実施の形態1を参酌できる。また、第2半導体層201、第
2ゲート絶縁層210、第2ゲート電極220、第2層間膜250、絶縁膜251、及び
ビット線500の詳細も、それぞれ実施の形態1を参酌できる。さらに、半導体記憶装置
のデータの書き込み、読み出しについても実施の形態1を参酌できる。
For details of the second transistor, the first embodiment can be referred to. Further, the details of the
以上のように本実施の形態で例示した半導体記憶装置3は、第2容量電極320は、第2
トランジスタ200のソース電極またはドレイン電極として機能する。そのため、第2ト
ランジスタ200において、ソース電極とドレイン電極は、トランジスタを形成する基板
に垂直に配置される。よって、第2トランジスタ200は、例えばプレーナ型のトランジ
スタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶
装置を提供することができる。
As described above, in the
It functions as a source electrode or a drain electrode of the
また、基板の表面積に対して極めて占有面積が小さい第2トランジスタ200を、第1ト
ランジスタ100の上に配置している。このことにより、半導体記憶装置の占有面積を小
さくすることができる。
Further, the
また、第2容量電極320を設けることにより、第1ゲート電極120と第2半導体層2
01の電気的接続を容易にすることができる。
Further, by providing the
The electrical connection of 01 can be facilitated.
また、第2半導体層201に酸化物半導体を用いた第2トランジスタ200は、オフ電流
の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の
保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、F
G型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層
にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該
半導体記憶装置は、FG型不揮発性メモリより、データ保持の信頼性を高めることができ
る。よって、書き込み可能な回数が多い(例えば、100万回以上)半導体記憶装置とす
ることが可能となる。
Further, the
Unlike the G-type non-volatile memory, the carrier does not damage the gate insulating layer during data writing-erasing, so that it does not deteriorate even if writing-erasing is repeated. That is, the semiconductor storage device can improve the reliability of data retention as compared with the FG type non-volatile memory. Therefore, the semiconductor storage device can be written in a large number of times (for example, 1 million times or more).
(実施の形態4)
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
(Embodiment 4)
In the present embodiment, a method for manufacturing a semiconductor storage device, which is one aspect of the present invention, will be described.
以下に、図1に示す半導体記憶装置1の作製工程を図4乃至図7を用いて説明する。各工
程の断面図は、半導体記憶装置1の上面図における、一点鎖線A1−B1の断面に相当す
る場所について、各工程を実施した後の状態を示したものである。各作製工程を実施した
後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを用
いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、実
施の形態1〜3を参酌することができる。
Hereinafter, the manufacturing process of the
図4に、絶縁層700の形成工程から、容量層410の形成工程まで実施した、半導体記
憶装置1の断面を示す。
FIG. 4 shows a cross section of the
絶縁層700は、単結晶半導体基板に電気的に分離された領域を形成する。電気的に第1
トランジスタ100を分離できればよい(図4(A))。
The insulating
It suffices if the
次に、第1ゲート絶縁層110を形成する。たとえば熱酸化膜で形成すればよい(図4(
B))。
Next, the first
B)).
次に、第1ゲート電極120を形成する。第1ゲート電極120は、低抵抗化したポリシ
リコン、またはタングステン等の金属を用いて、形成すればよい(図4(B))。
Next, the
次に、フォトリソグラフィー法により、所望のゲート長に、第1ゲート電極120を加工
する(図4(C))。
Next, the
次に、ソース及びドレインを形成する領域に、不純物をドーピングして、ソース領域及び
ドレイン領域130を形成する。ソースまたはドレインを形成する領域のシリコンに、所
望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えばイオ
ン打ち込み法等で行えばよい(図4(D))。
Next, impurities are doped into the regions forming the source and drain to form the source region and the
次に、容量層410を形成する。容量層410がキャパシタの絶縁層として機能する(図
4(E))。
Next, the
図5に、第1層間膜150の形成工程から、第2ゲート絶縁層210の形成工程まで実施
した、半導体記憶装置1の断面を示す。
FIG. 5 shows a cross section of the
次に、第1層間膜150を形成する。第1層間膜150の材料としては、絶縁物を用いる
ことができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン等をCVD法で形
成すればよい。または酸化アルミニウム等をスパッタリング法で形成すればよい。
Next, the
次に、フォトリソグラフィー工程と、エッチング工程を用いて、第1容量電極310aを
形成する領域の加工を行う。微細なパターンを形成するため、エッチング工程は、ドライ
エッチング法を用いるのが好ましい(図5(A))。
Next, the region for forming the
第1容量電極310aとしては、電気抵抗の低い半導体、金属を用いることができる。例
えば、低抵抗化したポリシリコンをCVD法で形成すればよい。または、モリブデン、チ
タン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等
の金属材料、またはこれらを主成分とする合金材料を、スパッタリング法を用いて形成す
ることもできる。
As the
次に、第1ゲート電極120の表面が露出するまで、第1容量電極310aを研磨する。
研磨は、例えばCMP法を用いて行えばよい。この研磨により、第1ゲート電極120の
表面が露出するので、次の工程で形成する第2半導体層201と第1ゲート電極120を
電気的に接続することが可能となる(図5(B))。
Next, the
Polishing may be performed by using, for example, the CMP method. Since the surface of the
次に、露出した第1ゲート電極120の表面に、第2半導体層201を形成する。第2半
導体層201に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば、スパッ
タリング法で形成することができる(図5(C))。
Next, the
本実施の形態では、第2半導体層201と第1ゲート電極120は、重なるように形成さ
れているが、第2半導体層201は第1ゲート電極120と電気的接続をしていればよく
、第2半導体層201の幅は第1ゲート電極120と同一である必要はない。
In the present embodiment, the
次に、第2半導体層201を覆うように、第2ゲート絶縁層210を形成する(図5(D
))。
Next, the second
)).
図6に、第2ゲート電極220を形成する領域の形成工程から、第2ゲート電極220の
形成工程まで実施した、半導体記憶装置1の断面を示す。
FIG. 6 shows a cross section of the
次に、第2層間膜250を成膜し、第2ゲート電極220を形成する領域をフォトリソグ
ラフィー工程と、エッチング工程により形成する。エッチング工程は、微細なパターンを
形成するため、ドライエッチング法を用いるのが好ましい(図6(A))。
Next, the
上記で形成したパターンに埋め込まれるように、導電層601を成膜する(図6(B))
。導電層601の材料は、電気伝導性と第2ゲート絶縁層210と密着性があればよい。
低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タンタル、銅、タン
グステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれら
を主成分とする合金材料を用いて形成することができる。また、導電層601は、単層構
造としてもよいし、積層構造としてもよい。
A
.. The material of the
It can be formed by using low resistance polysilicon, or a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, scandium, or an alloy material containing these as main components. .. Further, the
次に、少なくとも第2ゲート絶縁層210の表面が露出するまで、導電層601を研磨す
ることで第2ゲート電極220を形成する(図6(C))。研磨は、例えばCMP法を用
いればよい。この研磨により、第2半導体層201の表面が露出するまで研磨を行うと、
第2半導体層201にダメージが入り、第2トランジスタの電気特性を劣化させる原因と
なる。そのため、第2ゲート絶縁層210が残るように導電層601を研磨することが好
ましい。
Next, the
The
図7に、第2半導体層201を露出させる工程から、ビット線500の形成工程まで実施
した、半導体記憶装置1の断面を示す。
FIG. 7 shows a cross section of the
第2ゲート絶縁層210をドライエッチング法により取り除き、第2半導体層201を露
出させる(図7(A))。
The second
次に、絶縁膜251を形成する。次に、第1トランジスタ100のソース領域またはドレ
イン領域130と、ビット線500を電気的に接続するための導通孔を形成して、その孔
を導電層600で充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等
を用いて、その孔を充填すればよい。
Next, the insulating
次に、ビット線500を形成する(図7(B))。
Next, the
以上の工程により、半導体記憶装置1を作製することができる。
The
当該半導体記憶装置は、第1ゲート電極は、第2トランジスタのソース電極またはドレイ
ン電極として機能し、第2半導体層は、その第1ゲート電極と重なるように形成されてい
る。そのため、第2トランジスタのソース電極とドレイン電極は、トランジスタを形成す
る基板に垂直に、第2半導体層を挟持して配置される。よって、第2トランジスタは、例
えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって
、集積度の高い半導体記憶装置を提供することができる。
In the semiconductor storage device, the first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are arranged so as to sandwich the second semiconductor layer perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor can occupy a smaller area than, for example, a planar type transistor. Therefore, it is possible to provide a semiconductor storage device having a high degree of integration.
また、第1トランジスタの第1ゲート電極を、キャパシタの一方の容量電極として使用す
るため、キャパシタの占有面積を小さくすることができる。その結果、集積度の高い半導
体記憶装置を提供することができる。
Further, since the first gate electrode of the first transistor is used as one capacitance electrode of the capacitor, the occupied area of the capacitor can be reduced. As a result, it is possible to provide a semiconductor storage device having a high degree of integration.
(実施の形態5)
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
(Embodiment 5)
In the present embodiment, a method for manufacturing a semiconductor storage device, which is one aspect of the present invention, will be described.
以下に、図2に示す半導体記憶装置2の作製工程を図8から図11を用いて説明する。各
工程の断面図は、半導体記憶装置2の上面図における、一点鎖線A2−B2の断面に相当
する場所について、各工程を実施した後の状態を示したものである。各作製工程を実施し
た後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを
用いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、
実施の形態1〜4を参酌することができる。
Hereinafter, the manufacturing process of the semiconductor storage device 2 shown in FIG. 2 will be described with reference to FIGS. 8 to 11. The cross-sectional view of each step shows the state after each step is carried out about the place corresponding to the cross section of the alternate long and short dash line A2-B2 in the top view of the semiconductor storage device 2. The top view showing the state after each manufacturing step is carried out is omitted. In this embodiment, a case where single crystal silicon is used for the substrate will be described. The materials that can be used for the constituent requirements shown below are:
The first to fourth embodiments can be taken into consideration.
図8に、第1ゲート電極120の形成工程から、ソース領域およびドレイン領域に不純物
ドーピングを行い、導電層600bの形成工程を実施した、工程中の半導体記憶装置2の
断面を示す。
FIG. 8 shows a cross section of the semiconductor storage device 2 during the process of forming the
第1ゲート電極120の形成工程(図8(A))までは、実施の形態4を参酌することが
できる。
The fourth embodiment can be taken into consideration up to the step of forming the first gate electrode 120 (FIG. 8 (A)).
第1ゲート電極120を形成後、サイドウォール層140を形成する領域に、チャネル領
域より電気抵抗が低く、ソース領域およびドレイン領域より電気抵抗が高くなるように、
不純物をドーピングする。ドーピングする不純物種は、第1トランジスタ100の所望の
導通型により選択すればよい(図8(B))。
After forming the
Doping impurities. The impurity species to be doped may be selected according to the desired conduction type of the first transistor 100 (FIG. 8 (B)).
次に、サイドウォール層140を形成する。サイドウォール層140を形成する方法は、
例えば、酸化シリコン膜、窒化シリコン膜を、第1ゲート電極120を覆うように形成し
て、その表面を異方性エッチング、いわゆるエッチバックを行って形成すればよい(図8
(C))。
Next, the
For example, a silicon oxide film and a silicon nitride film may be formed so as to cover the
(C)).
次に、ソースまたはドレインを形成する領域に、不純物をドーピングして、ソース領域ま
たはドレイン領域130を形成する。ソースまたはドレインを形成する領域のシリコンに
、所望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えば
イオン打ち込み法等で行えばよい(図8(D))。
Next, impurities are doped into the region forming the source or drain to form the source region or drain
次に、第1層間膜150を形成する(図8(E))。
Next, the
次に、第1トランジスタ100のソース領域またはドレイン領域130と、後の工程で形
成するビット線500とを電気的に接続するための導通孔を形成して、その孔を導電層6
00bで充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等を用いて
、その孔を充填すればよい(図8(E))。
Next, a conductive hole for electrically connecting the source region or drain
Fill with 00b. For example, the holes may be filled with aluminum, tungsten, copper, polysilicon, or the like (FIG. 8 (E)).
図9に、第2容量電極320の形成工程から、絶縁層152の形成工程を示す。
FIG. 9 shows a process of forming the insulating
第2容量電極320を、第1ゲート電極120と電気的に接続するように形成する。また
、導電層321を導電層600bと電気的に接続するように形成する。導電層321は、
第2容量電極320と同じ材料で形成することが好ましい。
The
It is preferably formed of the same material as the
次に、容量層410を、第2容量電極320と接するように形成する(図9(A))。
Next, the
次に、第1容量電極310bを容量層410に接するように形成する。キャパシタ300
bで必要とする容量に基づいて、第1容量電極310bの幅と膜厚を決定すればよい(図
9(B))。
Next, the first
The width and film thickness of the
次に、絶縁層151と絶縁層152を形成する。絶縁層151と絶縁層152は、絶縁物
であれば良い。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウ
ムなどを用いることができる。この工程の段階において、絶縁層151又は絶縁層152
の表面を平坦化することが好ましい(図9(C))。
Next, the insulating
It is preferable to flatten the surface of the above (FIG. 9 (C)).
図10に、第2層間膜250の形成から、第2ゲート絶縁層210の形成工程を実施した
後の断面図を示す。
FIG. 10 shows a cross-sectional view after performing the steps of forming the
まず、第2層間膜250を形成し、第2ゲート電極220を形成する領域の開口を形成す
る(図10(A))。開口の形成はドライエッチングで行うことが好ましい。
First, the
次に、第2ゲート電極220を形成する(図10(B))。
Next, the
次に、第2半導体層201を形成する領域に開口を形成する。これにより第2容量電極3
20の表面が露出する。開口の側壁は、第2トランジスタ200のゲート絶縁層になる。
そのため、開口を形成したのち、第2ゲート絶縁層210をその開口の側面に形成するこ
とが好ましい(図10(C))。第2ゲート絶縁層210は、CVD法またはスパッタリ
ング法等を用いて形成することができる。
Next, an opening is formed in the region forming the
The surface of 20 is exposed. The side wall of the opening becomes the gate insulating layer of the
Therefore, it is preferable to form the second
図11に、第2半導体層201の形成から、ビット線500の形成工程を実施した後の断
面図を示す。
FIG. 11 shows a cross-sectional view after performing the steps of forming the
第2半導体層201は、第2容量電極320と電気的に接続するように形成する。とくに
、第2半導体層201に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば
、スパッタリング法で形成することができる(図11(A))。
The
次に、絶縁膜251を形成したのち、第2半導体層201と重なる領域をエッチングで取
り除く。このとき、絶縁膜251、第2層間膜250、絶縁層151及び絶縁層152の
、導電層321と重なる領域に開口を形成することが好ましい(図11(B))。
Next, after the insulating
次に、導電層321と電気的に接続するように導電層600aを形成する。また、ビット
線500を第2半導体層201と電気的に接続するように形成する。
Next, the
以上の工程により、半導体記憶装置2を作製することができる。 The semiconductor storage device 2 can be manufactured by the above steps.
当該半導体記憶装置は、第1ゲート電極は、第2トランジスタのソース電極またはドレイ
ン電極として機能し、第2半導体層は、その第1ゲート電極と重なるように形成されてい
る。そのため、第2トランジスタのソース電極とドレイン電極は、トランジスタを形成す
る基板に垂直に、第2半導体層を挟持して配置される。よって、第2トランジスタは、例
えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって
、集積度の高い半導体記憶装置を提供することができる。
In the semiconductor storage device, the first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are arranged so as to sandwich the second semiconductor layer perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor can occupy a smaller area than, for example, a planar type transistor. Therefore, it is possible to provide a semiconductor storage device having a high degree of integration.
また、キャパシタ300bは、第2容量電極320と第1容量電極310bを容量電極と
して用いているため、キャパシタ300bの占有面積を小さくすることができる。その結
果、集積度の高い半導体記憶装置を提供することができる。
Further, since the
(実施の形態6)
本実施の形態では、実施の形態1から5に例示した酸化物半導体膜に用いることができる
、CAAC−OS膜について説明する。
(Embodiment 6)
In the present embodiment, the CAAC-OS film that can be used for the oxide semiconductor film exemplified in the first to fifth embodiments will be described.
CAAC−OS膜に含まれる結晶部は、一辺が100nm未満の立方体内に収まる大きさ
であることが多い。また、透過型電子顕微鏡(TEM:Transmission El
ectron Microscope)による観察像では、CAAC−OS膜に含まれる
結晶部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明
確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−O
S膜は、粒界に起因する電子移動度の低下が抑制される。
The crystal portion contained in the CAAC-OS film often has a size that fits in a cube having a side of less than 100 nm. In addition, a transmission electron microscope (TEM: Transmission El)
In the observation image by ectron Microscope), the boundary between the crystal part and the crystal part contained in the CAAC-OS film is not clear. In addition, no clear grain boundary (also referred to as grain boundary) can be confirmed on the CAAC-OS film by TEM. Therefore, CAAC-O
The S film suppresses a decrease in electron mobility due to grain boundaries.
CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好まし
くは−5°以上5°以下の範囲も含まれることとする。
The crystal portions contained in the CAAC-OS film are aligned so that the c-axis is parallel to the normal vector of the surface to be formed or the normal vector of the surface of the CAAC-OS film, and is perpendicular to the ab plane, for example. Metal atoms are arranged in a triangular or hexagonal shape when viewed from the direction, and metal atoms are arranged in layers or metal atoms and oxygen atoms are arranged in layers when viewed from the direction perpendicular to the c-axis. The orientations of the a-axis and the b-axis may be different between different crystal portions. In the present specification, when it is simply described as vertical, it also includes a range of 80 ° or more and 100 ° or less, preferably 85 ° or more and 95 ° or less. In addition, when it is simply described as parallel, it also includes a range of −10 ° or more and 10 ° or less, preferably −5 ° or more and 5 ° or less.
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶
性が低下することもある。
In the CAAC-OS film, the distribution of crystal portions does not have to be uniform. For example, CAA
In the process of forming the C-OS film, when crystals are grown from the surface side of the oxide semiconductor film, the proportion of the crystal portion in the vicinity of the surface may be higher than that in the vicinity of the surface to be formed. Also, CA
By adding impurities to the AC-OS film, the crystallinity of the crystal part may be lowered in the impurity-added region.
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形
状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
Since the c-axis of the crystal portion contained in the CAAC-OS film is aligned in a direction parallel to the normal vector of the surface to be formed or the normal vector of the surface of the CAAC-OS film, the shape of the CAAC-OS film ( Depending on the cross-sectional shape of the surface to be formed or the cross-sectional shape of the surface), they may face in different directions. Further, the crystal portion is formed when a film is formed or when a crystallization treatment such as a heat treatment is performed after the film formation. Therefore, the c-axis of the crystal portion is aligned so as to be parallel to the normal vector of the surface to be formed or the normal vector of the surface when the CAAC-OS film is formed.
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
Transistors using a CAAC-OS film have small fluctuations in electrical characteristics due to irradiation with visible light or ultraviolet light. Therefore, the transistor has high reliability.
CAAC−OS膜に含まれる結晶構造の一例について図12乃至図15を用いて詳細に説
明する。なお、特に断りがない限り、図12乃至図15は上方向をc軸方向とし、c軸方
向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にし
た場合の上半分、下半分をいう。また、図12において丸で囲まれたOは4配位のOを示
し、二重丸で囲まれたOは3配位のOを示す。
An example of the crystal structure contained in the CAAC-OS film will be described in detail with reference to FIGS. 12 to 15. Unless otherwise specified, in FIGS. 12 to 15, the upward direction is the c-axis direction, and the plane orthogonal to the c-axis direction is the ab plane. The terms "upper half" and "lower half" mean the upper half and the lower half when the ab surface is used as a boundary. Further, in FIG. 12, the circled O indicates a 4-coordinated O, and the double-circulated O indicates a 3-coordinated O.
図12(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図12(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図12(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図12(A)に示す小グループは電荷が0である。
In FIG. 12A, one 6-coordinated In and 6 4-coordinated oxygen atoms close to In (hereinafter 4).
A structure having a coordination O) and is shown. Here, a structure in which only oxygen atoms in the vicinity of one metal atom is shown is called a small group. The structure of FIG. 12A has an octahedral structure, but is shown as a planar structure for simplicity. In addition, there are three O's in each of the upper half and the lower half of FIG. 12A. The small group shown in FIG. 12 (A) has zero charge.
図12(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図12(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図12(B)に示す構造をとりうる。
図12(B)に示す小グループは電荷が0である。
In FIG. 12B, one 5-coordinated Ga and three 3-coordinated oxygen atoms close to Ga (hereinafter, 3).
A structure having a coordination O) and two 4-coordination Os close to Ga is shown. O of 3 coordination is
Both are present on the ab plane. One in each of the upper and lower halves of FIG. 12 (B) 4
There is a coordination O. Further, since In also has five coordinations, the structure shown in FIG. 12B can be adopted.
The small group shown in FIG. 12B has zero charge.
図12(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構
造を示す。図12(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のO
があってもよい。図12(C)に示す小グループは電荷が0である。
FIG. 12C shows a structure having one 4-coordinated Zn and four 4-coordinated O's close to Zn. There are three 4-coordinated O's in the upper half of FIG. 12C, and one 4-coordinated O in the lower half.
There may be. The small group shown in FIG. 12C has zero charge.
図12(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構
造を示す。図12(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図12(D)に示す小グループは電荷が+1となる。
FIG. 12 (D) shows a structure having one 6-coordinated Sn and 6 4-coordinated O's close to Sn. The upper half of FIG. 12 (D) has three 4-coordinated O's, and the lower half has three 4-coordinated O's. The small group shown in FIG. 12 (D) has a charge of +1.
図12(E)に、2個のZnを含む小グループを示す。図12(E)の上半分には1個の
4配位のOがあり、下半分には1個の4配位のOがある。図12(E)に示す小グループ
は電荷が−1となる。
FIG. 12 (E) shows a small group containing two Zn. The upper half of FIG. 12 (E) has one 4-coordinated O, and the lower half has one 4-coordinated O. The small group shown in FIG. 12 (E) has a charge of -1.
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループと呼ぶ。
Here, an aggregate of a plurality of small groups is referred to as a medium group, and an aggregate of a plurality of medium groups is referred to as a large group.
ここで、これらの小グループ同士が結合する規則について説明する。6配位のInの上半
分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向
にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の
近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの
上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそ
れぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、その
Oの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数
と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある
近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子
の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が
4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、
6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配
位のOが3個であるため、5配位の金属原子(GaまたはIn)、4配位の金属原子(Z
n)のいずれかと結合することになる。
Here, the rules for joining these small groups will be described. The three Os in the upper half of the six-coordinated Ins each have three proximity Ins in the downward direction, and the three Os in the lower half each have three proximity Ins in the upward direction. One O in the upper half of the five-coordinated Ga has one proximity Ga in the downward direction, and one O in the lower half has one proximity Ga in the upward direction. One O in the upper half of the four-coordinated Zn has one proximity Zn in the downward direction, and three Os in the lower half each have three proximity Zns in the upward direction. In this way, the number of four-coordinated O's in the upward direction of the metal atom is equal to the number of neighboring metal atoms in the downward direction of the O, and similarly, the number of four-coordinated O's in the downward direction of the metal atom. , The number of adjacent metal atoms in the upward direction of O is equal. Since O is 4-coordinated, the sum of the number of nearby metal atoms in the downward direction and the number of proximity metal atoms in the upward direction is 4. Therefore, when the sum of the number of 4-coordinated O's in the upward direction of a metal atom and the number of 4-coordinated O's in the downward direction of another metal atom is 4, two types having a metal atom Small groups can be combined. for example,
When a 6-coordinated metal atom (In or Sn) is bonded via a 4-coordinated O in the lower half, there are 3 4-coordinated O's, so a 5-coordinated metal atom (Ga or In) 4, 4-coordinated metal atom (Z
It will be combined with any of n).
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
Metal atoms having these coordination numbers are bonded via 4-coordinated O in the c-axis direction.
In addition to this, a plurality of small groups are combined to form a middle group so that the total charge of the layer structure becomes zero.
図13(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を示
す。図13(B)に、3つの中グループで構成される大グループを示す。なお、図13(
C)は、図13(B)の層構造をc軸方向から観察した場合の原子配列を示す。
FIG. 13A shows a model diagram of the middle group constituting the layer structure of the In—Sn—Zn—O system. FIG. 13B shows a large group composed of three medium groups. In addition, FIG. 13 (
C) shows the atomic arrangement when the layer structure of FIG. 13B is observed from the c-axis direction.
図13(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図13(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図13
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
In FIG. 13 (A), for the sake of simplicity, the three-coordinated O is omitted, and only the number of four-coordinated O is shown. The presence of O is indicated as 3 in a round frame. Similarly, in FIG. 13A, there is one O in each of the upper half and the lower half of In, which is shown as 1 in a round frame. Similarly, FIG. 13
In (A), the lower half has one 4-coordinated O, the upper half has three 4-coordinated O's, and the upper half has one 4-coordinated O. Yes, there are 3 4-coordinated O's in the lower half Zn
Is shown.
図13(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
In FIG. 13 (A), in the middle group constituting the layer structure of the In-Sn-Zn-O system, three 4-coordinated O's are arranged in order from the top, and Sn in the upper half and the lower half are 4-coordinated. One O in the upper half and one in the lower half, and that In has three four-coordinated O in the upper half.
Combined with n, three 4-coordinated O's are combined with In in the upper and lower halves through one 4-coordinated O in the lower half of the Zn, and the In is in the upper half. Zn2 with one 4-coordinated O
Combined with a small group of pieces, 4 through one 4-coordinated O in the lower half of this small group
It is a configuration in which three O's of coordination are combined with Sn in the upper half and the lower half. Multiple middle groups are combined to form a large group.
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.6
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
2(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
Here, in the case of 3-coordinated O and 4-coordinated O, the charge per bond is -0.6, respectively.
It can be considered as 67, -0.5. For example, In (6 or 5 coordination), Zn (4)
The charges of (coordination) and Sn (5-coordination or 6-coordination) are +3, +2, and +4, respectively. Therefore, the small group containing Sn has a charge of +1. Therefore, in order to form a layer structure containing Sn, a charge -1 that cancels the charge +1 is required. FIG. 1 shows a structure that takes an electric charge of -1.
As shown in 2 (E), a small group containing two Zn can be mentioned. For example, if there is one small group containing Sn and one small group containing two Zn, the charges are canceled, so that the total charge of the layer structure can be set to 0.
具体的には、図13(B)に示した大グループが繰り返されることで、In−Sn−Zn
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。なお、In−Sn−Zn−O系の結晶は、mの数が大
きいと結晶性が向上するため、好ましい。
Specifically, by repeating the large group shown in FIG. 13 (B), In—Sn—Zn
-O-based crystals (In 2 SnZn 3 O 8 ) can be obtained. The obtained In-Sn
The layer structure of the −Zn—O system is In 2 SnZn 2 O 7 (ZnO) m (m is 0 or a natural number).
It can be expressed by the composition formula. In-Sn-Zn-O type crystals are preferable because the crystallinity improves when the number of m is large.
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系の材料などを用いた場合も同様である。
In addition, In-Sn-Ga-Zn-based oxide, which is a quaternary metal oxide, and In-Ga-Zn-based oxide, which is a ternary metal oxide (also referred to as IGZO). .), In-
Al-Zn-based oxide, Sn-Ga-Zn-based oxide, Al-Ga-Zn-based oxide, Sn-A
l-Zn-based oxides, In-Hf-Zn-based oxides, In-La-Zn-based oxides, In-C
e-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, In-Sm
-Zn-based oxide, In-Eu-Zn-based oxide, In-Gd-Zn-based oxide, In-Tb-
Zn-based oxides, In-Dy-Zn-based oxides, In-Ho-Zn-based oxides, In-Er-Z
n-based oxide, In-Tm-Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn
In-Zn-based oxides, Sn-Zn-based oxides, and Al, which are based oxides and oxides of binary metals.
-Zn-based oxides, Zn-Mg-based oxides, Sn-Mg-based oxides, In-Mg-based oxides, and I
The same applies when an n-Ga-based material or the like is used.
例えば、図14(A)に、In−Ga−Zn系の層構造を構成する中グループのモデル図
を示す。
For example, FIG. 14A shows a model diagram of the middle group constituting the In-Ga—Zn system layer structure.
図14(A)において、In−Ga−Zn系の層構造を構成する中グループは、上から順
に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあ
るZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ
上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して
、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この
中グループが複数結合して大グループを構成する。
In FIG. 14 (A), in the middle group constituting the layer structure of the In-Ga-Zn system, three 4-coordinated O's are in the upper half and three 4-coordinated O's in the lower half in order from the top. Bonds to the Zn in the upper half of the Zn, and through the three 4-coordinated O's in the lower half of the Zn, the 4-coordinated O bonds to the Ga in the upper half and the lower half one by one. , The configuration is such that three 4-coordinated O bonds are combined with In in the upper half and the lower half through one 4-coordinated O in the lower half of the Ga. Multiple middle groups are combined to form a large group.
図14(B)に3つの中グループで構成される大グループを示す。なお、図14(C)は
、図14(B)の層構造をc軸方向から観察した場合の原子配列を示している。
FIG. 14B shows a large group composed of three medium groups. Note that FIG. 14C shows the atomic arrangement when the layer structure of FIG. 14B is observed from the c-axis direction.
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それ
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
Here, since the charges of In (6 coordination or 5 coordination), Zn (4 coordination), and Ga (5 coordination) are +3, +2, and +3, respectively, any of In, Zn, and Ga can be used. The small group containing has a zero charge. Therefore, in the case of a combination of these small groups, the total charge of the middle group is always 0.
また、In−Ga−Zn系の層構造を構成する中グループは、図14(A)に示した中グ
ループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グル
ープも取りうる。
Further, the middle group constituting the In-Ga-Zn system layer structure is not limited to the middle group shown in FIG. 14 (A), and there is also a large group in which the middle groups having different arrangements of In, Ga, and Zn are combined. It can be taken.
具体的には、図14(B)に示した大グループが繰り返されることで、In−Ga−Zn
系の結晶を得ることができる。なお、得られるIn−Ga−Zn系の層構造は、InGa
O3(ZnO)n(nは自然数。)とする組成式で表すことができる。
Specifically, by repeating the large group shown in FIG. 14 (B), In-Ga-Zn
Crystals of the system can be obtained. The obtained In-Ga-Zn-based layer structure is InGa.
It can be expressed by a composition formula of O 3 (ZnO) n (n is a natural number).
n=1(InGaZnO4)の場合は、例えば、図15(A)に示す結晶構造を取りうる
。なお、図15(A)に示す結晶構造において、図12(B)で説明したように、Ga及
びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
When n = 1 (InGaZnO 4 ), for example, the crystal structure shown in FIG. 15 (A) can be taken. In the crystal structure shown in FIG. 15 (A), as described in FIG. 12 (B), Ga and In have five coordinations, so that a structure in which Ga is replaced with In can be adopted.
また、n=2(InGaZn2O5)の場合は、例えば、図15(B)に示す結晶構造を
取りうる。なお、図15(B)に示す結晶構造において、図12(B)で説明したように
、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
Further, in the case of n = 2 (InGaZn 2 O 5 ), for example, the crystal structure shown in FIG. 15 (B) can be taken. In the crystal structure shown in FIG. 15 (B), as described in FIG. 12 (B), Ga and In have five coordinations, so that a structure in which Ga is replaced with In can be adopted.
(実施の形態7)
本実施の形態では、本発明の一態様の半導体記憶装置の構成例について、図16を参照し
て説明する。
(Embodiment 7)
In the present embodiment, a configuration example of the semiconductor storage device according to one aspect of the present invention will be described with reference to FIG.
図16は、本発明の一態様の半導体記憶装置の主要部における回路図である。半導体記憶
装置は、第1トランジスタ1101、第2トランジスタ1102及びキャパシタ1103
を備える。
FIG. 16 is a circuit diagram of a main part of the semiconductor storage device according to one aspect of the present invention. The semiconductor storage device includes the
To be equipped.
半導体記憶装置は、第1トランジスタ1101のゲートと、第2トランジスタ1102の
第1の電極と、キャパシタ1103の一方の電極とがそれぞれ電気的に接続されるノード
(保持ノードR)を備える。
The semiconductor storage device includes a node (holding node R) in which the gate of the
また、第1トランジスタ1101の第1の電極と電気的に接続する配線を配線S2、第2
の電極と電気的に接続する配線を配線Dとする。また、第2トランジスタ1102のゲー
トに接続する配線を配線W1、第2の電極と電気的に接続する配線を配線S1とする。ま
た、キャパシタ1103の他方の電極と電気的に接続する配線を配線W2とする。
Further, the wiring that is electrically connected to the first electrode of the
The wiring that is electrically connected to the electrode of No. 1 is referred to as wiring D. Further, the wiring connected to the gate of the
半導体記憶装置へデータを書き込む際、配線W1に第2トランジスタ1102をオン状態
にさせる電位を入力し、配線S1から第2トランジスタ1102の第2の電極に所定の電
位を入力することにより、保持ノードRに所定の電位を書き込むことができる。その後、
配線W1に第2トランジスタ1102をオフ状態とする電位を入力すると、保持ノードR
に当該電位が保持される。
When writing data to the semiconductor storage device, a potential for turning on the
When the potential that turns off the
The potential is held in.
また、保持ノードRに保持されている電位に応じて、保持ノードRにゲートが接続された
第1トランジスタ1101はオン状態またはオフ状態となる。したがって、配線S2と配
線Dの一方に読み出しのための電位を入力し、他方の電位を検知することにより、読み出
しを行うことができる。
Further, the
このように、本発明の一態様の半導体記憶装置へのデータの書き込みまたは消去を行う際
、第2トランジスタ1102をオン状態とするだけの電圧を用いればよい。さらに、保持
ノードRに書き込むのに要する電圧として、第1トランジスタ1101のオン状態または
オフ状態を制御するだけの電圧を用いればよい。したがって、本発明の一態様の半導体記
憶装置の駆動において、フラッシュメモリのように高電圧を必要としないため、極めて消
費電力が低減された半導体記憶装置が実現できる。
As described above, when writing or erasing data to the semiconductor storage device of one aspect of the present invention, a voltage sufficient to turn on the
ここで第2トランジスタ1102として、チャネルが形成される半導体にシリコンを用い
たトランジスタに比べて、オフ状態におけるリーク電流(オフ電流)が低減されたトラン
ジスタを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリ
コンよりもバンドギャップの広い半導体を用いたトランジスタを用いる。シリコンよりも
広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、
窒化物半導体などがある。
Here, as the
There are nitride semiconductors and the like.
特に、第2トランジスタ1102のチャネルを構成する半導体として、酸化物半導体を用
いることが好ましい。
In particular, it is preferable to use an oxide semiconductor as the semiconductor constituting the channel of the
このように、第2トランジスタ1102にオフ電流が低減されたトランジスタを適用する
ことにより、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を得る
ことが出来る。
By applying the transistor whose off-current is reduced to the
(実施の形態8)
本実施の形態では、上記実施の形態に開示した半導体記憶装置を少なくとも一部に用いた
半導体装置の一例であるCPU(Central Processing Unit)に
ついて説明する。
(Embodiment 8)
In this embodiment, a CPU (Central Processing Unit), which is an example of a semiconductor device using at least a part of the semiconductor storage device disclosed in the above embodiment, will be described.
図17(A)は、CPUの具体的な構成を示すブロック図である。図17(A)に示すC
PUは、基板1190上に、ALU1191(ALU:Arithmetic logi
c unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ
1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジ
スタ1196、レジスタコントローラ1197、バスインターフェース1198(Bus
I/F)、書き換え可能なROM1199、及びROMインターフェース1189(R
OM I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板な
どを用いる。ROM1199及びROMインターフェース1189は、別チップに設けて
もよい。もちろん、図17(A)に示すCPUは、その構成を簡略化して示した一例にす
ぎず、実際のCPUはその用途によって多種多様な構成を有している。
FIG. 17A is a block diagram showing a specific configuration of the CPU. C shown in FIG. 17 (A)
The PU is on the
unit, arithmetic circuit),
I / F),
It has OM I / F). As the
バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
The instructions input to the CPU via the
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
The
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレ
ジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号C
LK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各
種回路に供給する。
Further, the
2. Generates a signal that controls the operation timing of the
It includes an internal clock generator that generates LK2, and supplies the internal clock signal CLK2 to the above-mentioned various circuits.
図17(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レ
ジスタ1196のメモリセルには、論理(値)を反転させる論理素子と上記実施の形態に
開示した半導体記憶装置の両方を備える。
In the CPU shown in FIG. 17A, a memory cell is provided in the
図17(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191
からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジス
タ1196が有するメモリセルにおいて、論理(値)を反転させる論理素子によるデータ
の保持を行うか、半導体記憶装置によるデータの保持を行うかを、選択する。論理(値)
を反転させる論理素子によるデータの保持が選択されている場合、レジスタ1196内の
メモリセルへの、電源電圧の供給が行われる。半導体記憶装置におけるデータの保持が選
択されている場合、半導体記憶装置へのデータの書き換えが行われ、レジスタ1196内
のメモリセルへの電源電圧の供給を停止することができる。
In the CPU shown in FIG. 17 (A), the
The holding operation in the
When the data retention by the logic element that inverts is selected, the power supply voltage is supplied to the memory cell in the
電源停止に関しては、図17(B)または図17(C)に示すように、メモリセル群と、
電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図17(B)及び図17(C)の回路の説明
を行う。
Regarding the power stop, as shown in FIG. 17 (B) or FIG. 17 (C), the memory cell group and
This can be done by providing a switching element between the nodes to which the power supply potential VDD or the power supply potential VSS is given. The circuits of FIGS. 17 (B) and 17 (C) will be described below.
図17(B)及び図17(C)では、レジスタ1196は、メモリセルへの電源電位の供
給を制御するスイッチング素子を備える。
In FIGS. 17B and 17C, the
図17(B)に示すレジスタ1196は、スイッチング素子1141と、メモリセル11
42を複数有するメモリセル群1143とを有している。具体的に、各メモリセル114
2には、論理(値)を反転させる論理素子と上記半導体記憶装置の両方を備えている。メ
モリセル群1143が有する各メモリセル1142には、スイッチング素子1141を介
して、ハイレベルの電源電位VDDが供給されている。さらに、メモリセル群1143が
有する各メモリセル1142には、信号INの電位と、ローレベルの電源電位VSSの電
位が与えられている。
The
It has a
No. 2 includes both a logic element that inverts logic (value) and the above-mentioned semiconductor storage device. A high level power supply potential VDD is supplied to each
図17(B)では、スイッチング素子1141として、トランジスタを用いており、該ト
ランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御され
る。
In FIG. 17B, a transistor is used as the
なお、図17(B)では、スイッチング素子1141がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
Note that FIG. 17B shows a configuration in which the
また、図17(C)には、メモリセル群1143が有する各メモリセル1142に、スイ
ッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、レジス
タ1196の一例を示す。スイッチング素子1141により、メモリセル群1143が有
する各メモリセル1142への、ローレベルの電源電位VSSの供給を制御することがで
きる。
Further, FIG. 17C shows an example of a
メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、ス
イッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消
費電力を低減することができる。
A switching element is provided between the memory cell group and the node to which the power supply potential VDD or the power supply potential VSS is given to temporarily stop the operation of the CPU and retain the data even when the power supply voltage supply is stopped. It is possible to reduce the power consumption. Specifically, for example, a user of a personal computer can stop the operation of the CPU even while stopping the input of information to an input device such as a keyboard, thereby reducing power consumption. can.
また、このようなCPUが適用された電子機器は、消費電力が低減されているため、例え
ば太陽電池や非接触給電(ワイヤレス給電ともいう)によって得られる比較的小さな電力
でも十分に動作させることができる。例えば、電子機器に太陽電池モジュールまたは非接
触給電モジュールと、このようなモジュールによって得られた電力を蓄電する2次電池(
リチウムイオン電池など)を備える構成とする。
Further, since the power consumption of the electronic device to which such a CPU is applied is reduced, it is possible to sufficiently operate even a relatively small amount of power obtained by, for example, a solar cell or contactless power supply (also referred to as wireless power supply). can. For example, a solar cell module or a non-contact power supply module in an electronic device and a secondary battery (a secondary battery) for storing the electric power obtained by such a module.
It is configured to be equipped with a lithium-ion battery, etc.).
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal P
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。
Here, the CPU has been described as an example, but DSP (Digital Signal P) has been described.
rosestor), custom LSI, FPGA (Field Programmable)
It can also be applied to LSIs such as e Gate Array).
(実施の形態9)
本明細書に開示する半導体記憶装置は、さまざまな電子機器(遊技機も含む)に適用する
ことができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトッ
プ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digit
al Versatile Disc)などの記録媒体に記憶された静止画または動画を
再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホン
ステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動
車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声
入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波
加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備
、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷
凍冷蔵庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、など
が挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、
産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエン
ジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機
器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃
機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PH
EV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原
動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦
、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げ
られる。これらの電子機器の具体例を図18及び図19に示す。
(Embodiment 9)
The semiconductor storage device disclosed in the present specification can be applied to various electronic devices (including gaming machines). Electronic devices include display devices such as televisions and monitors, lighting devices, desktop or notebook personal computers, word processors, and DVDs (Digit).
Image playback device, portable CD player, radio, tape recorder, headphone stereo, stereo, cordless telephone slave unit, transceiver, portable radio, mobile phone that reproduces still images or moving images stored in recording media such as al Versaille Disc) , Car phone, portable game machine, calculator, mobile information terminal, electronic notebook, electronic book, electronic translator, voice input device, video camera, digital still camera, electric shaver, high frequency heating device such as microwave oven, electric rice cooker , Electric washing machine, electric vacuum cleaner, air conditioning equipment such as air conditioner, dishwasher, dish dryer, clothes dryer, duvet dryer, electric refrigerator, electric freezer, electric freezer refrigerator, DNA storage freezer, smoke detector, Examples include radiation measuring instruments, medical devices such as dialysis machines, and the like. In addition, guide lights, traffic lights, conveyor belts, elevators, escalators,
Industrial equipment such as industrial robots and power storage systems can also be mentioned. In addition, engines using petroleum and moving objects propelled by electric motors using electric power from non-aqueous secondary batteries are also included in the category of electrical equipment. Examples of the moving body include an electric vehicle (EV), a hybrid electric vehicle (HEV) having an internal combustion engine and an electric motor, and a plug-in hybrid electric vehicle (PH).
EV), tracked vehicles with these tire wheels changed to infinite orbits, motorized bicycles including electrically power assisted bicycles, motorcycles, electric wheelchairs, golf carts, small or large vessels, submarines, helicopters, aircraft, rockets, artificial Examples include satellites, space explorers, planetary explorers, and spacecraft. Specific examples of these electronic devices are shown in FIGS. 18 and 19.
図18(A)は、携帯音楽プレーヤであり、本体3021には表示部3023、耳に装着
するための固定部3022、スピーカ、操作ボタン3024、外部メモリスロット302
5等が設けられている。上記実施の形態で例示した半導体記憶装置や半導体装置を、本体
3021に内蔵されているメモリやCPUなどに適用することにより、より省電力化され
た携帯音楽プレーヤとすることができる。
FIG. 18A is a portable music player, and the
5 etc. are provided. By applying the semiconductor storage device or the semiconductor device illustrated in the above embodiment to a memory, a CPU, or the like built in the
さらに、図18(A)に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持た
せ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリー
での会話も可能である。
Further, if the portable music player shown in FIG. 18A is provided with an antenna, a microphone function, and a wireless function and is linked with a mobile phone, wireless hands-free conversation is possible while driving a passenger car or the like.
図18(B)はコンピュータであり、CPUを含む本体9201、筐体9202、表示部
9203、キーボード9204、外部接続ポート9205、ポインティングデバイス92
06等を含む。上記実施の形態に示した半導体記憶装置やCPU等の半導体装置を利用す
れば、省電力化されたコンピュータとすることが可能となる。
FIG. 18B shows a computer, which includes a
Includes 06 and the like. By using a semiconductor device such as a semiconductor storage device or a CPU shown in the above embodiment, it is possible to obtain a computer with reduced power consumption.
図19(A)において、テレビジョン装置8000は、筐体8001に表示部8002が
組み込まれており、表示部8002により映像を表示し、スピーカ部8003から音声を
出力することが可能である。上記実施の形態で例示した半導体記憶装置または半導体装置
を筐体8001に組み込まれた表示部8002を動作するための駆動回路に用いることが
可能である。
In FIG. 19A, the
表示部8002は、液晶表示装置、有機EL素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、DMD(Digital Micromirror Devic
e)、PDP(Plasma Display Panel)などの、半導体表示装置を
用いることができる。
The
A semiconductor display device such as e) or PDP (Plasma Display Panel) can be used.
テレビジョン装置8000は、受信機やモデムなどを備えていてもよい。テレビジョン装
置8000は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線または無線による通信ネットワークに接続することにより、一方向(送信者か
ら受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を
行うことも可能である。
The
また、テレビジョン装置8000は、情報通信を行うためのCPUや、メモリを備えてい
てもよい。テレビジョン装置8000は、上記実施の形態で例示した半導体記憶装置や、
CPUなどの半導体装置を用いることが可能である。
Further, the
It is possible to use a semiconductor device such as a CPU.
図19(A)において、室内機8200及び室外機8204を有するエアコンディショナ
ーは、上記実施の形態で例示したCPUなどの半導体装置を用いた電気機器の一例である
。具体的に、室内機8200は、筐体8201、送風口8202、CPU8203等を有
する。図19(A)において、CPU8203が、室内機8200に設けられている場合
を例示しているが、CPU8203は室外機8204に設けられていてもよい。或いは、
室内機8200と室外機8204の両方に、CPU8203が設けられていてもよい。上
記実施の形態で例示したCPUを用いることにより、省電力に優れたエアコンディショナ
ーを実現できる。
In FIG. 19A, the air conditioner having the
図19(A)において、電気冷凍冷蔵庫8300は、上記実施の形態で例示したCPUな
どの半導体装置を備える電気機器の一例である。具体的に、電気冷凍冷蔵庫8300は、
筐体8301、冷蔵室用扉8302、冷凍室用扉8303、CPU8304等を有する。
図19(A)では、CPU8304が、筐体8301の内部に設けられている。上記実施
の形態で例示したCPUなどの半導体装置を電気冷凍冷蔵庫8300のCPU8304に
用いることによって省電力化が図れる。
In FIG. 19A, the electric refrigerator /
It has a
In FIG. 19A, the
図19(B)、及び図19(C)において、電気機器の一例である電気自動車の例を示す
。電気自動車9700には、二次電池9701が搭載されている。二次電池9701の電
力は、制御回路9702により出力が調整されて、駆動装置9703に供給される。制御
回路9702は、図示しないROM、RAM、CPU等を有する処理装置9704によっ
て制御される。上記実施の形態で例示した半導体記憶装置やCPUなどの半導体装置を電
気自動車9700の処理装置9704に用いることによって省電力化が図れる。
19 (B) and 19 (C) show an example of an electric vehicle which is an example of an electric device. The
駆動装置9703は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置9704は、電気自動車9700の運転者の操作情
報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路
9702は、処理装置9704の制御信号により、二次電池9701から供給される電気
エネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。
The
It is composed by combining. The
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施すること
ができる。
This embodiment can be implemented in combination with other embodiments described herein as appropriate.
1 半導体記憶装置
2 半導体記憶装置
3 半導体記憶装置
10 メモリセル
20 メモリセル
30 メモリセル
100 第1トランジスタ
101 第1半導体層
105 第1ワード線
106 第2ワード線
110 第1ゲート絶縁層
120 第1ゲート電極
130 ソース領域またはドレイン領域
150 第1層間膜
151 絶縁層
152 絶縁層
200 第2トランジスタ
201 第2半導体層
210 第2ゲート絶縁層
220 第2ゲート電極
250 第2層間膜
251 絶縁膜
300a キャパシタ
300b キャパシタ
300c キャパシタ
310a 第1容量電極
310b 第1容量電極
310c 第1容量電極
320 第2容量電極
321 導電層
410 容量層
500 ビット線
700 絶縁層
600 導電層
600a 導電層
600b 導電層
601 導電層
1101 第1トランジスタ
1102 第2トランジスタ
1103 キャパシタ
1141 スイッチング素子
1142 メモリセル
1143 メモリセル群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
3021 本体
3022 固定部
3023 表示部
3024 操作ボタン
3025 外部メモリスロット
8000 テレビジョン装置
8001 筐体
8002 表示部
8003 スピーカ部
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9201 本体
9202 筐体
9203 表示部
9204 キーボード
9205 外部接続ポート
9206 ポインティングデバイス
9700 電気自動車
9701 二次電池
9702 制御回路
9703 駆動装置
9704 処理装置
1 Semiconductor storage device 2
1192
3021
8204
9201
Claims (1)
前記容量素子は、前記第1のトランジスタ上に配置され、
前記第2のトランジスタは、前記容量素子上に配置され、
前記第1のトランジスタのゲートは、前記容量素子の一方の電極と接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記容量素子の一方の電極と接続される半導体装置。 It has a first transistor, a second transistor, and a capacitive element.
The capacitive element is arranged on the first transistor and
The second transistor is arranged on the capacitive element and
The gate of the first transistor is connected to one electrode of the capacitive element,
A semiconductor device in which one of the source and drain of the second transistor is connected to one electrode of the capacitive element.
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