JP2001028443A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JP2001028443A
JP2001028443A JP2000143424A JP2000143424A JP2001028443A JP 2001028443 A JP2001028443 A JP 2001028443A JP 2000143424 A JP2000143424 A JP 2000143424A JP 2000143424 A JP2000143424 A JP 2000143424A JP 2001028443 A JP2001028443 A JP 2001028443A
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Masaru Hisamoto
Kozo Katayama
大 久本
弘造 片山
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Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To reduce leakage current by providing a second insulation film on first semiconductor regions in semiconductor regions having first conductive regions, a first insulation film, first semiconductor regions and second conductive regions and providing third conductive regions on the surface of the second insulation film. SOLUTION: As for sources 250 and drains 350, a gate 500 brings the electric field effect on a channel 150 through an insulation film 980 from both sides. Carriers tunneling an insulation film 931 between the drain 350 and the channel 150 are controlled by the gate 500. In this structure, the electrode 350 can strongly suppress the leakage current because of a barrier 931 sandwiched between the channel 150 and this electrode. When the electrode 250 uses a polycrystalline Si-doped at a high concentration, the electrode becomes a channel feed source and hence n- and p-type devices can be formed according to the conductivity type depending on an impurity.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本願発明は、大規模集積化が可能な半導体装置、並びにこれを用いた半導体記憶装置に関するものである。 The present invention relates to a semiconductor device capable of large-scale integration, and to a semiconductor memory device using the same. 更には、本願発明はこの半導体装置あるいは半導体記憶装置の製造方法に関するものである。 Furthermore, the present invention relates to method for manufacturing a semiconductor device or semiconductor memory device.

【0002】 [0002]

【従来の技術】現在の代表的な集積化半導体装置であるシリコン基板を用いたULSIのトランジスタの主要部は、図1に示すような断面構造を有している。 BACKGROUND ART main part of ULSI transistor using a silicon substrate is the current typical integrated semiconductor device has a sectional structure as shown in FIG. CMOS CMOS
で用いているトランジスタは、半導体基板100に、ソース、ドレインとして高濃度に不純物をドーピングした拡散層(200、300)を電極領域として用いた絶縁ゲート型トランジスタを用いて構成されている。 In used and transistors, a semiconductor substrate 100, a source, and is configured with an insulated gate transistor including a diffusion layer doped with an impurity at a high concentration as drain (200, 300) as the electrode area. 尚、符号500はゲート電極である。 Reference numeral 500 denotes a gate electrode.

【0003】絶縁ゲート型トランジスタ、その代表例たるMOSFETは、制御するチャネルのキャリアが、チャネルとなる基板と反対導伝型キャリアのみを用いる。 [0003] the insulated gate transistor, representative examples serving MOSFET, the carrier of the channel to be controlled, using only the substrate opposite conductivity type carrier to be a channel.
このことから絶縁ゲート型トランジスタはユニポーラデバイスと呼ばれている。 Insulated gate transistor from this is called a unipolar device. ユニポーラデバイスでは、ソース、ドレインといった電極が基板100と電気的に分離されていることがデバイス動作上の基本となる。 The unipolar devices, the source and the electrode such drain is electrically isolated from the substrate 100 underlying on the device operation. 通常、 Normal,
拡散層と基板は、異なる導伝型を用いることでPN接合を形成し、接合のビルトイン障壁によってそれぞれの電極と基板を電気的に分離してきた。 Diffusion layer and the substrate, a PN junction is formed by using a different electrically Den types have been electrically isolates each of the electrodes and the substrate by a built-barrier junction. しかし、ソース、ドレイン間の距離が短くなるに従い、この障壁のみでは良好な分離を果たすことができず、基板へのリーク、そしてソース、ドレイン間にリーク電流を生じる問題が顕著になってきた。 However, the source, as the distance between the drain is shortened, the barrier can not perform a good separation alone, leakage to the substrate, and a source, a problem resulting in leakage current between the drain has become conspicuous. こうした電流リークは、ドレイン電界の影響がソース側まで及ぶため生じるものと考えられている。 Such current leakage, the influence of the drain electric field is thought to occur because the ranging source. そのため、リークを抑制するには、前記不純物拡散層200、300の深さを小さく(浅く)することで、 Therefore, in order to suppress the leakage, by reducing (shallower) the depth of the impurity diffusion layers 200 and 300,
ソース、ドレインの対向面積を小さくすることが有効である。 Source, it is effective to reduce the opposing area of ​​the drain. この深さは図1にXjとして示されている。 This depth is shown as Xj in Fig. しかし、拡散層深さを浅くすると、拡散層の抵抗が増大し、 However, a shallow diffusion layer depth, the resistance of the diffusion layer is increased,
トランジスタの電流駆動力を低下させる問題が生じてきている。 Problem of lowering the current driving capability of the transistor is arisen.

【0004】また、これとは異なるアプローチとして、 [0004] In addition, as a different approach to this,
拡散層電極周囲を絶縁膜層で囲み、電極とチャネル(基板)の間にリークにたいするバリアを設けることが考えられている。 The surrounding diffusion layer electrode enclosed in the insulating layer, it is considered to provide a barrier against leakage between the electrode and the channel (the substrate). また、日本国公開特許公報、特開平10― Also, Japanese Unexamined Patent Publication, Hei 10-
200001に見られる構造は、拡散層電極とチャネル間のみではなく、さらに、チャネル部にも多層の絶縁膜層を差し挟んだ構造になっている。 Structure found in 200001, not only between the diffusion layer electrode and the channel, further has a structure that Sashihasan multilayer insulating film layer in the channel portion. 但し、後者では、その製造工程上、チャネル部が単結晶ではなく多結晶により構成された、一種の薄膜トランジスタ(TFT:Th However, in the latter, the production process, the channel portion is constituted by a polycrystalline rather than single crystal type of thin film transistor (TFT: Th
in Film Transistor)と呼ばれる構造とみることができる。 It can be viewed as a structure called in Film Transistor). これらの構造では、拡散層抵抗を増大させることなくリークを抑制することは可能であるが、絶縁膜を介してチャネル電流を流すことが必要となるため、電流駆動力を低下させる問題が生じてくる。 In these structures, it is possible to suppress leakage without increasing the diffusion layer resistance, since it is necessary to flow a channel current through an insulating film, caused a problem of lowering the current driving force come.

【0005】浅接合化による電極抵抗増大を解決する方法として、ソース、ドレインに金属材を用いることが提案されている。 As a method of solving the electrode resistance increases due to shallow junction, it has been proposed to use a metal material source, drain. 一般には、電極と基板との分離がPN接合ではなく、金属と半導体接触部に形成されるショットキー接合によりなされているため、ショットキーバリア ソース・ドレイン MOSFET(SB-MOSFET) In general, rather than the separation between the electrode and the substrate PN junction, because they are made by the Schottky junction formed in the metal and semiconductor contact portion, the Schottky barrier source and drain MOSFET (SB-MOSFET)
と呼ばれている。 It is called. これらの構造については、例えば、アプライド、フィジックス、レター、65巻、618頁から620頁(Appl. Phys. Lett. 65(5),pp.618-620,19 These structures, for example, 620 pp Applied, Physics, Letters, Vol. 65, from 618 pp (Appl. Phys. Lett. 65 (5), pp.618-620,19
94) において、Tucker等により検討されている。 In 94), it has been studied by Tucker and the like. また、 Also,
実際の試作としては、エス、ピー、アイ、イー、コンファレンス、オン、マイクロエレクトロニック、デバイス、テクノロジー、ツー、1998年7月、エス、ピー、アイ、イー、3506巻、230頁から233頁(P The actual trial, S., P., eye, E., Conference, on microelectronic device, technology, tools, July 1998, S., P., eye, E., 3506, pp. 233 pp. 230 pp. (P
art of the SPIE Conference on Microelectronic Devi art of the SPIE Conference on Microelectronic Devi
ce Technology II, SPIE vol. 3506, pp.230-233)においてWang等の報告がみられる。 ce Technology II, SPIE vol. 3506, pp.230-233) report of Wang and the like can be seen in. これらの報告では、 In these reports,
ショットキー接合を用いた効果として、ソース、ドレイン間の距離を小さくした短チャネル構造でも、接合間のリークを有効に抑えることができることが明らかになってきた。 The effect of using the Schottky junction, the source, even a short channel structure distance was reduced between the drain, it has become clear that it is possible to effectively suppress the leakage of the junction. しかし、PN接合に比べ良好な接合を形成することが困難なため、基板との間のリークが増大してしまい、ソース、ドレイン間のリークの低減効果を打ち消してしまったり、接合のオン抵抗が高いため、結局、電極抵抗の低減効果も見えなくなっている。 However, because it is difficult to form a favorable bond compared with the PN junction, causes a leakage increases between the substrate, source, or worse cancel the effect of reducing leakage between the drain, the on-resistance of the junction because of the high, after all, it is no longer seen also the effect of reducing the electrode resistance.

【0006】又、半導体記憶装置に用いるゲインセルとしては、例えば書き込み用にp型MOS、読み取り用にn型MOSを用いた例が、Shoji Shukuri [0006] As the gain cell for use in a semiconductor memory device, for example, p-type MOS for writing, examples using n-type MOS for reading, Shoji Shukuri
らによるIEDM92、1006−1008に見られる。 It is seen in IEDM92,1006-1008 by et al.

【0007】 [0007]

【発明が解決しようとする課題】本願の第1の目的は、 [SUMMARY OF THE INVENTION A first object of the present application,
リーク電流の極めて低い絶縁ゲート型電界効果型トランジスタを提供するものである。 And provides a very low insulated gate field effect transistor leakage current. 即ち、本願発明は、短チャネル化を進めるために増大してきたリーク電流を低減するために行われてきた上記の様々な対策により生じる駆動力の低下を抑制するものである。 That is, the present invention is to suppress a decrease in driving force generated by the above-described various measures have been performed in order to reduce the leakage current has increased to advance the short channel.

【0008】本願の第2の目的は、記憶特性の良好な半導体記憶装置を提供するものである。 A second object of the present is to provide a good semiconductor memory device of the memory characteristics. 前記のリーク電流の低い絶縁ゲート型電界効果型トランジスタを用いて、 With lower insulated gate field effect transistor of said leakage current,
リーク電流の少ない3端子スイッチング素子を得ることができる。 It is possible to obtain a three-terminal switching element low leakage current. 従って、このことは、特に、半導体記憶素子を形成する上で有効なものとなる。 Therefore, this is particularly becomes effective in forming a semiconductor memory device.

【0009】本願の更に別な目的は、前記の半導体装置、あるいは半導体記憶装置等を提供する為の製造方法を提供するものである。 [0009] Yet another object of the present application is to provide a manufacturing method for providing the semiconductor device, or semiconductor memory device or the like.

【0010】 [0010]

【課題を解決するための手段】先ず、ここでは発明の理解を容易にする為に、本願発明の発明思想の骨子を説明する。 First SUMMARY OF THE INVENTION, wherein in order to facilitate understanding of the invention, illustrating the gist of the invention idea of ​​the present invention. そして、発明の実施の形態の欄に更に詳細な発明の諸形態を説明する。 Then, further illustrating the various embodiments detailed invention in the column of the embodiment of the invention.

【0011】ショットキー接合では、接合を挟む異なる物質の界面ができることにより、PN接合に比べ接合のリークが多くなっている。 [0011] In the Schottky junction, by which can interface between different materials sandwiching the bonding has become much leakage junction compared to PN junction. 従来の図1に示した構造をもとにSB−MOSFETを形成すると、スイッチングに用いているのは、ゲート端部の接合のみで、底面等はスイッチング動作上は不要であるにも関わらず、接合の面積のほとんどを占めることになるため、この底面がリークの主要発生源となっている。 When forming the SB-MOSFET the structure shown in the conventional Figure 1 based on, what used to switching, only the junction of the gate edge, despite the bottom or the like on the switching operation is not required, since will occupy most of the area of ​​the bonding, the bottom has a major source of leakage. こうした不要なリークを抑えるには、図2に模式的に示すように、ゲート50 Such a suppress the unnecessary leakage, as schematically shown in FIG. 2, the gate 50
0、510により、両側からチャネル101を挟む構造にし、不要な接合をなくし、接合をチャネル方向のみとすることが有効である。 The 0,510, a structure sandwiching the channel 101 from both sides, eliminate unnecessary bonding, it is effective to the bonding and only the channel direction. 本発明における具体的構造については、実施形態の説明において、製造方法をもとに詳細に述べる。 The specific structure in the present invention, in the description of the embodiments, described in detail based on the production method. この構造では、スイッチングに必要なゲート端部のみに接合が設けられており、不要な接合によるリークを生じることがない。 In this structure, the switching is provided only in the junction gate end required, does not cause leakage due to unnecessary bonding.

【0012】さらにリークを抑えるため、金属と半導体の間にリークを妨げる障壁となる絶縁層を挟む構造をとっている。 [0012] To further suppress leakage, taking the structure sandwiching an insulating layer serving as a barrier to leakage between the metal and the semiconductor. これは、拡散層電極周辺を絶縁膜で囲む構造を適用したものである。 This is an application of the structure surrounding the peripheral diffusion layer electrode with an insulating film.

【0013】図3は通例のショトッキー接合を説明する為のバンド構造図である。 [0013] FIG. 3 is a band structure diagram for explaining the Shotokki joining customary. 図3には、金属部350と半導体部110の接合領域、及び価電子帯の上端、伝導帯の下端、およびフェルミ準位Efが示される。 In FIG. 3, the junction area of ​​the metal portion 350 and the semiconductor unit 110, and the upper end of the valence band, the conduction band bottom, and the Fermi level Ef is shown. 図4は本願発明で用いる接合を説明する為のバンド構造図である。 Figure 4 is a band diagram for explaining a bonding employed in the present invention. 図4の構成では図3の構造に絶縁物層931が設けられている。 Insulator layer 931 is provided on the structure of FIG. 3 in the configuration of FIG.

【0014】すなわち、ショットキー接合では図3のバンド図に示したように、ショットキーバリアと呼ばれる障壁Pmによりリーク電流を抑えている。 [0014] That is, as the Schottky junction shown in the band diagram of FIG. 3, to suppress the leakage current through the barrier Pm called Schottky barrier. そこに、図4 In there, as shown in FIG. 4
にみられるように、Pmに比べより大きな障壁高さPi As seen in a large barrier height Pi than compared to Pm
を持った絶縁膜をはさむことで、金属側から半導体側に通り抜けるキャリアを低減することができる。 By sandwiching the insulating film having, it is possible to reduce the carrier to pass through from the metal side to the semiconductor side. このショットキー接合に代えて絶縁層を挟んだ構造の接合は、M Junction structure sandwiching an insulating layer in place of the Schottky junction, M
IS接合(MetalInsulation Junc IS junction (MetalInsulation Junc
tion)として知られている。 Known as tion). この例は、例えば、S This example is, for example, S
ze著のフィジックス オブ セミコンダクタ デバイシーズ、第2版、ジョンウィリー アンド サンズ(Physics ze al., Physics of Semiconductor Debaishizu, Second Edition, John Wiley & Sons (Physics
of Semiconductor Devices, secondedition, JOHN WIL of Semiconductor Devices, secondedition, JOHN WIL
EY & SONS)の540頁から553頁に記述されている。 It is described in 553 pages from 540 pages of EY & SONS).
このように高い障壁高さPiを持つ絶縁層を挟んでも、 Also across the insulating layer with such a high barrier height Pi,
絶縁層の膜厚を極めて薄くすることで、トンネル現象を促進できることから、接合のスイッチング動作させることができる。 By very thin film thickness of the insulating layer, because it can facilitate tunneling, thereby switching the operation of the joint.

【0015】一般に、この絶縁膜をトンネル現象により通り抜けるキャリアは、障壁高さ、膜厚、およびキャリアのエネルギーに依存している。 [0015] Generally, the carrier passing through the the insulating film tunneling depends barrier height, thickness, and the energy of the carrier. デバイス構造としては、金属材と絶縁膜間の障壁高さ、絶縁膜の膜厚、非平衡状態のポテンシャル分布を制御することができる。 The device structure can be controlled barrier between the metal material and the insulating film height, the film thickness of the insulating film, the potential distribution of the non-equilibrium state.

【0016】本発明の構造では、さらに、縦形のチャネル配置をとることにより、平面面積を増やすことなくチャネル長の大きなデバイスを形成している。 [0016] In the structure of the present invention, further, by taking a vertical channel arranged to form a larger device channel length without increasing the planar area. これにより、短チャネル化によるリーク電流の増大を抑えることができる。 Thus, it is possible to suppress an increase in leakage current due to short channel. さらに、ゲートを両側に配置することで、より有効に電界効果を活かすことができるようになる。 Further, by disposing the gate on both sides, it becomes more effective so that it can take advantage of the field effect. この縦形構造をとることで、従来困難であった非対称型系のトランジスタを容易に形成することができるようになっている。 The vertical structure by taking, so that it is possible to easily form a transistor of a conventional which was difficult asymmetric system. そのため、絶縁膜による障壁は片側のみに形成することができており、駆動力の低下を抑制することができている。 Therefore, the barrier by the insulating film is able to form only one side, and it is possible to suppress the reduction of the driving force.

【0017】これらの効果を有効に引き出すことで、リーク電流を極めて低く抑制できる3端子トランジスタ構造を得ることができる。 [0017] By withdrawing enable these effects, it is possible to obtain a 3-terminal transistor structure capable of extremely low suppress leakage current. また、この低リーク特性は、記憶保持および、書き込み、読み出し動作に優れた半導体記憶装置を形成する上で有効であることを、実施例をもとに説明する。 Also, the low leakage characteristics, memory retention and write, that is effective in forming an excellent semiconductor memory device in a read operation, an embodiment based.

【0018】 [0018]

【発明の実施の形態】本願発明の実施の形態を具体的に説明するに先だって、本願発明の主な諸形態の概略を列挙し、説明する。 Prior embodiments of DETAILED DESCRIPTION OF THE INVENTION The present invention is specifically described, lists a summary of the major various forms of the present invention will be described.

【0019】本願に係る半導体装置 本願発明の半導体装置の代表的な第1の形態は、第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とを有する半導体領域と、少なくとも前記第1の半導体領域に設けた第2の絶縁膜と、前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有する半導体装置である。 [0019] Representative first embodiment of a semiconductor device the present invention of the present application includes a first conductive region, the first insulating film, a first semiconductor region, and a second conductive region and the semiconductor region is a semiconductor device having at least a second insulating film provided on said first semiconductor region, and a third conductive region provided in the film surface of the second insulating film.

【0020】本発明は新規なスイッチ素子を提供することが出来る。 [0020] The present invention can provide a novel switch element. そして、後述するように、新規な半導体記憶装置のスイッチ部として極めて有用である。 As described later, it is extremely useful as a switch portion of the novel semiconductor memory device. 又、本発明の構造は通例の半導体分野の製造方法によって製造することが出来る。 The structure of the present invention can be manufactured by the manufacturing method of the customary field of semiconductors. 従って、本発明の半導体装置は極めて安価に提供することが出来る。 Accordingly, the semiconductor device of the present invention can provide a very low cost.

【0021】本願発明の半導体装置の代表的な第2の形態は、第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とが積層された半導体積層領域と、少なくとも前記第1の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第2の絶縁膜と、前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有する半導体装置である。 [0021] Representative second embodiment of a semiconductor device of the present invention, the first conductive region, the first insulating film, a first semiconductor region, and the semiconductor layered region and the second conductive region are stacked When, at least the second insulating film provided on a side surface intersecting the stack direction of the semiconductor multilayer region of the first semiconductor region, said third conductive region provided in the film surface of the second insulating film When a semiconductor device having a.

【0022】上記の諸形態では、第1の導電領域、第1 [0022] In various embodiments described above, the first conductive region, the first
の絶縁膜、第1の半導体領域、および第2の導電領域とを有する半導体領域が、絶縁ゲート型電界効果型トランジスタの電荷移送手段及び電荷移送領域を構成する。 The insulating film, the first semiconductor region, and a semiconductor region having a second conductive region, constituting the charge transfer means and the charge transfer region of an insulated gate field effect transistor. 前記第1の半導体領域は、いわゆるチャネル領域に、前記第1及び第2の導電領域はソースあるいはドレインのいずれかに相当する。 Said first semiconductor region, the so-called channel region, the first and second conductive regions correspond to either the source or the drain. これらをソースあるいはドレインと称するかはその動作状態に依存する相違にすぎない。 These or referred to as a source or drain is only differences that depend on the operating state. そして、前記第1の導電領域、第1の絶縁膜、第1の半導体領域の半導体領域が、図4を用いて説明したバンド構造を有する積層体である。 Then, the first conductive region, the first insulating film, a semiconductor region of the first semiconductor region, a laminate having a band structure described with reference to FIG. 本形態において、前記第1の絶縁膜を設けた点がわけても重要な点である。 In this embodiment, the even first divided the point that is provided with an insulating film is important.

【0023】この第1の絶縁膜は、通例第1の導電領域として用いる金属の酸化物、酸化度の低い酸化物、窒化物、窒化度の低い窒化物、シリコンと金属の酸化物、シリコンと金属の窒化物、あるいはこれらの内の少なくとも2者を含む絶縁物などが用いられる。 [0023] The first insulating film is an oxide of the metal used as the customary first conductive region, lower oxides of oxides, nitrides, low degree of nitriding nitride, oxide of silicon and metal, and silicon nitrides of metals, or the like insulating material comprising at least two parties of these are used. より具体的に、 More specifically,
これらの金属とこれに適した絶縁物の諸例をかかげれば、耐熱金属とその酸化物、窒化物、あるいはシリサイドが好適である。 If Kakagere various examples of these metals and insulators which are suitable for this refractory metal and its oxide, nitride, or silicide are preferred. 更に、具体例をかかげれば、金属あるいは金属相当の導電体として、チタン、チタンシリサイド、タングステン、タングステン・シリサイド、コバルト、コバルト・シリサイド、白金、白金シリサイド、ニッケル、ニッケル・シリサイドなどをあげることが出来る。 Furthermore, Kakagere a specific example, as the metal or metal corresponding conductor, titanium, titanium silicide, tungsten, tungsten silicide, cobalt, cobalt silicide, platinum, platinum silicide, nickel, and the like nickel silicide can. 絶縁物の具体例としては、シリコン酸化物、シリコン窒化物などが代表例である。 Specific examples of the insulating material, silicon oxide, silicon nitride is a typical example. 更に、絶縁物の例としては、前記各種金属あるいは耐熱金属の酸化物、あるいは窒化物などをあげることが出来る。 Further, examples of the insulator, the various metal or an oxide of a refractory metal, or nitride, or the like can be mentioned. チタンとチタン・シリサイドなどは熱的に安定であり、好ましい例である。 Titanium and titanium silicide is thermally stable, and preferred examples.
シリコン酸化物、あるいはシリサイド等は通例の半導体分野に製造工程に多く用いられている材料であり、本願発明の半導体装置、半導体記憶装置の製造に好都合である。 Silicon oxide, or silicide is a material used in many manufacturing processes customary field of semiconductor, the semiconductor device of the present invention, it is advantageous for the manufacture of the semiconductor memory device. 勿論、その要求によって、前記例示した金属および絶縁物を適宜組み合わせて用いることが出来る。 Of course, depending on the requirements, it can be used by combining the exemplary metal and insulator as appropriate.

【0024】そして、これらの絶縁膜が当該接合におけるトンネル効果を奏する厚さとなす。 [0024] Then, thickness and form of these insulating films exhibit the tunnel effect in the joint. この絶縁膜の厚さ例をかかげれば、シリコン酸化物の場合、3nm以下、 If Kakagere thicknesses example of the insulating film, when the silicon oxide, 3 nm or less,
好ましくは1nmより2nm程度が多用される。 Preferably about 2nm is frequently used than 1 nm.

【0025】尚、第1の導電領域と第1の絶縁膜の具体例について言及したが、これらの諸例は、以下本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。 [0025] Note that the first conductive region and has been mentioned a specific example of the first insulating film, these various examples, with respect to various embodiments, various embodiments of the invention as described herein below it is needless to say that those that can be applied.

【0026】第3の形態は、ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタにおいて、ソースまたはドレイン電極となる第1の導電領域上に第1の絶縁物層を有し、前記第1 [0026] The third embodiment is the insulated gate field effect transistor having a source and drain and the gate electrode and the channel region has a first insulator layer on the first conductive region serving as a source or drain electrode the first
の絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体層上にドレインまたはソース電極となる第2の導電領域を有し、前記チャネル領域側面に第2の絶縁膜層を有し、前記第2の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有することを特徴とする半導体装置と言うことが出来る。 Of the upper portion of the insulating film includes a semiconductor material layer serving as a channel region, a second conductive region serving as a drain or source electrode on the semiconductor layer, have a second insulating layer on the channel region side and, it can be said that the semiconductor device and having a gate electrode on the field effect on the channel region through the second insulating film layer.

【0027】上記の各部の材料の選択によって、下記の諸形態が考えられる。 [0027] By selection of the material of the respective parts mentioned above can be considered various forms described below.

【0028】本願の第4の形態は、前記の諸形態における第1の導電領域が金属材料により形成されているものである。 The fourth aspect of the present application, the first conductive region in various forms of the is being formed by a metallic material.

【0029】更に、本願の第5の形態は、前記の諸形態における前記第1の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。 Furthermore, a fifth embodiment of the present application, those that are formed by substantially metalized semiconductor material by the first conductive region in various forms of the is doped with an impurity at a high concentration is there.

【0030】更に、本願の第6の形態は、第2の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。 Furthermore, a sixth aspect of the present application are those which are formed by substantially metalized semiconductor material by the second conductive region is doped with an impurity at a high concentration.

【0031】本願発明においては、前記の各導電領域を組み合わせ用いることが出来る。 [0031] In the present invention, it may be used in combination with each of the conductive regions of the. 即ち、本願の第7の形態は、前記第1の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第2の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。 That is, the seventh embodiment of the present application, the first conductive region is formed by metalized semiconductor material by doping impurities on the metal material or a high concentration, impurity and the second conductive region is a high concentration are those formed by semiconductor material metallized by doping.

【0032】本願の第8の形態は、前記第1の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第2の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。 The eighth form of the present application, the first conductive region is formed by metalized semiconductor material by doping impurity at a high concentration, the second conductive region is a metal material or a high concentration are those formed by metalized semiconductor material by doping impurities.

【0033】前記半導体材料を母材とした金属化に必要な不純物のドープ量は、通例の半導体分野における範囲を用いて十分である。 The doping amount of impurity needed to metallization the semiconductor material as a base material is sufficient with a range in the field of semiconductors customary. シリコンに対してのドープ量は通例、10 20 cm ―3程度以上の範囲である。 Doping amount of the silicon is in the range typically above about 10 20 cm -3.

【0034】これらのドープ量に関する諸例は、本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。 [0034] Various examples of these doping amount, various forms of the invention described herein, it is needless to say that those that can be applied to various embodiments.

【0035】尚、本願発明の半導体装置において、第1 [0035] In the semiconductor device of the present invention, the first
の導電領域および第2の導電領域に挟まれた半導体領域が、電界効果型トランジスタの電荷移送領域、即ち、いわゆるチャネル領域を構成する。 Conductive region and the second conductive region semiconductor region sandwiched between of the charge transfer region of a field effect transistor, i.e., constitutes a so-called channel region. 従って、この意味において、本願発明においては、電荷移送領域は、半導体領域とトンネル絶縁膜との双方で電荷移送領域を構成することとなる。 Accordingly, in this sense, in the present invention, charge transfer region, constitutes the charge transfer region in both the semiconductor region and the tunnel insulating film. 従って、この意図を示す形態の例は次のように言うことが出来る。 Accordingly, examples of the form shown this intention can be said as follows.

【0036】本願発明の第9の形態は、第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とを有する半導体領域と、前記第2の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第2の絶縁膜と、前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有し、且つ前記第1あるいは第2 The ninth embodiment of the present invention, the first conductive region, the first insulating film, a semiconductor region having a first semiconductor region, and the second conductive region, said second semiconductor region a second insulating film provided on a side surface intersecting the stacking direction of the semiconductor region, anda third conductive region provided in the film surface of the second insulating film, and the first or the second
の導電領域の内のいずれかが高濃度に不純物をドーピングした多結晶シリコンにより形成され、前記第1あるいは第2の導電領域の内の他方のいずれかが金属により形成され、前記第1の導電領域から第2の導電領域に流れる電流経路に、シリコンおよびトンネル絶縁膜が配置されている半導体装置である。 One of the conductive regions are formed by polycrystalline silicon doped with an impurity at a high concentration, one of the other of the first or the second conductive region is formed by a metal, the first conductive a current path from the region in the second conductive region, a semiconductor device having a silicon and the tunnel insulating film is disposed.

【0037】上記の形態をより具体的に示せば、本例はソースが高濃度不純物をドーピングした多結晶シリコンにより形成され、ドレインが金属により形成され、ソースからドレインに流れる電流経路において、シリコンとトンネル絶縁膜が配置されている半導体装置と言うことが出来る。 [0037] If Shimese more specifically the above embodiment, the present embodiment is formed by polycrystalline silicon source is doped with a high concentration impurity, the drain is formed of a metal, in a current path that flows from the source to the drain, and silicon it can be said that the semiconductor device a tunnel insulating film is disposed.

【0038】これまで述べてきた本願発明の諸形態の半導体装置の更なる実用上の形態を示せば、当該半導体装置のスイッチングがオフ状態においてチャネル部のキャリアが空乏化されている半導体装置であると言うことが出来る。 [0038] If Shimese further practical form of various embodiment of a semiconductor device of the present invention described so far, the switching of the semiconductor device is a semiconductor device in which the carrier of the channel portion is depleted in the OFF state it is possible to say that. 半導体記憶装置次に、これまで説明してきた半導体装置、即ち絶縁ゲート型電界効果型トランジスタを用いた半導体記憶装置について説明する。 The semiconductor memory device Next, a semiconductor device which has been described so far, i.e. a semiconductor memory device using an insulated gate field effect transistor will be described.

【0039】当該半導体記憶装置の代表的な第10の形態は、前述の本願発明の諸半導体装置のいずれかを情報書き込み装置とし、前記第1の導電領域を電荷保持部とし、この電荷保持部に電気的に接続された情報読み出し素子を有する半導体記憶装置である。 [0039] Representative tenth embodiment of the semiconductor memory device, any of various semiconductor devices of the above the present invention is an information writing device, the first conductive region and the charge holding portion, the charge holding portion a semiconductor memory device having electrically connected to the information reading device to.

【0040】そして、前記情報読み出し素子が電界効果型トランジスタであるのが、より実際的な半導体記憶装置である。 [0040] And, the information reading device is a field effect transistor is more practical semiconductor memory device.

【0041】そして、この形態の半導体記憶装置において、前記電荷保持部が絶縁膜で囲まれ、前記電荷保持部に保持した電荷量により情報を記憶することが、より好ましい。 [0041] In the semiconductor memory device of this embodiment, the charge holding portion is surrounded by the insulating film, that stores information by the amount of charge held in the charge holding portion is more preferable.

【0042】このように、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、当該半導体記憶装置の電荷蓄積ノード側に、前記本願発明の係わる半導体装置のトンネル絶縁膜に接して設けられた導電領域を接続するのが好ましい。 [0042] Thus, when the semiconductor memory device using various forms of the semiconductor device of the present invention as an information writing means, the charge storage node side of the semiconductor memory device, a tunnel of a semiconductor device according of the present invention preferably connected to conductive region provided in contact with the insulating film.
それは、蓄積電荷を確保するにとより好都合であるからである。 It is because it is more convenient and to ensure accumulated charge. 勿論、当該半導体装置の第1および第2の導電領域のいずれを当該半導体記憶装置の電荷蓄積ノード側に設置しても、半導体記憶装置を提供できることは言うまでもない。 Of course, even if any of the first and second conductive regions of the semiconductor device placed on the charge storage node side of the semiconductor memory device, it can of course be provided a semiconductor memory device.

【0043】又、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、N型の絶縁ゲート型電界効果型トランジスタを横型の素子として配置し、P型の絶縁ゲート型電界効果型トランジスタとして本願に係るトンネル絶縁膜をい用いた縦型の素子として用いるのがより好都合である。 [0043] In the case of the semiconductor memory device using various forms of the semiconductor device of the present invention as an information writing means, arranged N-type insulated gate field effect transistor as lateral elements, insulation of the P-type used as a vertical-type element using had a tunnel insulating film according to the present as the gate type field effect transistor is more convenient.

【0044】本願発明の半導体記憶装置の代表的な第1 [0044] Representative first semiconductor memory device of the present invention
1の形態は、キャリアを移動せしめる第1の経路と、前記第1の経路の伝導性を変化させる電界を生成する電荷を蓄積する為の手段と、所望の電圧に対して所望の電荷を前記電荷を蓄積する為の手段に供給する手段とを、有し、且つ所望の電荷を前記電荷を蓄積する為の手段に供給する手段が、金属性電極部、トンネル絶縁膜、および半導体領域とを有する接合を有することを特徴とすることである。 1 embodiment, the a first path for moving the carrier, and means for storing charge to generate an electric field that changes the conductivity of the first path, a desired charge to the desired voltage and means for supplying to the means for storing charge, a, and means to supply means for accumulating the charge of the desired charge, the metal electrode portions, the tunnel insulating film, and a semiconductor region is that characterized by having a junction having.

【0045】言い換えれば、この形態は、本願発明に係る半導体装置なる電界効果型トランジスタ(T1)のソースまたはドレイン電極と、半導体基板上に形成された絶縁ゲート型電界効果型トランジスタ(T2)を有する半導体記憶装置において、T1のチャネルを介してT2 [0045] In other words, this embodiment has a source or drain electrode of a semiconductor device comprising a field-effect transistor (T1) according to the present invention, formed insulating gate type field effect transistor on a semiconductor substrate (T2) in the semiconductor memory device, through the channel of the T1 T2
のゲート電極に接続がなされている半導体記憶装置である。 A semiconductor memory device connected to the gate electrode is made of. そして、トンネル絶縁膜を利用してスイッチ動作を行なうものである。 Then, it performs a switching operation by using the tunnel insulating film. 前述の本願発明に係る半導体装置なる電界効果型トランジスタ(T1)は、少なくとも、導電領域―チャネル領域―トンネル絶縁膜―金属導電領域の積層構造を有する。 According to the foregoing the present invention a semiconductor device comprising a field-effect transistor (T1) is at least, conductive region - it has a laminated structure of the metal conductive region - the channel region - the tunnel insulating film. ここで、導電領域、ないしは金属導電領域が、電界効果型トランジスタのソース、あるいはドレインに相当するものである。 The conductive region, or the metal conductive region corresponds to the field effect transistor source or drain. 従って、前記T1とT2の接続は次の形態がある。 Therefore, connection of the T1 and T2 have the following form.

【0046】(1)導電領域―半導体領域―トンネル絶縁膜―金属導電領域―T2のゲート、 (2)金属導電領域―トンネル絶縁膜―半導体領域―導電領域―T2のゲート そして、この場合、実際の構造においては、前記(1) [0046] (1) conductive region - semiconductor region - a tunnel insulating film - the gate of the metal conductive region -T2, (2) metal conductive region - the tunnel insulating film - semiconductor regions - gate conductive region -T2 In this case, the actual in the structure of the (1)
における金属導電領域―T2のゲート、あるいは前記(2)における導電領域―T2のゲートは同一層で形成し、その両者の役割を兼ねることが、より実際的である。 The gate of the metal conductive region -T2 or gate conductive regions -T2 in the (2), is formed in the same layer in, also serve the role of both is more practical.

【0047】本願発明の半導体記憶装置の動作を要約すれば、前記第11の形態にある電荷によって情報を記憶させた半導体記憶装置において、書き込み素子T1を介して電荷を出し入れし、T2を電荷の保持状況を読み出す読み出し素子としていると言うことが出来る。 [0047] In summary the operation of the semiconductor memory device of the present invention, in a semiconductor memory device having stored information by certain charges in the eleventh embodiment, and out charges through the write element T1, the charge T2 it can be said to be a reading device for reading the retention situation.

【0048】本願発明の半導体装置の、第12の形態は、半導体基板と、当該半導体基板に相対して設けられた第1の不純物領域及び第2の不純物領域と、少なくとも前記第1不純物領域及び第2の不純物領域に挟まれた第1の半導体領域を覆う第1の絶縁膜と、当該第1の絶縁膜の上部に設けられた第1の導電領域、第2の絶縁膜、第2の半導体領域、および第2の導電領域とを有する半導体領域と、前記第2の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第3の絶縁膜と、前記第3の絶縁膜の膜面に設けられた第3の導電領域と、を有する半導体装置である。 The semiconductor device of the present invention, the twelfth embodiment includes a semiconductor substrate, a first impurity region and a second impurity region provided relative to the semiconductor substrate, at least the first impurity region and a first first insulation covering the semiconductor region film sandwiched between the second impurity region, said first conductive region provided in an upper portion of the first insulating film, a second insulating film, the second a semiconductor region having a semiconductor region, and a second conductive region, said third insulating film provided on a side surface intersecting the stacking direction of the semiconductor region of the second semiconductor region, the third insulating film a third conductive region provided in the film plane, a semiconductor device having a.

【0049】本形態は、スイッチ素子部を構成する電界効果型トランジスタ部が、そのチャネル領域が当該半導体記憶装置の基板に交差、ないしは実質的に直交する方向に構成されている。 [0049] This embodiment is a field effect transistor portion constituting the switching element is, the channel region is formed intersecting the substrate of the semiconductor memory device, or in a direction substantially orthogonal. これはいわゆる縦形半導体装置と称されている形態である。 This is a form that is called a so-called vertical semiconductor device. 従って、この形態は装置の小型化に有利である。 Therefore, this embodiment is advantageous for downsizing of the apparatus. 更に、前記第2の半導体領域の側壁が絶縁膜で覆われた構造を採用すれば、よりリーク電流の少ない半導体記憶装置を提供することが出来る。 Furthermore, by employing the sidewalls of the second semiconductor region is covered with an insulating film structure, it is possible to provide a more semiconductor memory device with less leakage current.

【0050】本願発明の主なその他の形態 本願の第13の形態は、前記第10の半導体装置において、書き込み素子のゲート電極配線と基板電位間に電位を安定化させる手段を有する集積半導体装置である。 The 13th form of the major other forms present of the present invention, in the semiconductor device of the tenth, an integrated semiconductor device having a means for stabilizing the potential between the gate electrode wiring and the substrate potential of the write element is there. より具体的な要請は、電源が切れた場合においてもゲート電極と導電領域との間の相対的な電位関係が固定されていることである。 More specific requirement is that the relative potential relationship between the even gate electrode and the conductive region when the power is off is fixed. この電位の安定化の為の手段の最も簡単で実用的なものは抵抗である。 The most simple and practical things means for stabilization of the potential is a resistor. しかし、本要請に答えるには多くの回路を用いることが出来る。 However, the answer to the request can be used a number of circuits.

【0051】本願の第14の形態は、例えば、前記第1 The fourteenth embodiment of the present application, for example, the first
1、ないしは前記第12の半導体記憶装置を少なくとも2つ用いた集積半導体装置において、読み出し素子T2 1, or in claim 12 at least two reference integrated semiconductor device of the semiconductor memory device, the read element T2
が電気的に縦積みされた配置をとっている半導体装置である。 There is a semiconductor device that has taken electrically longitudinally stacked placement.

【0052】本願の第15の形態は、例えば、前記の諸半導体記憶装置において、情報読み出し時に、書き込み素子T1のゲート電極電位を変えることなく、T2のソース、ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。 [0052] 15 embodiment of the present application, for example, in various semiconductor memory device described above, when the information read, without changing the gate electrode potential of the write elements T1, T2 source, by changing the drain voltage, the the gate electrode and the source is a semiconductor memory device for reading operation by applying a potential difference change between the drain electrode.

【0053】前述したように、ゲート電位が固定される必要があることから、本願発明の半導体記憶装置においては、ゲート電位を固定し、ソースあるいはドレインの電位を変化させるのが好ましい。 [0053] As described above, since it is necessary to gate potential is fixed, in the semiconductor memory device of the present invention, the gate potential is fixed, it is preferable to change the potential of the source or the drain.

【0054】本願の第16の形態は、例えば、前述の諸半導体記憶装置において、情報読み出し時に、読み出し素子T2のゲート電極電位を変えることなく、ソース、 [0054] The sixteenth embodiment of the present application, for example, in various semiconductor memory device described above, when the information read, without changing the gate electrode potential of the reading device T2, the source,
ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。 By varying the drain voltage, a semiconductor memory device for reading operation by giving the gate electrode and the source, the potential change of the drain electrode.

【0055】本願の第17の形態は、例えば、前記第1 [0055] 17 embodiment of the present application, for example, the first
1ないしは第12の半導体記憶装置を複数用いてアレイ状に配置し、基板上に形成された読み出し素子T2のソース、ドレイン電極に接続された配線層が直交するように平面配置されている半導体記憶装置である。 1 or arranged in an array using a plurality of 12 semiconductor memory device, the source of the read element T2 formed on a substrate, a semiconductor memory in which the wiring layer connected to the drain electrode is planar arranged orthogonally it is a device.

【0056】本願の第18の形態は、本願に係わる半導体装置、ないしは半導体記憶装置、例えば前記第1、第2、あるいは第10、第11の半導体装置、ないしは半導体記憶装置が、SOI(Silicon On In [0056] eighteenth embodiment of the present application, the semiconductor device according to the present application, or a semiconductor memory device, for example, the first, second or tenth, eleventh semiconductor device, or semiconductor memory devices, SOI (Silicon On In
sulator)基板上に形成されている集積化半導体装置である。 Sulator) is integrated semiconductor device formed on a substrate. 基板に絶縁基板を用いることから、本願発明のリーク電流の抑制された半導体装置、ないしは半導体記憶装置の要請がより有効に機能する。 Since an insulating substrate on a substrate, a semiconductor device with suppressed leakage current of the present invention, or requests for a semiconductor memory device functions more effectively.

【0057】本願の第19の形態は、上記集積半導体記憶装置において、書き込み素子のゲート電極配線と基板電位間に電力を消費することなく電位を安定化させる装置を有する集積半導体装置である。 [0057] The 19th embodiment of the present invention, in the integrated semiconductor memory device, an integrated semiconductor device having a device for stabilizing a potential without consuming power between the gate electrode wiring and the substrate potential of the writing element.

【0058】本願の第20の形態は、電界効果トランジスタによる書き込み装置と、該書き込み装置と異なる導電型をもった電界効果トランジスタによる読み出し装置を持つ半導体記憶装置である。 [0058] twentieth embodiment of the present application is a semiconductor memory device having a writing device according to a field effect transistor, the read-out device by the electric field effect transistor having a different conductivity type as the writing device.

【0059】本願の第21の形態は、例えば前記20の半導体記憶装置において、情報読み出し時に、書き込み素子のゲート電極に、電荷保持時に比べ書き込み素子のチャネルをよりオフ状態とする電位を加える半導体記憶装置である。 [0059] 21 embodiment of the present application, for example, in the semiconductor memory device of the 20, at the time of information reading, the gate electrode of the write element, a semiconductor memory applying a potential more turned off the channel of the write element than when the charge retention it is a device.

【0060】本願の第22の形態は、例えば前記20の半導体記憶装置において、書き込まれる電位情報が少なくとも3つ以上の値を持つ集積半導体装置である。 [0060] 22 embodiment of the present application, for example, in the semiconductor memory device of the 20 potential information to be written is an integrated semiconductor device having at least three or more values.

【0061】本願の第23の形態は、例えば前記21の半導体記憶装置において、保持された電荷情報を連続した電位として読み出す集積半導体装置である。 [0061] 23 embodiment of the present application, for example, in the semiconductor memory device of the 21, is an integrated semiconductor device for reading the charge information stored as a continuous potential. 本願の第24の形態は、例えば前記12、あるいは前記20の半導体装置において、保持電荷とゲート電極電位により演算処理を行なわせる機能を付加した半導体装置である。 24th form of the present application, for example the 12 or the semiconductor device of the 20, a semiconductor device obtained by adding a function to perform the arithmetic processing by the holding charges and the gate electrode potential.

【0062】本願の製造方法に係わる発明の主な形態 本願の製造方法に係わる第1の形態は、半導体基板上に第1の絶縁膜を形成する工程と、この絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、この金属材層もしくは金属化された半導体材料層の上部に第2の絶縁膜を形成する工程と、この第2の絶縁膜上に半導体材料層を形成する工程と、この半導体材料層の側面に第3の絶縁膜を形成する工程と、この第3の絶縁膜の側面に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程を有する半導体装置の製造方法である。 [0062] The first embodiment according to the manufacturing method of the major forms present of the present manufacturing according to the method invention includes the steps of forming a first insulating film on a semiconductor substrate, a metal layer or high on the insulating film forming a semiconductor material layer that has been metallized by doping impurities to concentration, and forming a second insulating film on the metal material layer or metalized layer of semiconductor material, the second of forming a semiconductor material layer on the insulating film, doping and forming a third insulating film on the side surface of the semiconductor material layer, an impurity in the metal layer or a high concentration on the side surface of the third insulating film it is a manufacturing method of a semiconductor device having a step of forming a metallized semiconductor material layer by.

【0063】本願の製造方法に係わる第2の形態は、半導体基板上に第1の絶縁膜を形成する工程と、この第1 [0063] The second embodiment according to the manufacturing method of the present application, the steps of forming a first insulating film on a semiconductor substrate, the first
の絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、前記金属材層もしくは金属化された半導体材料層の上部に第2の絶縁膜を形成する工程と、半導体材料をアモルファス状態で形成する工程と、このアモルファス状態の半導体材料層に所定の金属層を形成する工程と、加熱によって当該金属によって前記アモルファス状態の半導体材料層を結晶化する工程を有する半導体装置の製造方法である。 Forming a metalized semiconductor material layer by doping impurities into the metal layer or high density on the insulating film, a second insulating film on the metal material layer or metalized layer of semiconductor material forming a forming a semiconductor material in an amorphous state, crystallization and forming a predetermined metal layer on a semiconductor material layer of the amorphous state, the semiconductor material layer of the amorphous state by the metal by heating it is a manufacturing method of a semiconductor device having a step of.

【0064】この第2の半導体装置の製造方法は、わけても前記の縦型のトランジスタを製造するに当って有効である。 [0064] manufacturing method of the second semiconductor device, Waketemo is effective hitting To fabricate a vertical transistor of the. 即ち、本願発明の半導体装置では、半導体層を金属あるいは絶縁物層の上部に半導体層を積層する工程を有するので、当該半導体層を形成後の加熱によって、 That is, in the semiconductor device of the present invention, since a step of laminating a semiconductor layer of the semiconductor layer on top of metal or insulator layers, by heating after forming the semiconductor layer,
良好に結晶化する本方法が有効なのである。 The method to satisfactorily crystallize is valid.

【0065】前記第2の半導体装置の製造方法に用いる金属の代表例はニッケル(Ni)である。 [0065] Representative examples of the metal used in the production method of the second semiconductor device is nickel (Ni). この金属層の厚さは、結晶化を要するアモルファス状態の半導体材料層の厚さにも依存する。 The thickness of the metal layer depends on the thickness of the semiconductor material layer in an amorphous state requiring crystallization. その厚さの例をあげれば、概ね2nmより15nm、あるいは5nmより12nm程度を多用する。 By way of example of its thickness, intensive approximately 12nm than approximately 15nm than 2nm or 5 nm,. 加熱は摂氏500度より700度程度の範囲から選択される。 Heating is selected from the range of about 700 degrees from 500 degrees Celsius. 実際の製造に際して、やや低温の領域、500度より560度程度が好ましい。 In actual manufacture, a slightly lower temperature region, preferably 560 degrees from 500 degrees. 加熱の雰囲気は真空で十分である。 Atmosphere heating is sufficient in vacuo. 加熱時間も結晶化を促す半導体層の厚さに依存するが、概ね20時間程度である。 The heating time is also dependent on the thickness of the semiconductor layer to promote crystallization, but is generally about 20 hours.

【0066】尚、アモルファス状態の半導体材料層に金属層、例えばニッケル層を形成し、加熱によって、ニッケルをこの半導体層に移動させ、この移動過程で、当該アモルファス状態の半導体材料層が結晶化する。 [0066] The metal layer on the semiconductor material layer in an amorphous state, for example, to form a nickel layer, by heating, to move the nickel on the semiconductor layer, in this moving process, the semiconductor material layer of the amorphous state is crystallized . この現象自体はMILC(Metal Induced La This phenomenon itself is MILC (Metal Induced La
teral Crystalization)として知られている。 It is known as teral Crystalization).

【0067】以下、図面を用いて本願発明の実施例について詳細に説明する。 [0067] Hereinafter, will be described in detail an embodiment of the present invention with reference to the drawings.

【0068】図11は、本発明による代表的な素子の断面構造を表わしたもの、また図12はその平面レイアウトを示したものである。 [0068] Figure 11 is one showing the sectional structure of a typical device according to the present invention, and FIG. 12 shows the plan layout. 本素子の配線構造およびその製造方法は、通常のLSIと同様のため、図11では、素子基本部分の形成終了時の構造で示し、いわゆる素子間等で行われる配線層については省略している。 The method of the wiring structure and a manufacturing this device, because of like a normal LSI, FIG. 11 shows the structure of the formation end of the element base portion, are omitted wiring layer takes place in a so-called inter-element or the like . 図11において、250、350はソース、ドレインであり、チャネル150に対して絶縁膜980を介して、ゲート5 11, 250, 350 source, a drain, via the insulating film 980 to the channel 150, the gate 5
00が電界効果を両側から及ぼしている。 00 has had a field-effect from both sides. ドレイン35 Drain 35
0とチャネル150間に挟まれた絶縁膜931を通過(トンネル)するキャリアが、ゲート500により制御されている。 0 and passing through the insulating film 931 sandwiched between the channel 150 (tunnel) to the carrier, are controlled by the gate 500. 600はドレイン350から引き出す埋め込み配線層である。 600 denotes a wiring layer embedded drawn from the drain 350.

【0069】この構造では、図2で示したチャネル以外の不要な接合は存在せず、また、チャネルと電極との接合に絶縁膜931を挟むことになり、リーク電流を抑制することができる。 [0069] In this structure, unnecessary bonding other than the channel shown in FIG. 2 is not present, also results in interposing the insulating film 931 for bonding the channel and the electrode, it is possible to suppress the leakage current.

【0070】以下、図5から図11を用いてその製造工程を説明する。 [0070] Hereinafter, the manufacturing process will be described with reference to FIG. 5 to FIG. 11.

【0071】シリコン基板100表面に厚さ500nm [0071] The thickness of 500nm on the surface of the silicon substrate 100
の熱酸化膜900を形成する。 Forming a thermal oxide film 900. 次いで、この上部にホトレジスト層を形成し、このホトレジスト層を所望形状にパターニングする。 Then, a photoresist layer is formed on the upper, patterning the photoresist layer into a desired shape. そして、こうして準備したシリコン基板を通例の異方性のドライエッチングにより熱酸化膜900中に、例えば300nmの深さの溝102、10 Then, thus-prepared silicon substrate during the thermal oxide film 900 by dry etching customary anisotropy, for example, 300nm depth of the grooves 102,10
3を形成する。 3 to form. (図5) 上記基板表面にタングステンを堆積し、CMP(Chemic (Figure 5) to deposit tungsten on the substrate surface, CMP (Chemic
al Mechanical Polishing)法により、溝102、10 By al Mechanical Polishing) method, groove 102,10
3以外に堆積したタングステンを取り除く。 3 remove the deposited tungsten in addition. この工程はダマシン法として知られている。 This process is known as damascene method. これにより、溝10 As a result, the groove 10
2、103中にタングステン600を詰め込んだ構造が得られる。 Packed structure in which a tungsten 600 in 2,103 is obtained. (図6) 上記基板上にチタン100nm(350)、チタンオキサイド5nm(931)を堆積し、さらに、多結晶シリコン200nm(150)を堆積する。 (6) titanium on the substrate 100 nm (350), depositing a titanium oxide 5 nm (931), further depositing a polycrystalline silicon 200 nm (0.99). この多結晶シリコン層150はチャネルとなる層である。 The polycrystalline silicon layer 150 is a layer serving as a channel. ここを単結晶化することでリーク電流を生じるもととなる粒界の準位を低減することができる。 It is possible to reduce the level of the grain boundaries with master cause leakage current can be single-crystallized here. 本素子構造は、図5を用いて説明した溝を形成する以外、パターニングを行う工程を有さない。 In this element structure, except for forming a groove has been described with reference to FIG. 5, no step of patterning. また、溝を用いて形成した下部配線層は、図11に示したように、チャネル部150等の下に配置している。 The lower wiring layer formed using the groove, as shown in FIG. 11, are arranged underneath such channel portion 150. そのため、最初に積層構造をはり合せることで形成し、上部から積層をパターニング加工することで形成することができる。 Therefore, formed by bonding a first stacked structure can be formed by patterning the stacked from top. そのため、単結晶を用いたチャネルを実現することができる。 Therefore, it is possible to realize a channel using a single crystal. (図7) また、前記のチタンオキサイド堆積後、ニッケル薄膜を堆積する。 (7) In addition, after the titanium oxide deposition, to deposit a nickel thin film. こののち、アモルファス状のシリコンを堆積し、550℃の低温熱処理を加えることで、ニッケルをシリコン中移動させ、多結晶シリコン層150を結晶化することができる。 Thereafter, by depositing an amorphous silicon, the addition of low-temperature heat treatment of 550 ° C., nickel moves in the silicon, the polycrystalline silicon layer 150 can be crystallized. これにより良好な結晶性を持つチャネル領域を得ることができる。 This provides the channel region having a good crystallinity. 尚、このニッケル薄膜は、2nmより10nmの厚さの範囲、より好ましくは3nmより6nmの範囲で選択される。 Incidentally, the nickel film has a thickness ranging from 10nm than 2 nm, more preferably selected in the range of 6nm than 3 nm. 又、前記の結晶化処理を終えて後、このニッケル層を除去することも出来る。 Further, after finishing the crystallization process, it is also possible to remove the nickel layer.

【0072】ホトレジストを用いてパターニングを行い、多結晶シリコン、チタンオキサイド、チタンを加工し、溝以外では酸化膜900表面を露出させる。 [0072] subjected to patterning using a photoresist, polysilicon, titanium oxide, processed titanium, except in the groove to expose the oxide film 900 surface. こうして準備した半導体基体上に、酸化膜920を堆積する。 Thus on the prepared semiconductor substrate, depositing an oxide film 920. 次いで、この表面をCMP法により酸化膜920をエッチングし、この酸化膜920の表面を多結晶シリコン層150表面に合わせて平坦化を行う。 Then, the surface oxide film 920 is etched by CMP, and planarized combined surface of the oxide film 920 on the polysilicon layer 150 surface. 次いで、この上部に不純物を高濃度にドーピングした多結晶層25 Then, a polycrystalline layer 25 doped with an impurity at a high concentration in the upper
0、さらにシリコン窒化膜950を堆積する。 0, further depositing a silicon nitride film 950. このとき、不純物を高濃度にドーピングした多結晶層250の堆積前に多結晶シリコン層150表面を窒化することで、極めて薄い絶縁膜を形成することができる。 At this time, by nitriding the polycrystalline silicon layer 150 surface before the deposition of the polycrystalline layer 250 doped with an impurity at a high concentration, it is possible to form an extremely thin insulating film. この薄い絶縁膜によって、多結晶シリコン層150中への、外部からの不純物の拡散を抑えることができる。 This thin insulating film, into the polycrystalline silicon layer 150, it is possible to suppress the diffusion of impurities from the outside. この絶縁膜は、チャネルの電流駆動力に対しては負荷となるため、必要な熱処理に比べチャネル長を確保できる場合には、多結晶シリコン層150上に直接堆積することができる。 The insulating film is, since the load for the current driving force of the channel, if it can be ensured channel length compared to the required heat treatment can be directly deposited on the polycrystalline silicon layer 150. 尚、ここで、前記チャネル長は多結晶シリコン1 Here, the channel length is polycrystalline silicon 1
50の厚さに相当する。 It corresponds to the thickness of 50.

【0073】電極層250として、Pt、Er等のシリサイドや金属窒化膜、例えばTiNやWN等を耐熱バリア層として堆積したのち、さらに金属材(例えば、タングステン等)の層を積層して形成することができる。 [0073] As the electrode layer 250, Pt, silicide or metal nitride layer of Er and the like, for example, after the TiN and WN or the like is deposited as a heat-barrier layer, further a metal material (e.g., tungsten) is formed by laminating a layer of be able to. 該窒化膜および金属層を920表面までエッチングする。 The nitride film and a metal layer is etched to 920 surface.
断面構造では現れていないが、このとき、図12に符号250で示したようにコンタクト(720)形成の引き出しを形成する。 Although not appearing in the cross-sectional structure, this time, a contact (720) as indicated by reference numeral 250 in FIG. 12 to form a drawer of formation. (図8) こうして準備した基体の上部にシリコン酸化膜921を堆積し、CMP法により表面を平坦化する。 (Figure 8) thus the silicon oxide film 921 is deposited on top of the prepared substrate, the surface is flattened by CMP. ここでは、 here,
以下層間膜となる堆積積層された酸化膜層は符号921 The following interlayer film to become deposited laminated oxide layer 921
で示す。 Illustrated by. (図9) 更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。 (9) In addition, the top of the substrate to form a gate pattern using the customary photoresist. そして、このゲートパターンを用いたエッチング方法によって、層間絶縁膜92 Then, the etching method using the gate pattern, the interlayer insulating film 92
1に溝104を形成する。 A groove 104 to 1. 電極層250およびチャネルとなる多結晶シリコン150の側面を露出させる。 Exposing the side surface of the electrode layer 250 and the channel polysilicon 150. (図10) 前記溝104内の積層体の表面に、CVD法により5n (FIG. 10) surface of the laminate of the groove 104, 5n by CVD
mのシリコン酸化膜980を堆積した後、ゲート500 After depositing a silicon oxide film 980 m, the gate 500
を溝内に形成する。 To form in the groove. ゲート絶縁膜としては、例えばシリコン窒化膜やチタンオキサイドをも用いることができる。 As the gate insulating film, it can be used, for example, a silicon nitride film or a titanium oxide. 尚、図11ではシリコン酸化膜980は溝104の内面の全面に形成されている。 The silicon oxide film 980 in FIG. 11 is formed on the entire inner surface of the groove 104. このシリコン酸化膜は、 This silicon oxide film,
この溝104の全面に必ずしも必要はない。 Not necessarily the entire surface of the groove 104. 例えば、層間絶縁膜921の側壁等は必ずしも必要はない。 For example, the side wall or the like of the interlayer insulating film 921 is not necessarily required. しかし、この例では酸化膜はCVD法によって形成されている為、溝104の全面に形成されている。 However, the oxide film in this example because it is formed by a CVD method, is formed on the entire surface of the groove 104. このことは、 This means that,
以下の実施の諸形態においても同様である。 The same applies to the various embodiments described below. (図11) 以下、通常のLSIの製造プロセスと同様に配線を形成する。 (11) below, to form the same wiring as the manufacturing process of the conventional LSI.

【0074】図12は当該半導体装置の主要部よりの引出し用のコンタクト領域の平面レイアウトを示す図である。 [0074] FIG. 12 is a diagram showing a planar layout of the contact region of the drawer than the main portion of the semiconductor device. 符号500の領域がゲートに対応する平面的な領域を示している。 Area code 500 indicates a planar region corresponding to the gate. 図は、埋め込み引き出し層600へのコンタクト710、ゲート500へのコンタクト730、 Figure, the contact 710 to the embedded lead layer 600, the contact 730 to gate 500,
電極250へのコンタクト720の配置例を示している。 It shows an arrangement of the contact 720 to the electrode 250. 図11に見られるように、この構造では、電極35 As seen in Figure 11, in this structure, the electrode 35
0はチャネル150との間にバリア931が挟まれているため、リーク電流を強く抑制することができる。 0 Since the barrier 931 is sandwiched between the channel 150, it is possible to strongly suppress the leakage current.

【0075】また、電極250に高濃度にドーピングした多結晶シリコンを用いた場合、該電極がチャネルのキャリアの供給源となるため、不純物による導電型により、N型およびP型のデバイスを形成することができる。 [0075] In the case of using a polycrystalline silicon doped with a high concentration to the electrode 250, since the electrode is a source of carriers in the channel, the conductivity type by impurities, to form an N-type and P-type devices be able to.

【0076】上記の実施例では、引き出し形成のため、 [0076] In the above embodiment, since drawer formation,
上部電極250をチャネルパターニング後形成しているが、チャネル150と同時に形成することができる。 While the upper electrode 250 is formed after the channel pattern can be formed simultaneously with the channel 150. この例を、図13から図17を用いて説明する。 This example will be described with reference to FIGS. 13 to 17.

【0077】本例においては、上記実施例の図5より図7までと同様に製造される。 [0077] In this example, are manufactured as before 7 than 5 of the above embodiment. 即ち、所定の基体に、配線600、及びチタン層350、チタンオキサイド層93 That is, a given substrate, the wiring 600, and titanium layer 350, a titanium oxide layer 93
1、多結晶シリコン層150が形成される。 1, the polycrystalline silicon layer 150 is formed. こうして準備された基体の上部に、更に、チタンオキサイド層93 Thus the top of the prepared substrate, further, titanium oxide layer 93
2、チタン層250、絶縁膜950を堆積する。 2, a titanium layer 250, an insulating film is deposited 950. (図1 (Fig. 1
3) この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。 3) the top of the substrate to form a gate pattern using the customary photoresist. そして、このゲートパターンを用いたエッチング方法によって、酸化膜900表面が露出するまで、該積層膜をエッチングする。 Then, the etching method using the gate pattern, until the oxide film 900 surface is exposed, etching the laminated film. (図14) 次いで、基体位上に、酸化膜920を堆積した後、CM (14) Then, on the substrate position, after depositing an oxide film 920, CM
P法により平坦化し、更に、絶縁膜950表面が露出するまでエッチバックする。 Flattened by P method further etched back until the insulation film 950 surface is exposed. (図15) 更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。 (15) In addition, the top of the substrate to form a gate pattern using the customary photoresist. そして、このゲートパターンを用いたエッチング方法によって、層920に溝1 Then, the etching method using the gate pattern, the groove 1 in the layer 920
05を形成する。 05 to form a. こうして形成した溝105内の積層体の側壁にゲート絶縁膜980形成する。 Thus the side walls of the laminate forming the groove 105 to the gate insulating film 980 is formed. 更に、溝105 Further, the groove 105
中にゲート層500を堆積する。 Depositing a gate layer 500 during. そして、ゲート層50 The gate layer 50
0をエッチバックすることで、電極層250側面までゲート層500が埋め込む構造とする。 0 is etched back to a structure in which the gate layer 500 is buried to the electrode layer 250 side. (図16) ゲート層500上の溝を絶縁膜921で埋めた後、表面を平坦化し、絶縁膜950を露出させる。 After filling in (FIG. 16) the groove of the insulating film 921 on the gate layer 500, the surface is planarized to expose the insulating film 950. そして、絶縁膜9 Then, the insulating film 9
50を除去した後、金属材の層650を形成することにより電極層250に対する配線を形成する。 After removal of 50, to form the wiring to the electrode layer 250 by forming a layer 650 of metal material. この工程は通常のコンタクトホール形成および金属配線形成プロセスと同様である。 This step is similar to conventional contact hole and metal wiring formation process. こうして、ゲート層500および埋め込み層600へのコンタクト形成および配線形成を同時に行うことができる。 Thus, it is possible to contact formation and wiring formation on the gate layer 500 and the buried layer 600 at the same time. (図17) 本素子を集積回路に用いた場合の有効性を示すため、代表的演算ゲートであるOR回路とAND回路(あるいはNAND回路)を形成する例を示す。 To demonstrate the effectiveness when used (FIG. 17) of this element integrated circuits, an example of forming an OR circuit and an AND circuit which is a typical computation gate (or NAND circuit).

【0078】図18は4入力のOR回路を示す等価回路図である。 [0078] Figure 18 is an equivalent circuit diagram showing an OR circuit 4 inputs. 図19はこれに対応した電極部の平面レイアウトを示す図である。 Figure 19 is a view showing the plan layout of the electrode portion corresponding thereto. 尚、図19においては、全体の配置を示すため、ゲート層500、引き出し部600、および電極250引き出しと、それぞれのコンタクトのみを記した。 In FIG. 19, in order to show the overall arrangement, the gate layer 500, the lead-out portion 600, and an electrode 250 drawn out, marked only respective contacts.

【0079】図18に示す回路自体は通例のものであるが、本願発明は、この回路を構成する絶縁ゲート型電界効果型トランジスタのチャネル領域の構造およびその各部の取りだし構造に特徴を有する。 [0079] Although the circuit itself shown in FIG. 18 are those customary, the present invention is characterized by the structure and extraction structure of the respective portions of the channel region of the insulated gate field effect transistor constituting the circuit. 図において理解を容易にする為、本願発明に係わる絶縁ゲート型電界効果型トランジスタのチャネル領域は波線で示した。 For ease of understanding in Fig., The channel region of the insulated gate field effect transistor according to the present invention shown in broken lines.

【0080】図20は3入力のAND回路の等価回路図である。 [0080] Figure 20 is an equivalent circuit diagram of the AND circuit with three inputs. 図21はこれに対応した電極部の平面レイアウトを示す図である。 Figure 21 is a view showing the plan layout of the electrode portion corresponding thereto. 引き出し部600と電極250を、 The lead portion 600 and the electrode 250,
交互につないで行くことで、回路上の素子の縦積みが形成できる。 By go hand alternately vertically stacked elements on the circuit can be formed. 従って、本例は極めて小型化に有利である。 Thus, this embodiment is advantageous in a very compact.
図21では、この様子を解りやすくするため、上部引き出し層である電極層250をハッチングで示した。 In Figure 21, for clarity of this situation, showing a electrode layer 250 is an upper contact layer by hatching.

【0081】前述したように、本発明の構造を用いて、 [0081] As described above, with the structure of the present invention,
不純物の選択によりCMOSのような相補型の素子を形成することができる。 The selection of the impurities can form a complementary element, such as in CMOS. 即ち、本願発明の構造では、電極250形成時に、イオン打ち込み法により、ドーピングする不純物の導電型を変えることができるためである。 That is, in the structure of the present invention, when the electrode 250 is formed, by ion implantation, is because it is possible to change the conductivity type of the impurity to be doped.

【0082】図22はインバータの例の電極部の平面レイアウトを示す図である。 [0082] Figure 22 is a diagram showing a planar layout of electrodes of the example of the inverter. この例は、本願発明の半導体装置の構造を用い、且つそのチャネル領域がN型およびP型の各素子を用いてインバータを形成したものである。 This example, using the structure of the semiconductor device of the present invention, it is and what the channel region was formed an inverter by using the elements of the N-type and P-type. 2つの電極250のうち、上側には、砒素を、下側にはボロンをドーピングしている。 Of the two electrodes 250, the upper, arsenic, and the lower side by doping boron. ゲートコンタクト7 The gate contact 7
30が入力端子、引き出し600へのコンタクト720 30 is an input terminal, the contact 720 of the drawer 600
が出力端子である。 There is an output terminal. 配線650により電極層250へ、 The electrode layer 250 by a wiring 650,
それぞれ、グランド電位、電源電位が給電されている。 Each ground potential, the power supply potential is powered.

【0083】図23は、インバータを2段接続した様子を示す電極部の平面レイアウトを示す図である。 [0083] Figure 23 is a plan view showing the layout of electrode portions showing a state of connecting the two inverters. 即ち、 In other words,
図23の構造は図22の構造を2段接続した構造である。 Structure of FIG. 23 has a structure in which a connecting two stages of the structure of FIG. 22. 入力730と出力720を重ねることで、2つのインバータの接続がなされている。 By overlapping the input 730 and output 720, connection of two inverters it has been made.

【0084】プロセスにおいては、ゲート500堆積前にコンタクト720を形成することで、直接次段と連結することができる。 [0084] In the process, that before the gate 500 is deposited to form the contact 720 may be connected next stage directly.

【0085】本願発明の素子構造では、縦形構造を用いているため、上部電極250からの引き出し配線の形成が一つの課題である。 [0085] In the device structure of the present invention, the use of the vertical structure, a problem formation is one of the lead-out wiring from the upper electrode 250. 上記実施例以外の引き出し形成方法について、図24から図29を用いて説明する。 For drawer forming method other than the above embodiment will be described with reference to FIG. 29 from FIG. 24. 図2 Figure 2
4から図29は、本例を説明するため、製造工程順に示した素子の断面図である。 29 4 are for explaining the present example, it is a cross-sectional view of the device shown in the order of manufacturing steps.

【0086】本願発明の製造方法を説明した工程によって前記図13と同様の積層体を得る。 [0086] obtain the same laminate as that shown in FIG 13 by the manufacturing method steps have been described of the present invention. 即ち、半導体基板100の上部に、絶縁層900が設けられ、この絶縁膜に埋め込み配線600等を形成される。 That is, the upper portion of the semiconductor substrate 100, an insulating layer 900 is provided, is formed a buried wiring 600 or the like in the insulating film. そして、こうして準備した基体の上部に、金属電極350を構成するチタン層、トンネル絶縁膜931となるチタンオキサイド層、チャネル領域150となる多結晶シリコン層、更に、第2の導電領域250を構成するチタン層、上部の絶縁物層920としてのシリコン酸化物層を積層する。 And thus the top of the prepared substrate, the titanium layer of the metal electrode 350, titanium oxide layer serving as a tunnel insulating film 931, a channel region 150 polycrystalline silicon layer, further, forming the second conductive region 250 titanium layer, laminating the silicon oxide layer as an upper insulator layer 920.
そして、電界効果型トランジスタのキャリアの進行方向、即ち、チャネル方向に所望形状を得る為、通例の方法によって、パターニングを行う。 Then, the traveling direction of the carrier of the field effect transistor, i.e., since in the channel direction to obtain a desired shape, by customary methods, and patterned. 図24は、紙面垂直方向にパターニングされた柱状積層膜(層350、15 Figure 24 is a columnar stack film patterned in the direction perpendicular to the paper surface (layer 350,15
0、250、920)の断面を示したものである。 It shows a cross section of 0,250,920). (図24) こうして準備した基体上に、ゲート絶縁膜を形成後、ゲート電極層500および絶縁膜955を積層する。 (FIG. 24) thus prepared was on the substrate, after forming the gate insulating film, laminating the gate electrode layer 500 and the insulating film 955. 尚、 still,
前記ゲート絶縁膜は層500と層920の間に存在するが、図25ではその断面の取り方で現れていない。 The gate insulating film is present between the layer 500 and layer 920, but does not appear in how to take the cross-section in FIG. 25. 又、 or,
絶縁膜955はシリコン窒化膜を用いた。 Insulating film 955 a silicon nitride film. そして、これらの積層体、層500,及び層955を所望形状にパターニングを行う。 Then, these laminates, the layer 500, and patterning the layer 955 into a desired shape performed. 図25では、断面の取り方によって柱上のみゲート断面が示されている。 In Figure 25, there is shown a gate section only on the pillars by way of taking the cross-section. 例えば、図16に見られるように、層500は溝105内に深く形成されている。 For example, as seen in FIG. 16, the layer 500 is formed deeper in the groove 105. 同様の構造は本例でも存在すると言うことである。 Similar structure is to say that also exists in the present example. (図25) 次いで、前記層500及び層955の側壁に、スペーサとなる絶縁膜956を堆積後する。 (Figure 25) then the sidewalls of the layer 500 and layer 955, to after depositing an insulating film 956 serving as a spacer. 絶縁膜955、絶縁膜956の領域をマスク領域として、積層膜920、2 Insulating film 955, a region of the insulating film 956 as a mask region, the laminated film 920,2
50、150、350を、所望形状にエッチングする。 The 50,150,350, is etched into a desired shape.
尚、絶縁膜955及び956の形成は、例えば、通例のCVD法によれば良い。 The formation of the insulating film 955 and 956 may, for example, according to the usual CVD method. (図26) こうして、準備した基体上に、酸化膜921を堆積し、 (Figure 26) Thus, the prepared substrate, an oxide film is deposited 921,
更に、CMP法により、積層体の表面を平坦化する。 Further, by CMP, to planarize the surface of the laminate.
(図27) 引き出し形成部に対応する領域に開口を有するマスクをかけ、且つ、絶縁膜955、絶縁膜956の領域をマスク領域として溝を形成し、導電体層250側面を露出せしめる。 (Figure 27) over a mask having an opening in a region corresponding to the lead forming part, and the insulating film 955, a region of the insulating film 956 to form a groove as a mask area, allowed to expose the conductive layer 250 side. (図28) この溝の内部にタングステン625を埋め込むことで、 (Figure 28) by embedding the tungsten 625 inside the groove,
引き出し配線を形成する。 Forming a lead-out wiring. これにより隣接する素子同士を自己整合的に接続してゆくことができる。 Thereby slide into connecting elements adjacent to each other in a self-aligned manner. 即ち、図2 That is, FIG. 2
9における、各導電層250の領域が溝部251によって隔てられているが、タングステン層625によって相互に電気的に接続される。 In 9, but the area of ​​each conductive layer 250 are separated by the groove 251 are electrically connected to each other by a tungsten layer 625. そして、このタングステン層625は、これまでに形成された溝251によってその寸法を規定されている。 Then, the tungsten layer 625 is defined its dimensions by a groove 251 formed in the past. 即ち、本例では、溝形成の為に用いるマスクの形成によって、その後の寸法規定がなされている。 That is, in this example, by the formation of a mask used for trench formation, have been made subsequent dimension setting. (図29) 本願発明の半導体装置は、電極のリークを極めて低く抑えられることに特徴がある。 The semiconductor device (Fig. 29) the invention is characterized in that suppress the leakage of the electrode very low. この特徴を活かす上で、一般に、電荷によって情報の記憶を行うメモリ素子への応用が好適である。 On to take advantage of this feature, in general, applications are preferred to the memory element for storing information by the charge. なかでもゲインセルと呼ばれるタイプに用いることで、優れた半導体記憶装置を供することができる。 Among them by using the type called gain cell can be subjected excellent semiconductor memory device.

【0087】図30は主要部のみを模式的に示したゲインセルでの本願発明に係る半導体装置の適応例の断面図である。 [0087] Figure 30 is a cross-sectional view of the application example of the semiconductor device according to only the main portion to the invention in the gain cell shown schematically. メモリセルは、半導体基板100に形成された素子による読み出し部と、本発明素子を用いた記憶情報書き込み部よりなる。 Memory cell includes a reading unit by elements formed on the semiconductor substrate 100, formed of a storage information writing unit using the present invention device.

【0088】半導体基板100に通例の不純物領域22 [0088] Typically in the semiconductor substrate 100 of the impurity regions 22
0、および320が形成され、電界効果型トランジスタのチャネル領域を構成する。 0, and 320 are formed, constituting a channel region of a field effect transistor. このチャネル領域を覆ってゲート絶縁膜970が形成される。 The gate insulating film 970 to cover the channel region is formed. こうして構成されたトランジスタ部が前記の読み出し部となる。 Transistor part constituted in this way is the read unit. そして、この上部に次のような記憶情報書き込み部が形成される。 Then, the storage information writing unit as follows is formed in the upper.
尚、前記記憶情報書き込み部となる半導体装置は、これまで述べてきた本願発明に係る素子であるので、ここではその詳細の説明は省略する。 The semiconductor device serving as the storage information writing unit, since it is device according to the present invention described so far, a detailed description is omitted here. 図30において、符号9 In Figure 30, reference numeral 9
31はトンネル絶縁膜、150はチャネルとなる半導体層、250は第2の導電体層、980はゲート絶縁膜、 31 tunnel insulating film, 150 is a semiconductor layer to be the channel 250 and the second conductive layer, 980 a gate insulating film,
500はゲート電極層である。 500 is a gate electrode layer.

【0089】電極となる導電領域350は、前記ゲート絶縁膜970の上部に直接形成され、書き込み素子のドレインであるとともに、読み出し素子のゲート電極となっている。 [0089] conductive region 350 serving as the electrode is directly formed on the upper portion of the gate insulating film 970, with the drain of the write element, and a gate electrode of the read element. 本メモリセルにおいては、電極350のもつ電荷により情報として記憶され、その読み出し素子に与える電界効果によって、チャネル特性を変化させ、電極220、320間を流れる電流として、情報が読み出される。 In this memory cell, it is stored as information by having the charge electrode 350, the electric field effect on the read element, to change the channel characteristics, as the current flowing between the electrodes 220 and 320, the information is read. 記憶保持部である導電領域350のリークが少ないことが、良好な情報保持性能を可能にしている。 It leaks conductive region 350 is a storage holding unit is small, allowing better information retention performance. ここで導電領域350は記憶保持部であるため、抵抗値はあまり重要ではない。 Here, since the conductive region 350 is a storage holding unit, not critical resistance value. そのため、高濃度に不純物をドーピングすることで金属化した多結晶シリコンを用いてこの導電領域、電極層を形成してもよい。 Therefore, this conductive region using a polycrystalline silicon metallized by doping impurities at a high concentration may be formed an electrode layer.

【0090】代表的メモリ素子の基本回路構成の例を図31及び図32に示した。 [0090] shows an example of a basic circuit configuration of a typical memory device in FIGS. 31 and 32. 次に、これらのメモリセルの動作について説明する。 Next, the operation of these memory cells.

【0091】図31は、図30に示した半導体素子を等価的に示したメモリセルの回路図である。 [0091] Figure 31 is a circuit diagram of a memory cell equivalently shows the semiconductor device shown in FIG. 30. 回路の理解を容易にする為に、図31の2つのトランジスタT1、T To facilitate the understanding of the circuit, the two transistors of Figure 31 T1, T
2に対して、図30の構造図に示した各部の符号を付した。 Against 2, denoted by reference numeral of each part shown in the structural diagram of Figure 30. 素子T1読み出し部を構成するトランジスタ、素子T2は本願発明に係る半導体装置を用いた記憶情報書き込み部である。 Transistors constituting the element T1 reading unit, element T2 is a storage information writing unit using the semiconductor device according to the present invention.

【0092】D1は読み出しワード線、D2は書き込みワード線、D3は書き込みデータ線、D4は読み出しデータ線である。 [0092] D1 is read word line, D2 write word line, D3 write data lines, D4 are read data lines. D2をオンさせることで、記憶保持部(ゲート電極)にD3電位を書き込み、オフすることで、電荷を保持させる。 D2 by turning on the writes D3 potential in the storage holder (gate electrode), by turning off, to hold the charge. このとき、読み出し素子のゲート電位が決められる。 At this time, the gate potential of the read element is determined. 例えば、ゲート電位がトランジスタの閾値を超えている場合、D1、D4間に電位差を与えると、電流が流れる。 For example, if the gate potential exceeds the threshold value of the transistor, when a potential difference between D1, D4, a current flows. 一方、ゲート電位が閾値より低い場合、D1、D4間に電位差を与えても電流は流れない。 On the other hand, when the gate potential is lower than the threshold, the current does not flow even if a potential difference between D1, D4. そのため、この電流によって、ゲート電位を読み出すことができる。 Therefore, by this current, it is possible to read the gate potential.

【0093】図59は上記の例での各信号の例のタイムチャートである。 [0093] Figure 59 is a time chart of an example of signals in the above example. D1、D2、D3、およびD4は各々読み出しワード線、書き込みワード線、書き込みデータ線、読み出しデータ線への電圧の印加を示している。 D1, D2, D3, and D4 are each read word line, the write word lines, write data lines, it shows the application of a voltage to the read data line. ここでは、図31に示した配線記号を用いている。 Here, using the wiring symbols shown in FIG. 31. 図59 Figure 59
は、同一導電型素子を書き込み、読み出し素子に用いたメモリセルによる書き込み(tw)、読み出し(tr) Writes the same conductivity type element, writing by a memory cell used in the read device (tw), read (tr)
を繰り返す例を示している。 It is an example of a repetition of. ここでは、読み出し時に、 Here, at the time of reading,
D4の電位変化を読み取り、センスアンプにより駆動させる例を示している。 Reads the potential change of the D4, it shows an example of driving by the sense amplifier. D4はtrステップの前に一度中間電位を与え、そこからの変化で読み出す例を示している。 D4 shows an example of reading once applied an intermediate potential, changes from there before the tr step.

【0094】この構造では、書き込み部と読み出し部が、動作上分離されているため、集積化しても、読み出し動作が他のセルの情報を破壊する問題は生じてこない。 [0094] In this structure, the writing unit and the reading unit, because it is operatively separated, be integrated, the read operation destroys the information of other cells problems not come occur. 図31に示した等価回路図では、D1とD2、D3 The equivalent circuit diagram shown in FIG. 31, D1 and D2, D3
とD4とが各組毎に幾何学的に平行になるように配置されている。 When D4 and are arranged so as to be geometrically parallel to each set. しかし、実際の半導体装置の構造では、少なくともD1とD4、D2とD3が幾何学的に直交するように配置されていればよい。 However, in the structure of an actual semiconductor device, it may be arranged so that at least D1 and D4, D2 and D3 are orthogonal geometrically. D1とD2、D3とD4とは、必ずしも幾何学的に平行に配置する必要はない。 D1 and D2, D3 and D4 are not necessarily geometrically parallel. それは、読み出しと書き込みが分離されているためである。 It is because reading and writing are separated.

【0095】図32は、書き込みと読み出しのワード線をD4に兼用させたものである。 [0095] Figure 32 is obtained by also serves as a word line of writing and reading to D4. 動作を説明するために、容量素子910を積極的に加えている。 To explain the operation, it is added to the capacitive element 910 positively. しかし、実際の構造においては、電極350とゲート500にはオーバーラップが存在するため、特別なプロセスを追加することなく形成することができる。 However, in the actual structure, the electrode 350 and the gate 500 for the overlap is present, it can be formed without adding a special process. いわゆる寄生容量を設定し、これをもってこの容量となすことが可能である。 Set the so-called parasitic capacitance, which with a can be formed with this capacitor.

【0096】D1、D3は読み出しデータ線、D2は書き込みデータ線、D4はワード線である。 [0096] D1, D3 are read data lines, D2 write data lines, D4 is a word line. 書き込み素子と、読み出し素子を反対導電型によって形成すると、相補的に動作させることができる。 And write element, to form a read element by opposite conductivity type may be complementarily operated. 例えば、書き込み素子をP型、読み出し素子をN型としたとき、書き込み素子はワード線D4に負電位を加えることでオン状態となり、電位が書き込まれる。 For example, the write element P-type, when the reading element is N-type, the write element is turned on by applying a negative potential to the word line D4, the potential is written. 一方、読み出し素子においては、正電位を加えることで、チャネルはオン状態となる。 On the other hand, in the read element, by applying a positive potential, the channel is turned on. すなわち、D4に正電位を加えることで、容量カップリングにより読み出し素子のゲートに正電位を与えることができる。 That is, by applying a positive potential to the D4, it is possible to provide a positive potential to the gate of the reading device by capacitive coupling. このとき、書き込み素子においては、よりオフ状態が強まるため、電荷リークを抑えることができる。 At this time, the write element is more because the off-state is strengthened, it is possible to suppress charge leakage. 従来のゲインセルでは、相補的動作ができなかったため、書き込み(消去)時に、最も高いゲート電圧を与え、その情報を破壊しないように、それより、低い電圧で読み出す必要があった。 In the conventional gain cell, because it could not complementary operation, during a write (erase), gave the highest gate voltage, so as not to destroy the information, it than was necessary to read out at a low voltage. そのため、情報として使える電位範囲が狭く、多値情報を持たせることが困難であった。 Therefore, narrow potential range which can be used as information, it is difficult to have a multi-value information. 相補的動作においては、読み出し時のワード線電位には、こうした制約がないため、多値の情報(多段階の電位状態)を用いることができる。 In complementary operation, the word line potential at the time of reading, since these limitations is not, can be used multivalued information (potential state of multiple stages).

【0097】図60は、相補型メモリセルの基本動作のタイムチャートを示している。 [0097] Figure 60 shows a time chart of the basic operation of the complementary memory cells. ここで、D2が書き込み(tw)時と読み出し(tr)時に反対方向にバイアスされるのが特徴である。 Here, it is characterized by D2 is biased to a read (tr) at the opposite direction when writing (tw). 図60において、4値の電位を記憶ノードに順次書き込み、それぞれ読み出し動作を繰り返す例を示している。 In Figure 60, an example of a repetition of sequential write, read operations are the potentials of the 4 values ​​to the storage node. ここで、D4ha電流センスを与え、一定電位で動作させる例を示している。 Here, give D4ha current sensing, shows an example of operating at a constant potential. 尚、D In addition, D
1、D3は読み出しデータ線、D2は書き込みデータ線、D4はワード線に対する電圧を示している。 1, D3 is the read data lines, D2 write data lines, D4 denotes the voltage for the word line. D3の電圧状態に見られるように、例えば実質的に4値の情報を用いることが可能となる。 As seen in the voltage state of the D3, for example, substantially it can be used four-value information.

【0098】また、読み出し時のゲート電位にデータ破壊による制約がないことから、自由に印加電位を与えることができるため、デジタル化したものではなく、保持電荷状態を連続した状態として読み出すこともできる。 [0098] Further, since it is not constrained by data destruction in the gate potential at the time of reading, it is possible to provide a freely applied potential, not digitized, it is also possible to read the charges held state as a state in which continuous .
また、ゲート印加電圧と保持電荷状態により読み出し結果が与えられることから、これを用いて演算処理を行うことができる。 Further, since the read result is given by the holding charge state gate applied voltage, it is possible to perform a calculation process using the same.

【0099】図33は図31のメモリセルのアレイ状に配置した例を示したものである。 [0099] Figure 33 shows the example in which an array of memory cells of Figure 31. C0は書き込みワード線のドライバ部、C1は書き込みデータ線のドライバ部、C2は読み出しワード線のドライバ部、C3は読み出しデータ線のセンス部である。 C0 driver portion of the write word line, C1 is the driver of the write data line, C2 the driver portion of the read word lines, C3 is the sense of the read data lines. 図33で各メモリセル部は前述したところであるので、ここでは詳細は省略する。 Since each memory cell portion in FIG. 33 is a was described above, in detail here omitted. 本例は通例のメモリ装置の駆動方法を取ることが出来る。 This embodiment can take the driving method of the customary memory device.

【0100】本願発明の半導体装置の構造におけるリーク電流の抑制は、電極とチャネル部に挟まれた絶縁膜のトンネル現象をゲート電極により有効に制御することで成り立っている。 [0100] structures in the leak current of the semiconductor device of the present invention suppression is made up by effectively controlling the tunneling sandwiched insulating film on the electrode and the channel portion by the gate electrode. すなわち、書き込み素子ゲートと記憶保持部であるドレイン電極の電位関係を保持することが、リーク電流低減において重要である。 In other words, it is important in the leakage current reduction for holding the potential relationship between the drain electrode which is the write element gate and the storage holder. そこで、本メモリ素子応用において、書き込みワード線をある電位状態で安定化することができる装置Rをおくことが有効である。 Therefore, in this memory device applications, it is effective to put the apparatus R can be stabilized in a potential state in a write word line. この手段については、前述した通り、例えば装置Rとして抵抗を接続することで十分である。 This means, it is sufficient to connect as described above, for example, the resistance as a device R. この手段R This means R
によって、書き込みワード線の電位を通常、接地電位となるようにすることができる。 Accordingly, the potential of the write word line can generally be made to be the ground potential.

【0101】すなわち、この記憶装置が電源から切り離されても、ワード線は接地電位に固定されリーク電流は抑制できるため、長時間、情報を保持し続けることができる。 [0102] That is, even if the storage device is disconnected from the power supply, since the word lines the leakage current is fixed to the ground potential can be suppressed, it is possible for a long time, continues to hold the information. 装置Rとして抵抗を用いた場合、動作状態、すなわちワード線が選択された状態では、消費電力を増大させることになるが、選択されるワード線は最大でもアレイ中一本であり、適当な大きさの抵抗を選ぶことでそれほど消費電力を増大させることなく良好な情報保持特性を得ることができる。 When using resistance as the device R, the operating state, i.e. in the state in which the word line is selected, but will increase the power consumption, the word line selected is one in the array at the maximum, the appropriate size it is possible to obtain good data retention characteristics without increasing the power consumption so much by choosing the resistor.

【0102】図32に示したメモリセルを用いても、図33と同様にメモリセルアレイを形成することができる。 [0102] Also using the memory cell shown in FIG. 32, it is possible to form a memory cell array similar to FIG. 33. 他方、図34に示すように多段のメモリセルを積み重ねる、いわゆるNAND型のアレイを組むことが有効である。 On the other hand, stacking multi-stage memory cell as shown in FIG. 34, it is effective to Crossed-called NAND-type array. 相補的に働かせることができるため、同一の読み出しデータ線であるB0、B1、B2に連なるセルを、A0からA7に順次電圧を加えることでオンさせることができるためである。 It is possible to work in a complementary manner, in order to the cells connected to the same read data lines B0, B1, B2, it can be turned on by applying a sequential voltage from A0 to A7. そのため、データ線が、拡散層とチャネルによって形成されるため、配線およびコンタクトの形成を減らすことができる。 Therefore, the data lines, since it is formed by the diffusion layer and the channel, it is possible to reduce the wiring and the formation of the contact. そのためメモリセルの微細化が容易になり、高集積化することが可能になる。 Therefore miniaturization of the memory cell is facilitated, it is possible to highly integrated.

【0103】図35から図40を用いて、代表的メモリセルの形成プロセスを説明する。 [0103] From Figure 35 with reference to FIG. 40, illustrating the formation process of a representative memory cell. これらの図は、半導体記憶装置の断面構造を示している。 These figures show a cross-sectional structure of a semiconductor memory device. また、図には、中央のギャップを挟んで左右でそれぞれ別の断面での様子を示している。 Further, the figure shows a state in separate section in the left and right sides of the central gap. 図の左側の断面図ではゲート電極500が紙面に垂直に延在するような断面、右側の断面図では紙面の面内にゲート電極500を含む断面である。 In the cross-sectional view of the left side of FIG cross-section as the gate electrode 500 extends perpendicularly to the paper surface, the right side of the cross section is a cross section including the gate electrode 500 in the plane of the page.

【0104】シリコン基板100上に通常のMOSLS [0104] Normal of MOSLS on the silicon substrate 100
Iの形成に用いられる浅溝素子分離法により、素子分離絶縁膜900を形成する。 The shallow trench isolation method used to form the I, to form an element isolation insulating film 900. 次に、露出したシリコン表面を熱酸化することで、読み出し素子用ゲート絶縁膜90 Next, the exposed silicon surfaces by thermal oxidation, the read element gate insulating film 90
5を形成する。 5 to form. その上に、記憶ノードとなる金属電極3 Thereon, a metal electrode 3 serving as a storage node
50およびトンネル膜931、チャネル150を積層する。 50 and the tunnel film 931 is laminated to the channel 150. (図35) チャネル領域となる半導体層150および電極350 The semiconductor layer 150 and the electrode 350 serving as a (FIG. 35) the channel region
を、通例のホトレジスト法により所望形状にパターニングする。 And patterned into a desired shape by conventional photoresist techniques. こうして溝105が形成される。 Thus grooves 105 are formed. 次いで、前記の加工によって開口された領域にイオン打ち込みを行い拡散層220を形成する。 Then, a diffusion layer 220 performs the ion implantation into the opening region by processing. (図36) こうして準備した基板上に酸化膜921を堆積し、その表面をCMP法により平坦化し、多結晶シリコン150 (Figure 36) thus deposited oxide film 921 to the prepared substrate, the surface is planarized by CMP method, polycrystalline silicon 150
が露出するまでエッチバックする。 There is etched back to expose. (図37) 不純物拡散抑制のために薄い窒化膜を形成したのち、高濃度不純物をドーピングした多結晶シリコン250を堆積する。 (Figure 37) after forming the thin nitride film for impurity diffusion suppression, depositing a polycrystalline silicon 250 doped with a high concentration impurity. そして、この多結晶シリコン250を所望形状に加工し、書き込み素子データ線250とする。 Then, the polycrystalline silicon 250 is processed into a desired shape, and the write element data line 250. 尚、ここで、前記不純物拡散抑制のために薄い窒化膜は図示が省略されている。 Here, a thin nitride film for the impurity diffusion suppression are not shown. (図38) 書き込み素子用ゲート形成部の酸化膜をエッチングし溝107を形成する。 (Figure 38) the oxide film for the write element gate forming portion is etched to form a groove 107. こうして、露出したチャネル領域1 Thus, the exposed channel region 1
50の少なくとも側面等にゲート絶縁膜980を堆積する。 Depositing a gate insulating film 980 on at least a side or the like of 50. 拡散層上に形成した絶縁膜は、耐圧劣化が大きいことが知られている。 Insulating film formed on the diffusion layer, it is known that a large breakdown voltage. そのため、ここでは、スペーサとなる絶縁層935をおいて耐圧向上を図っている。 Therefore, here, the aim of improvement in breakdown voltage at the insulating layer 935 serving as a spacer. スペーサおよび拡散層を除き、基板上にゲート絶縁膜を形成することで、拡散層の代わりにゲートの電界効果による反転層によりソース、ドレインを形成してもよい。 Except spacer and a diffusion layer, by forming the gate insulating film on the substrate, it may be formed the source, the drain by inversion layer by the electric field effect of the gate instead of the diffusion layer. (図3 (Fig. 3
9) ゲート層500を形成し、次いで、この層500を書き込み素子ワード線としてパターニングする。 9) The gate layer 500 is formed, and then, patterning the layer 500 as a write element word lines. 図40の右側の断面図では所望形状とされたゲート500が、左側の断面図では溝部107に存在するゲート電極がしめされている。 Right gate 500 which is the desired shape in the sectional view of FIG. 40, the cross-sectional view of the left are shown a gate electrode present in the groove 107. 本メモリセルは、シリコン基板上に形成されているので、従来のMOSFETと整合性よく集積することができる。 This memory cell and is formed in a silicon substrate, can be conformally integrated with the conventional MOSFET. (図40) 次に、上記とは異なる別なメモリセル形成法を、図41 (Figure 40) Next, another memory cell forming method different from the above, FIG. 41
から図46を用いて説明する。 It will be described with reference to FIG. 46. これらの図においては、 In these drawings,
前記と同じく、2つの断面構造を合わせてしめしている。 The Like, that showed together two sectional structure.

【0105】素子分離領域900を形成したシリコン基板100上に、読み出し素子のゲート絶縁膜905、記憶ノードとなる電極250、トンネル膜931、チャネル150、上部電極250、電極保護膜950を積層する。 In [0105] the element isolation region 900 on the silicon substrate 100 formed with the gate insulating film 905 of the reading device, the storage node electrode 250, the tunnel film 931, channel 150, upper electrode 250, stacked electrode protective film 950. (図41) 読み出しデータ方向に溝状201に積層膜を加工し、イオン打ち込み法により、電極220を形成する。 Processing the laminated film (FIG. 41) reads the data direction in the groove-like 201, by ion implantation to form the electrode 220. (図4 (Fig. 4
2) データ線と直交するワード線方向にワード線パターンにより積層膜を加工する。 2) processing the laminated film by the word line pattern in the word line direction perpendicular to the data lines. (図43) ゲート絶縁膜980形成後、ゲート500を堆積しエッチングすることで、柱状積層膜周囲にスペーサ状のゲートを形成する。 (Figure 43) after the gate insulating film 980 formed, by etching deposited gate 500, forming a spacer-shaped gate around the columnar stacked film. この時、図中右に示したようにワード線方向の柱間隔を、データ線方向(図中左)に比べ狭くし、かつ、500の堆積厚さをワード線方向間隔の1/ At this time, the pillar spacing in a word line direction, as shown on the right in the figure, narrow compared to the data line direction (left in the figure), and 1 500 of the deposition thickness of the word line direction spacing /
2以上、データ線方向間隔の1/2以下とすることで、 2 above, by less than half of the data line direction interval,
ワード線方向のみ、自己整合的にゲート電極を接続することができる。 Word line direction only, it can be connected in a self-alignment manner gate electrode. (図44) こうして準備した基体の上部に、層間膜921を堆積、 The upper part (FIG. 44) thus prepared substrates, an interlayer film 921,
そして、これを平坦化し電極保護膜950を露出させる。 Then, exposing the flattened electrode protective film 950 this. (図45) 電極保護膜950を除去し、金属配線625を堆積する。 Was removed (FIG. 45) electrode protective film 950, depositing a metal interconnect 625. そして、この金属配線625を所望形状に加工することで、書き込み素子データ線を形成することができる。 Then, by processing the metal wire 625 in a desired shape, it is possible to form the write element data lines. (図46) 尚、本メモリセルにおいて、ゲート500形成前(図4 (Figure 46) In the present memory cell, the gate 500 before forming (Fig 4
1の段階後)一旦酸化膜で平坦化しエッチバックすることで、シールド層935を形成することができる。 After one of the step) that once etched back to planarize oxide film, it is possible to form the shielding layer 935. (図47)これにより、書き込み素子と読み出し素子の相互干渉を減らし、また読み出し素子の耐圧を向上することができる。 (Figure 47) which reduces the mutual interference of the write element and read element, also it is possible to improve the withstand voltage of the read element.

【0106】更に、その他のメモリセル形成方法を、図48から図58を用いて説明する。 [0106] Further, the other memory cell forming method will be described with reference to FIG. 58 from FIG. 48. 図48は図31に示したメモリセルをアレー状に配置した半導体記憶装置のレイアウトである。 Figure 48 is a layout of a semiconductor memory device in which memory cells arranged as shown in FIG. 31 in an array. ここでは、12セルを用いて示している。 Here it is shown with 12 cells. 図48でのD1、D2、D3、及びD4は各々図31におけるそれに対応する。 Figure 48 of the D1, D2, D3, and D4 correspond to that in each Figure 31. 即ち、D1は読み出しワード線、D2は書き込みワード線、D3は書き込みデータ線、D4は読み出しデータ線を表している。 That, D1 is read word line, D2 write word line, D3 write data lines, D4 represents the read data line. 図は各データ線及び各ワード線、コンタクトホール、基体での不純物拡散領域が模式的に示されている。 FIG Each data lines and the word lines, contact holes, the impurity diffusion region in the substrate is illustrated schematically. 細い線で表された読み出しワード線D1及び読み出しデータ線D4は、 The read word line D1 and the read data lines D4 represented by thin lines,
半導体積層体での下層に、太い線で表された書き込みワード線D2は上層に配置されている。 The lower layer in the semiconductor laminate, the write word line D2 represented by thick lines are arranged in the upper layer. ハッチングを施された領域は不純物拡散領域である。 Area subjected to hatching is an impurity diffusion region. 又、細い線で示されたコンタクトホール1003は下層に配置されたD3とD4、あるいはD3とD1とを接続する為の開口部である。 Further, a contact hole 1003 shown by thin lines is the opening for connecting the D3 disposed below the D4, or D3 and D1. 一方、太い線で表されたコンタクトホール1002 On the other hand, a contact hole 1002 represented by a bold line
はD3と上層に配置された書き込みワード線D2とを接続する為の開口部である。 Is the opening for connecting the write word line D2 disposed D3 and the upper layer. より具体的には以下の図49 The following Figure 49 more specifically
から図58の断面図によって明らかにされる。 It is revealed by the cross-sectional view of FIG. 58 from.

【0107】また、図49から図58は図48のA− [0107] In addition, from FIG. 49 FIG. 58 is shown in FIG. 48 A-
A、B−B断面を、それぞれ左、右に分けて同時に示したものである。 A, a section B-B, showing at the same time respectively the left, divided into right.

【0108】図49より図58までは、SOI(Sil [0108] From FIG. 49 to FIG. 58, SOI (Sil
icon On Insulator)基板を用いてメモリセルを形成する方法を示す。 Illustrating a method of forming a memory cell using the icon The On Insulator) substrate. 勿論、前記メモリセルにおいても、読み出し素子をSOI基板に形成できることは明白である。 Of course, even in the memory cell, it is apparent that can form a read element on the SOI substrate.

【0109】先ず、支持基板1200に搭載された埋め込み酸化膜900上にシリコン層(SOI)100、および、保護層910としての酸化膜を持ったウエハを準備する。 [0109] First, a silicon layer on the buried oxide film 900 is mounted on the supporting substrate 1200 (SOI) 100, and prepares a wafer having an oxide film as the protective layer 910. 支持基板1200は通例シリコンである。 Supporting substrate 1200 is typically silicon. 支持基板は構造、動作の基本に直接関係ないので、以下の図面ではこの支持基板は図示を省略する。 Supporting substrate structure, since it is not directly related to the basic operation, not shown the supporting substrate in the following drawings. (図49) 前記のウエハに、通例の浅溝分離法により素子分離領域960および保護膜910を再び形成する。 (Figure 49) to said wafer again to form an element isolation region 960 and the protective film 910 by conventional shallow trench isolation method. また熱処理を加えることで、必要な拡散層220を形成する。 Further, by heat treatment, to form the necessary diffusion layer 220. (図50) 保護膜910にコンタクト形成部に対応した開口901 (Figure 50) opening corresponding to the contact forming portion in the protective film 910 901
する。 To. そして、この開口部901を通して高濃度ドープした多結晶シリコン360を堆積し、読み出しワード線および引き出し層を形成する。 Then, a polycrystalline silicon 360 which is heavily doped through the opening 901, forms a read word line and lead layer. そして、この上部に絶縁膜9900および9901を形成し、これらを所望形状にパターニングする。 Then, an insulating film 9900 and 9901 in the upper, patterning them into a desired shape. (図51) こうして準備した半導体基体の引き出し層上部にコンタクトを開口902する。 Contact opening 902 to the lead layer upper (FIG. 51) thus prepared semiconductor substrate. そして、再び、この上部に高濃度ドープした多結晶シリコン膜660、及び層間絶縁膜9902を堆積する。 Then, again, depositing a polycrystalline silicon film 660 and heavily doped at the top, and the interlayer insulating film 9902. そして、層間絶縁膜9902を通例の方法で所望形状になし、この層間絶縁膜9902をマスク領域として、前記多結晶シリコン膜660を読み出しデータ線の所望形状に形成する。 Then, without the interlayer insulating film 9902 into a desired shape in the customary manner, the interlayer insulating film 9902 as a mask region is formed into a desired shape of the data line read the polycrystalline silicon film 660. (図52) 次いで、層間絶縁膜922および層間絶縁膜層923を堆積した後、表面をCMP法により平坦化する。 (Figure 52) Next, after depositing an interlayer insulating film 922 and the interlayer insulating film layer 923, the surface is planarized by CMP. ここで、絶縁膜922は例えばシリコン窒化膜、絶縁膜92 Here, the insulating film 922 is, for example, a silicon nitride film, the insulating film 92
3は例えばシリコン酸化膜である。 3 is a silicon oxide film, for example. (図53) 次いで、書き込み素子形成部の層間膜を除去し開口90 (Figure 53) then opening 90 to remove the interlayer film of the write element forming portion
3を形成する。 3 to form. この開口内にシリコン100の表面が露出する。 The surface of the silicon 100 is exposed in the opening. (図54) 更に、ゲート酸化膜905形成後、メタル電極350、 (Figure 54) In addition, a gate oxide film 905 formed after the metal electrodes 350,
トンネル膜931、多結晶シリコン150を積層する。 Laminating the tunnel film 931, polysilicon 150.
(図55) この積層膜、350、931、150を食刻し、絶縁膜923の表面まで柱状に加工する。 (Figure 55) The laminated film was etched to 350,931,150, processed into a columnar shape to the surface of the insulating film 923. この上部に層間絶縁膜921を堆積し、エッチバックすることで、多結晶シリコン膜150を露出せしめる。 The deposited interlayer insulating film 921 on the top, that is etched back, allowed to expose the polycrystalline silicon film 150. (図56) 前記多結晶シリコン膜150上に、書き込みデータ線2 (Figure 56) on the polycrystalline silicon film 150, the write data line 2
50を形成する。 To form a 50. 更に、この書き込みデータ線250を覆って層間絶縁膜926を形成し、この層により、積層体の表面を平坦化する。 Furthermore, an interlayer insulating film 926 to cover the write data lines 250, this layer, to flatten the surface of the laminate. (図57) 層間絶縁膜926、921にゲートパターンに応ずる溝904を形成する。 A groove 904 to comply with the gate pattern (FIG. 57) an interlayer insulating film 926,921. 少なくとも露出した半導体層150 The semiconductor layer 150 was at least exposed
の側壁にゲート絶縁膜980を形成する。 Forming a gate insulating film 980 on the side wall of the. そして、このゲート絶縁膜980を覆って書き込みワード線500を形成する。 Then, a write word line 500 covering the gate insulating film 980. この構造では、ゲート電極と前記書き込みワード線が同一の層で形成されてれいる。 In this structure, the gate electrode write word line is being formed in the same layer. (図58) 上述したこれらの方法により、すぐれた書き込み、記憶保持性能を有する半導体記憶装置を形成することができる。 (FIG. 58) by these methods described above, it is possible to form a semiconductor memory device having excellent writing, memory retention performance.

【0110】電界効果型トランジスタにおいて、ショットキー接合に絶縁膜を挟み、トンネル現象を制御することで、ソース、ドレインとなる電極のリーク電流を極めて低く抑制することができた。 [0110] In the field-effect transistor, sandwiching an insulating film on the Schottky junction, by controlling the tunneling could be suppressed extremely low leakage current of the electrode made source, a drain. また、この低リーク特性を応用することで、優れた情報保持特性をもった半導体記憶装置を形成することができる。 Further, by applying the low leakage characteristics, it is possible to form a semiconductor memory device having excellent information retention characteristics.

【0111】以上、本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。 [0111] According to the present invention, it is possible to provide a very low field-effect transistor of the leakage current.

【0112】本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。 [0112] According to another aspect of the present invention, it is possible to provide a semiconductor memory device having excellent information retention characteristics.

【0113】本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。 [0113] According to the manufacturing method of the present invention, novel apparatus a very low field-effect transistor of the leakage current, or can be produced easily the semiconductor memory device.

【0114】 [0114]

【発明の効果】本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。 According to the present invention according to the present invention, it is possible to provide a very low field-effect transistor of the leakage current.

【0115】本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。 [0115] According to another aspect of the present invention, it is possible to provide a semiconductor memory device having excellent information retention characteristics.

【0116】本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。 [0116] According to the manufacturing method of the present invention, novel apparatus a very low field-effect transistor of the leakage current, or can be produced easily the semiconductor memory device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1は従来の素子構造を表わした代表的素子断面図である。 FIG. 1 is a typical element cross-sectional view showing a conventional device structure.

【図2】図2はその他の従来の素子構造を模式的に示した断面構造図である。 Figure 2 is a cross section showing a other conventional element structure schematically.

【図3】図3は従来のショットキー接合を説明するバンド図である。 Figure 3 is a band diagram for explaining a conventional Schottky junction.

【図4】図4は本発明で用いる接合を説明するバンド図である。 Figure 4 is a band diagram illustrating a bonding used in the present invention.

【図5】図5は素子製造工程を説明する断面構造図である。 Figure 5 is a cross-sectional structural view showing a device manufacturing process.

【図6】図6は素子製造工程を説明する断面構造図である。 Figure 6 is a sectional view for explaining a device fabrication process.

【図7】図7は素子製造工程を説明する断面構造図である。 Figure 7 is a cross-sectional structural view showing a device manufacturing process.

【図8】図8は素子製造工程を説明する断面構造図である。 Figure 8 is a cross-sectional structural view showing a device manufacturing process.

【図9】図9は素子製造工程を説明する断面構造図である。 Figure 9 is a cross-sectional structural view showing a device manufacturing process.

【図10】図10は素子製造工程を説明する断面構造図である。 Figure 10 is a cross-sectional structural view showing a device manufacturing process.

【図11】図11は素子製造工程を説明する断面構造図である。 Figure 11 is a cross-sectional structural view showing a device manufacturing process.

【図12】図12は素子平面配置を説明する平面レイアウト図である。 Figure 12 is a plan layout view illustrating the optical device plane arrangement.

【図13】図13はその他の形態の素子製造工程を説明する断面構造図である。 Figure 13 is a cross-sectional structural view showing a device manufacturing process of other forms.

【図14】図14はその他の形態の素子製造工程を説明する断面構造図である。 Figure 14 is a cross-sectional structural view showing a device manufacturing process of other forms.

【図15】図15はその他の形態の素子製造工程を説明する断面構造図である。 Figure 15 is a cross-sectional structural view showing a device manufacturing process of other forms.

【図16】図16はその他の形態の素子製造工程を説明する断面構造図である。 Figure 16 is a cross-sectional structural view showing a device manufacturing process of other forms.

【図17】図17はその他の形態の素子製造工程を説明する断面構造図である。 Figure 17 is a cross-sectional structural view showing a device manufacturing process of other forms.

【図18】図18はORゲートを説明する等価回路図である。 Figure 18 is an equivalent circuit diagram for explaining an OR gate.

【図19】図19はORゲートの平面配置を説明する平面レイアウト図である。 Figure 19 is a plan layout diagram illustrating a planar arrangement of OR gates.

【図20】図20はANDゲートを説明する等価回路図である。 Figure 20 is an equivalent circuit diagram for explaining an AND gate.

【図21】図21はANDゲートの平面配置を説明する平面レイアウト図である。 Figure 21 is a plan layout diagram illustrating a planar arrangement of AND gates.

【図22】図22はインバータゲートの平面配置を説明する平面レイアウト図である。 Figure 22 is a plan layout view illustrating a planar layout of the inverter gate.

【図23】図23は多段インバータゲートの平面配置を説明する平面レイアウト図である。 Figure 23 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図24】図24はその他の素子製造工程を説明する断面構造図である。 Figure 24 is a cross-sectional structural view showing the other device fabrication processes.

【図25】図25はその他の素子製造工程を説明する断面構造図である。 Figure 25 is a cross-sectional structural view showing the other device fabrication processes.

【図26】図26はその他の素子製造工程を説明する断面構造図である。 Figure 26 is a cross-sectional structural view showing the other device fabrication processes.

【図27】図27はその他の素子製造工程を説明する断面構造図である。 Figure 27 is a cross-sectional structural view showing the other device fabrication processes.

【図28】図28はその他の素子製造工程を説明する断面構造図である。 Figure 28 is a cross-sectional structural view showing the other device fabrication processes.

【図29】図29はその他の素子製造工程を説明する断面構造図である。 Figure 29 is a cross-sectional structural view showing the other device fabrication processes.

【図30】図30はメモリセル素子構造を模式的に示した断面構造図である。 Figure 30 is a cross section showing a memory cell device structure schematically.

【図31】図31はメモリセルを説明する等価回路図である。 Figure 31 is an equivalent circuit diagram illustrating a memory cell.

【図32】図32はその他のメモリセルを説明する等価回路図である。 Figure 32 is an equivalent circuit diagram for explaining the other memory cells.

【図33】図33はメモリセルアレイを説明する等価回路図である。 Figure 33 is an equivalent circuit diagram illustrating a memory cell array.

【図34】図34はメモリセルアレイを説明する等価回路図である。 Figure 34 is an equivalent circuit diagram illustrating a memory cell array.

【図35】図35はメモリセルの素子製造工程を説明する断面構造図である。 Figure 35 is a cross-sectional structural view showing a device manufacturing process of the memory cell.

【図36】図36はメモリセルの素子製造工程を説明する断面構造図である。 FIG. 36 is a sectional view for explaining a device manufacturing process of the memory cell.

【図37】図37はメモリセルの素子製造工程を説明する断面構造図である。 FIG. 37 is a cross-sectional structural view showing a device manufacturing process of the memory cell.

【図38】図38はメモリセルの素子製造工程を説明する断面構造図である。 FIG. 38 is a cross-sectional structural view showing a device manufacturing process of the memory cell.

【図39】図39はメモリセルの素子製造工程を説明する断面構造図である。 FIG. 39 is a cross-sectional structural view showing a device manufacturing process of the memory cell.

【図40】図40はメモリセルの素子製造工程を説明する断面構造図である。 FIG. 40 is a cross-sectional structural view showing a device manufacturing process of the memory cell.

【図41】図41はその他のメモリセルの素子製造工程を説明する断面構造図である。 FIG. 41 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図42】図42はその他のメモリセルの素子製造工程を説明する断面構造図である。 Figure 42 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図43】図43はその他のメモリセルの素子製造工程を説明する断面構造図である。 FIG. 43 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図44】図44はその他のメモリセルの素子製造工程を説明する断面構造図である。 Figure 44 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図45】図45はその他のメモリセルの素子製造工程を説明する断面構造図である。 Figure 45 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図46】図46はその他のメモリセルの素子製造工程を説明する断面構造図である。 FIG. 46 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図47】図47はその他のメモリセルの素子製造工程を説明する断面構造図である。 FIG. 47 is a cross-sectional structural view showing a device manufacturing process of the other memory cells.

【図48】図48はメモリセルアレイの平面配置を説明する平面レイアウト図である。 Figure 48 is a plan layout view illustrating a planar layout of the memory cell array.

【図49】図49は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 49 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図50】図50は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 50 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図51】図51は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 51 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図52】図52は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 52 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図53】図53は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 53 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図54】図54は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 54 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図55】図55は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 55 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図56】図56は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 56 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図57】図57は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 57 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図58】図58は多段インバータゲートの平面配置を説明する平面レイアウト図である。 FIG. 58 is a plan layout view illustrating a planar layout of a multi-stage inverter gates.

【図59】図59は半導体メモリの基本動作に対するタイムチャートを示す図である。 FIG. 59 is a diagram showing a time chart for the basic operation of the semiconductor memory.

【図60】図60は多値情報を取り扱う半導体記憶装置の基本動作に対するタイムチャートを示す図である。 FIG. 60 is a diagram showing a time chart for the basic operation of the semiconductor memory device for handling multi-value information.

【符号の説明】 DESCRIPTION OF SYMBOLS

100、110:シリコン基板、150:多結晶シリコン、320:不純物拡散層電極、500、510:ゲート電極、250、350:電極、600、625、66 100, 110: silicon substrate, 150: polysilicon 320: impurity diffusion layer electrodes, 500, 510: gate electrode, 250, 350: electrode, 600,625,66
0:金属配線、710、720、730:コンタクト、 0: metal wiring, 710, 720, 730: Contacts,
900、901、905、910、920、921、9 900,901,905,910,920,921,9
22、923、924、925、926、931、93 22,923,924,925,926,931,93
2、955、956、960、980:絶縁膜層。 2,955,956,960,980: insulating film layer.

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とを有する半導体領域と、前記第1の半導体領域に設けた第2の絶縁膜と、 1. A first conductive region, the first insulating film, a semiconductor region having a first semiconductor region, and a second conductive region, a second insulating film provided on said first semiconductor region When,
    前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有することを特徴とする半導体装置。 Wherein a has a third conductive region provided in the film surface of the second insulating film.
  2. 【請求項2】 第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とが積層された半導体積層領域と、少なくとも前記第1の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第2の絶縁膜と、前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有する半導体装置。 Wherein the first conductive region, the first insulating film, a semiconductor multilayer region first semiconductor region, and where the second conductive region are stacked, the semiconductor lamination of at least the first semiconductor region the semiconductor device having a second insulating film provided on a side surface intersecting the laminating direction of the region, and a third conductive region provided in the film surface of the second insulating film.
  3. 【請求項3】 ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタであって、ソースまたはドレイン電極となる第1の導電領域上に第1の絶縁物層を有し、前記第1の絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体材料層上にドレインまたはソース電極となる第2の導電領域を有し、前記チャネル領域側面に第2の絶縁膜層を有し、前記第2の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有することを特徴とする半導体装置。 3. A insulated gate field effect transistor having a source and drain and the gate electrode and the channel region has a first insulator layer on the first conductive region serving as a source or drain electrode, wherein It has a semiconductor material layer serving as a channel region on top of the first insulating film, a second conductive region serving as a drain or source electrode on the semiconductor material layer, a second insulating film on the channel region side a layer, a semiconductor device characterized by having a gate electrode on the field effect on the channel region through the second insulating film layer.
  4. 【請求項4】 前記第1の導電領域が金属材料なることを特徴とする請求項1より請求項3に記載の半導体装置。 4. A semiconductor device according to claim 3 from claim 1, wherein said first conductive region is characterized by comprising a metal material.
  5. 【請求項5】 前記第1の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料なることを特徴とする請求項1より請求項3に記載の半導体装置。 5. A semiconductor device according to claim 3 from claim 1, wherein said first conductive region is a semiconductor material has been metallized by doping impurity at a high concentration.
  6. 【請求項6】 前記第1の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第2の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成されていることを特徴とする請求項1より請求項3に記載の半導体装置。 Wherein said first conductive region is formed by metalized semiconductor material by doping impurities on the metal material or a high concentration, that said second conductive region is doped with an impurity at a high concentration the semiconductor device of claim 3 from claim 1, characterized in that it is formed by metalized semiconductor material.
  7. 【請求項7】 第1の導電領域、第1の絶縁膜、第1の半導体領域、および第2の導電領域とを積層した半導体積層領域と、前記第2の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第2の絶縁膜と、前記第2の絶縁膜の膜面に設けられた第3の導電領域と、を有し、且つ前記第1あるいは第2の導電領域の内のいずれかが高濃度に不純物をドーピングした多結晶シリコンにより形成され、前記第1あるいは第2の導電領域の内の他方のいずれかが金属により形成され、前記第1の導電領域から第2の導電領域に流れる電流経路にシリコン及びトンネル絶縁膜が配置されていることを特徴とする半導体装置。 7. A first conductive region, the first insulating film, a semiconductor lamination area by laminating a first semiconductor region, and the second conductive region, of the semiconductor multilayer region of said second semiconductor region a second insulating film provided on a side surface intersecting the stack direction, anda third conductive region provided in the film surface of the second insulating film, and the first or second conductive is formed of polycrystalline silicon or of the region doped with an impurity at a high concentration, one of the other of the first or the second conductive region is formed by a metal, from said first conductive region wherein a silicon and the tunnel insulating film is disposed in the current path flowing in the second conductive region.
  8. 【請求項8】 請求項1より請求項7に記載された半導体装置のいずれかを情報書き込み装置とし、前記第1の導電領域を電荷保持部とし、この電荷保持部に電気的に接続された情報読み出し素子を有する半導体記憶装置。 8. Any of the semiconductor device according to claim 7 from claim 1 and an information writing device, the first conductive region and the charge holding portion, which is electrically connected to the charge holding portion the semiconductor memory device having an information reading device.
  9. 【請求項9】 半導体基板と、当該半導体基板に相対して設けられた第1不純物領域及び第2の不純物領域と、 9. A semiconductor substrate, a first impurity region and a second impurity region provided relative to the semiconductor substrate,
    少なくとも前記第1不純物領域及び第2の不純物領域に挟まれた第1の半導体領域を覆う第1の絶縁膜と、当該第1の絶縁膜の上部に設けられた第1の導電領域、第2 A first insulating film covering the first semiconductor region interposed between at least the first impurity region and a second impurity region, a first conductive region provided in an upper portion of the first insulating film, a second
    の絶縁膜、第2の半導体領域、および第2の導電領域とを有する半導体領域と、前記第2の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第3の絶縁膜と、前記第3の絶縁膜の膜面に設けられた第3の導電領域と、を有することを特徴とする半導体記憶装置。 The insulating film, a semiconductor region having a second semiconductor region, and a second conductive region, a third insulating film and the laminating direction is provided on a side surface intersecting the semiconductor region of said second semiconductor region the semiconductor memory device characterized by having a third conductive region provided in the film surface of the third insulating film.
  10. 【請求項10】 半導体基板の上部に第1の絶縁膜を形成する工程と、この第1の絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、前記金属材層もしくは金属化された半導体材料層の上部に第2の絶縁膜を形成する工程と、半導体材料層をアモルファス状態で形成する工程と、このアモルファス状態の半導体材料層に所定の金属層を形成する工程と、加熱によって当該金属によって前記アモルファス状態の半導体材料層を結晶化する工程を有する半導体装置の製造方法。 10. A process of forming a first insulating film on the semiconductor substrate, the semiconductor material layer which is metallized by doping impurities to the metal layer or high-concentration on the first insulating film formation a step of, forming a second insulating film on the metal material layer or metalized layer of semiconductor material, the semiconductor material layer and forming an amorphous state, the semiconductor material layer in the amorphous state a method of manufacturing a semiconductor device having a step of forming a predetermined metal layer, a step of crystallizing a semiconductor material layer of the amorphous state by the metal by heating.
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