JP2020532115A - フレキシブル回路基板およびその製造方法 - Google Patents

Abstract

第１素子実装部と第２素子実装部が定義されたベースフィルム、前記ベースフィルム上に、前記第１素子実装部および前記第２素子実装部それぞれに延びて形成された配線パターンであり、前記配線パターンは前記第１素子実装部内の第１端子部と、前記第２素子実装部内の第２端子部を含む配線パターンおよび前記第２端子部上に形成された第１メッキ層を含み、前記第１メッキ層は金属純メッキ層を含み、前記第１端子部上には前記第１メッキ層が形成されない。

Description

本発明はフレキシブル回路基板およびその製造方法に関し、より具体的には受動素子実装部と半導体素子実装部が定義されたベースフィルムを含むフレキシブル回路基板に関する。

最近、電子機器の小型化の傾向につれフレキシブル回路基板を利用したチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：ＣＯＦ）パッケージ技術が使われている。フレキシブル回路基板およびそれを用いたＣＯＦパッケージ技術は、例えば、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイ装置などのようなフラットパネル表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ、ＦＰＤ）に用いられる。

このようなフレキシブル回路基板上には、前記フラットパネル表示装置に駆動信号を提供するための半導体素子および前記半導体素子と接続される受動素子が実装されることができる。半導体素子と受動素子がフレキシブル回路基板上に接合される方式は互いに異なってもよい。具体的には受動素子は、例えばソルダのような別途の接合手段を用いて実装されることができ、半導体素子は例えばフリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）で直接接触して実装されることができる。

本発明が解決しようとする技術的課題は、半導体素子と受動素子が互いに異なる方式で接合されるフレキシブル回路基板を提供することにある。

本発明が解決しようとする他の技術的課題は、半導体素子と受動素子が互いに異なる方式で接合されるフレキシブル回路基板の製造方法を提供することにある。

本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は、以下の記載から当業者に明確に理解されるであろう。

前記技術的課題を達成するための本発明の一実施形態によるフレキシブル回路基板は、第１素子実装部と第２素子実装部が定義されたベースフィルム、前記ベースフィルム上に、前記第１素子実装部および前記第２素子実装部それぞれに延びて形成された配線パターンであり、前記配線パターンは、前記第１素子実装部内の第１端子部と、前記第２素子実装部内の第２端子部を含む配線パターン、および前記第２端子部上に形成された第１メッキ層を含み、前記第１メッキ層は金属純メッキ層を含み、前記第１端子部上には前記第１メッキ層が形成されない。

本発明のいくつかの実施形態において、前記第１端子部上に形成された第２メッキ層をさらに含み、前記配線パターンは銅を含み、前記第２メッキ層は銅−金属合金層を含み得る。

本発明のいくつかの実施形態において、前記第１メッキ層は、前記金属純メッキ層の下部に形成された銅−金属合金層をさらに含み得る。

本発明のいくつかの実施形態において、前記配線パターン上に形成される保護層をさらに含み、前記配線パターンは前記第１端子部と前記第２端子部を連結する連結配線を含み、前記保護層は前記連結配線を覆い得る。

本発明のいくつかの実施形態において、前記保護層と前記連結配線との間に形成される中間メッキ層をさらに含み、前記中間メッキ層は金属純メッキ層または銅−金属合金層を含み得る。

本発明のいくつかの実施形態において、前記保護層の境界は前記第１端子部の接合端子または前記第２端子部の接合端子から１００μｍ以上離隔し得る。

本発明のいくつかの実施形態において、前記第１端子部上に形成されたソルダ、前記ソルダと接合された第１素子、および前記第２端子部と接合された第２素子をさらに含み、前記第２素子は前記配線パターンとフリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）され得る。

本発明のいくつかの実施形態において、前記第１素子は受動素子を含み、前記第２素子は半導体素子を含み得る。

本発明のいくつかの実施形態において、前記金属純メッキ層は、スズ、金、パラジウム、ニッケル、クロムのうち少なくとも一つ以上を含み得る。

前記技術的課題を達成するための本発明の一実施形態によるフレキシブル回路基板の製造方法は、第１素子実装部と第２素子実装部が定義されたベースフィルムを提供し、前記ベースフィルム上に、前記第１素子実装部と前記第２素子実装部それぞれに延びる配線パターンを形成し、前記配線パターンは前記第１素子実装部内の第１端子部と、前記第２素子実装部内の第２端子部を含み、前記第２端子部上に金属純メッキ層を含む第１メッキ層を形成し、前記第１端子部上にソルダにより接合された第１素子をリフロー（ｒｅｆｌｏｗ）して実装し、前記第２端子部上に半導体素子を実装することを含む。

本発明のいくつかの実施形態において、前記第１端子部上に第２メッキ層を形成することをさらに含み、前記第２メッキ層は銅−金属合金層を含み得る。

本発明のいくつかの実施形態において、前記第１メッキ層を形成することは、前記第１端子部および前記第２端子部以外の前記配線パターン上にも前記第１メッキ層を形成することをさらに含み得る。

本発明のいくつかの実施形態において、前記第１素子をリフローして実装することは、前記第１素子実装部に対して局所熱処理することを含み得る。

本発明のいくつかの実施形態において、前記第１素子実装部に対して局所熱処理することは、熱風、レーザー、光、ホットプレートのうちいずれか一つを利用して熱処理することを含み得る。

本発明のいくつかの実施形態において、前記第１メッキ層を形成した後に前記配線パターン上に保護層を形成することをさらに含み得る。

本発明のいくつかの実施形態において、前記第１メッキ層を形成することは、前記配線パターン上に前記保護層を形成した以後に形成することを含み得る。

本発明のいくつかの実施形態において、前記第２端子部上に前記第１メッキ層を形成することは、前記第２端子部を覆う銅−金属合金層上に前記第１メッキ層を形成することを含み得る。

本発明のその他具体的な事項は、詳細な説明および図面に含まれている。

本発明の実施形態によるフレキシブル回路基板は、ベースフィルム上に半導体素子と受動素子の接合のための互いに異なる実装領域を含むことによってフレキシブル回路基板上に実装される半導体素子と受動素子の接合性を確保することができる。

本発明の効果は、以上で言及した効果に制限されず、言及されていないまた他の効果は特許請求の範囲の記載から当業者に明確に理解されるであろう。

本発明のいくつかの実施形態によるフレキシブル回路基板の上面図である。 図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明のいくつかの実施形態によるフレキシブル回路基板の断面図である。 図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。 図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。 図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。 本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。 本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。 本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。 本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。 本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。

本発明の利点および特徴、並びにこれらを達成する方法は、添付する図面と共に詳細に後述されている実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で具現され得、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供するものであり、本発明は請求項の範疇によってのみ定義される。図面に示す構成要素の大きさおよび相対的な大きさは説明の明瞭性のために誇張されたものであり得る。明細書全体にわたって同一参照符号は同一構成要素を指称し、「および／または」は言及されたアイテムのそれぞれおよび一つ以上のすべての組み合わせを含む。

素子（ｅｌｅｍｅｎｔｓ）または層が他の素子または層の「上に（ｏｎ）」または「上（ｏｎ）」と称される場合、他の素子または層の真上だけでなく中間に他の層または他の素子を介在した場合をすべて含む。反面、素子が「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」と称される場合、中間に他の素子または層を介在しない場合を示す。

空間的に相対的な用語である「下方（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「底部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示すように一つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために使われ得る。空間的に相対的な用語は図面に示されている方向に加えて使用時または動作時素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図面に示されている素子をひっくり返す場合、他の素子の「下方（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上方（ａｂｏｖｅ）」に置かれられ得る。したがって、例示的な用語である「下」は、下と上の方向をいずれも含み得る。素子は他の方向にも配向され得、これにより、空間的に相対的な用語は配向によって解釈されることができる。

本明細書において使われた用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書において、単数形は文面で特記しない限り、複数形も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含み（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素の他に一つ以上の他の構成要素の存在または追加を排除しない。

第１、第２等が多様な素子や構成要素を叙述するために使われるが、これら素子や構成要素はこれら用語によって制限されないことはもちろんである。これらの用語は単に一つの素子や構成要素を他の素子や構成要素と区別するために使うものである。したがって、以下で言及される第１素子や構成要素は本発明の技術的思想内で第２素子や構成要素であり得ることはもちろんである。

他に定義のない限り、本明細書において使われるすべての用語（技術的および科学的用語を含む）は本発明が属する技術分野における通常の知識を有する者に共通して理解される意味で使われ得る。また、一般的に使われる辞典に定義されている用語は明白に特に定義されていない限り理想的にまたは過度に解釈されない。

以下図１ないし図１０を参照して、本発明の実施形態によるフレキシブル回路基板を説明する。

図１は本発明のいくつかの実施形態によるフレキシブル回路基板の上面図であり、図２は図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明のいくつかの実施形態によるフレキシブル回路基板の断面図である。

図１および図２を参照すると、本発明のいくつかの実施形態によるフレキシブル回路基板はベースフィルム１０、配線パターン２０、第１メッキ層３０および保護層４０を含み得る。

ベースフィルム１０は、柔軟性のある材質で形成され得、フレキシブル回路基板に基材として含まれてフレキシブル回路基板が曲げたり（ベンディングされたり）、折りたたまれるようにすることができる。ベースフィルム１０は、例えばポリイミドフィルムであり得る。これとは異なり、ベースフィルム１０は、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ Ｔｅｒｅｐｈｔｈａｌａｔｅ）フィルム、ポリエチレンナフタレートフィルム、ポリカーボネートフィルムなどの絶縁フィルムまたは酸化アルミニウム箔などの金属箔であり得る。本発明の実施形態によるフレキシブル回路基板において、ベースフィルム１０はポリイミドフィルムである場合を説明する。

ベースフィルム１０は、受動素子実装部１００と半導体素子実装部２００が定義され得る。素子実装部１００は本発明のいくつかの実施形態によるフレキシブル回路基板に実装される受動素子１１０が配置される領域であり、半導体素子実装部２００は本発明のいくつかの実施形態によるフレキシブル回路基板に実装される半導体素子１２０が配置される領域であり得る。

具体的には、受動素子実装部１００に実装される素子は、例えば抵抗、キャパシタまたはインダクタであり得、半導体素子実装部２００に実装される素子は例えばＤＤＩ（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）であり得る。すなわち、本発明のいくつかの実施形態による実装部は半導体素子実装部２００にＤＤＩが実装され、受動素子実装部１００にＤＤＩとカップリングされる受動素子が実装され得る。

図１にはベースフィルム１０上に受動素子実装部１００と半導体素子実装部２００がそれぞれ１個ずつ定義されたものを示すが、本発明はこれに制限されるものではない。本発明のいくつかの実施形態によるフレキシブル回路基板の回路構成に応じてベースフィルム１０上に定義された受動素子実装部１００と半導体素子実装部２００の数はいくらでも変わり得る。

受動素子実装部１００は、ベースフィルム１０上に受動素子が実装される場合、受動素子とベースフィルム１０が垂直に重なる（ｏｖｅｒｌａｐ）領域であり得る。同様に半導体素子実装部２００は、ベースフィルム１０上に半導体素子が実装される場合、半導体素子とベースフィルム１０が垂直に重なる領域であり得る。

ベースフィルム１０上に、配線パターン２０が形成され得る。配線パターン２０は、ベースフィルム１０上に形成されて受動素子実装部１００と半導体素子実装部２００内に延びる少なくとも一つ以上の導電配線を含み得る。配線パターン２０は受動素子実装部１００と半導体素子実装部２００との間を連結し得る。したがって、半導体素子実装部２００と受動素子実装部１００との間の電気的信号が配線パターン２０を介して転送され得る。

配線パターン２０は、例えば銅のような導電性物質を含み得るが、本発明はこれに制限されるものではない。具体的には、配線パターン２０は金、アルミニウムなどの電気伝導性を有する物質を含むこともできる。本明細書において配線パターン２０は銅を含む場合を説明する。

配線パターン２０に含まれた複数の導電配線は、受動素子実装部１００の長さ方向（図１の上下方向）に互いに離隔して配置され、受動素子実装部１００の幅方向（図１の左右方向）に延びるように配置され得る。ただし、これは例示的なものであり、図１に示すものとは異なり複数の導電配線は素子実装部１００の幅方向（図１の左右方向）以外の方向に延びることもできる。

図１で例示的に受動素子実装部１００の両側に配線パターン２０が６個配置され、半導体素子実装部２００の両側に配線パターン２０が１３個配置された場合が示されているが、本発明はこれに制限されるものではない。配線パターン２０の個数はフレキシブル回路基板およびこれと接続される素子の設計によっていくらでも変更できることは自明である。

また、図１で例示的に素子実装部１００の両側に配線パターン２０がそれぞれ配置された場合が示されているが、本発明はこれに制限されるものではない。配線パターン２０は素子実装部１００の一側にのみ配置されることもできる。

配線パターン２０は、受動素子実装部１００内に延びた第１端子部２１と、半導体素子実装部２００内に延びた第２端子部２２を含み得る。第１端子部２１と第２端子部２２は連結配線２５を介して連結され得る。

第１端子部２１は、ベースフィルム１０上の受動素子実装部１００とオーバーラップし、第２端子部２２はベースフィルム１０上の半導体素子実装部２００とオーバーラップし得る。連結配線２５はベースフィルム１０上に受動素子実装部１００または半導体素子実装部２００とオーバーラップしなくてもよい。

フレキシブル回路基板上に実装される受動素子１１０は、配線パターン２０と電気的に接続され得る。さらに具体的には受動素子１１０は第１端子部２１と電気的に接続され得る。

同様に、フレキシブル回路基板上に実装される半導体素子１２０は、配線パターン２０と電気的に接続され得る。具体的には、半導体素子１２０は第２端子部２２と電気的に接続され得る。

配線パターン２０上に、第１メッキ層３０が形成され得る。より具体的には、半導体素子実装部２００内の配線パターン２０上に第１メッキ層３０が形成され得る。したがって、第１メッキ層３０は第１端子部２１上には形成されず、第２端子部２２のみを覆うように形成され得る。

本発明のいくつかの実施形態において、第１メッキ層３０は金属純メッキ層を含み得る。より具体的には、第１メッキ層３０はスズ純メッキ層であり得る。前記「純メッキ層」は、第１メッキ層３０に配線パターン２０に含まれた金属成分が拡散されていないものを意味する。例えば配線パターン２０が銅を含む場合、第１メッキ層３０は銅−金属合金層を含まなくてもよい。

ただし、本発明がこれに制限されるものではなく、金属純メッキ層の形成工程で第１メッキ層３０は金属純メッキ層に銅が一部拡散された銅−金属メッキ層を含むこともできる。すなわち、第１メッキ層３０は金属純メッキ層の下部に銅−金属メッキ層が形成された構造を有し得る。

一方、本実施形態では第１メッキ層３０としてスズ純メッキ層を例に挙げたが、これに制限されるものではない。第１メッキ層３０は配線パターン２０の表面処理として、スズの他に金、パラジウム、ニッケル、クロムなどの金属材料中の一つ、または二つ以上の合金を利用して形成することができる。以下で第１メッキ層３０はスズ純メッキ層である場合を説明する。

図２に示すように、本発明のいくつかの実施形態において第１メッキ層３０は受動素子実装部１００内に形成されなくてもよい。これは受動素子１１０が第１端子部２１と接合される方式と半導体素子１２０が第２端子部２２と接合される方式が互いに異なるからである。具体的には、受動素子１１０は第１端子部２１とソルダ１１５を介して接合され、半導体素子１２０は第２端子部２２上の第１メッキ層３０とバンプ１２５を介して接合され得る。

受動素子１１０を第１端子部２１と接合させることは、ソルダ１１５を受動素子１１０の端子と第１端子部２１との間に配置させ、前記受動素子実装部１００をリフロー（ｒｅｆｌｏｗ）熱処理して受動素子１１０と第１端子部２１を接合させるものであり得る。また、前記リフロー熱処理は受動素子実装部１００に限定された領域に対して熱風、レーザー、光を含む熱源を提供してソルダ１１５を加熱したり、またはホットプレートを用いることであり得る。

これとは異なり、半導体素子１２０を第２端子部２２と接合させることは、半導体素子１２０の端子と接合されたバンプ１２５を第１メッキ層３０と接触させ、前記接触の部分を加熱させて半導体素子１２０を第２端子部２２に実装することであり得る。前記バンプ１２５を加熱させることは、例えばリフロー（ｒｅｆｌｏｗ）工程でフレキシブル回路基板を熱処理したり、熱圧搾工程を用いることであり得る。

上述したように、第２端子部２２は第１メッキ層３０を介して半導体素子１２０と接合されることによって、半導体素子１２０と第２端子部２２との間の接合性が向上することができる。上述したように、第１メッキ層３０が例えばスズ純メッキ層を含むことによって、半導体素子１２０のバンプ１２５と第１メッキ層３０との間の接合性が向上することができる。

このように、本発明のいくつかの実施形態によるフレキシブル回路基板は、バンプ１２５を介して接合される半導体素子１２０との連結性の向上のために第２端子部２２上に形成された第１メッキ層３０を介して、フレキシブル回路基板上の半導体素子１２０の実装時半導体素子１２０の連結不良または接合不良が発生する可能性を減少させることができる。したがって、フレキシブル回路基板の動作信頼性が向上することができる。

配線パターン２０上に保護層４０が形成され得る。保護層４０は、例えば受動素子１１０および半導体素子１２０の接合のために露出した配線パターン２０の部分を除いて形成され得る。具体的には、保護層４０は連結配線２５上に形成され得、図２に示すように第１端子部２１および第２端子部２２の一部上にも形成され得る。

保護層４０は、例えば、軟性の非伝導体材質を含み得、例えばソルダレジストまたはカバーレイフィルムを含み得る。

図２に示すフレキシブル回路基板において、保護層４０は配線パターン２０の真上に形成され得る。ここで真上に形成されるとは、保護層４０と配線パターン２０との間に他の構成要素が介在しないことを意味し、特に保護層４０と配線パターン２０との間には別途のメッキ層が形成されなくてもよい。

一方、本発明のいくつかの実施形態において、前記保護層４０は前記受動素子１１０が実装される第１端子部２１の接続端子から１００μｍ以上離隔することが好ましい。すなわち保護層４０は受動素子１１０と第１端子部２１を接合させるソルダ１１５から１００μｍ以上離隔し得る。

また、保護層４０は半導体素子１２０が実装される第２端子部２２の接触面から１００μｍ以上離隔することが好ましい。すなわち、保護層４０は半導体素子１２０と第２端子部２２を接合させるバンプ１２５から１００μｍ以上離隔し得る。

ここで前記距離だけ離隔させる理由は、保護層４０を液状材で形成する場合、保護層４０縁の液状材が滲むブリード（ｂｌｅｅｄ）現象により保護層が接合の部分まで形成されることを予防する効果を得るためである。したがって、保護層４０の縁の物性によって前記離隔距離は変更され得、保護層４０としてソルダレジストを使用する実施形態では１００μｍ以上離隔することが好ましい。

一方、本発明のいくつかの実施形態において、その名称とは別に受動素子実装部１００に半導体素子が実装され得、半導体素子実装部２００に受動素子が実装されることもできる。したがって、本発明のいくつかの実施形態で受動素子実装部１００と半導体素子実装部２００に互いに異なる種類の素子が実装されれば充分である。

これにより、上で説明した内容とは異なり、半導体素子が実装される配線パターンの接合部に第１メッキ層３０が形成されず、受動素子が実装される配線パターンの接合部に第１メッキ層３０が形成される実施形態も可能であり得る。

図３は図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。

図３を参照すると、本発明のいくつかの実施形態によるフレキシブル回路基板は、第１端子部２１上に第２メッキ層５０をさらに含み得る。

図３に示すように、第２メッキ層５０は第１端子部２１上にのみ形成されて第２端子部２２には形成されなくてもよい。第２メッキ層５０は例えば、銅−スズ合金層を含み得る。

すなわち、図３に示すフレキシブル回路基板において、第１端子部２１上には銅−スズ合金層が形成されるが、第２端子部２２上には銅−スズ合金層でないスズ純メッキ層である第１メッキ層３０が形成されることができる。

最初の第１端子部２１の表面をメッキしてメッキ層を形成する際、前記形成されたメッキ層はスズ純メッキ層であり得る。以後受動素子実装部１００に受動素子１１０を実装するためのリフロー工程において、前記メッキ層が提供される熱によって起きる銅−スズ間の拡散反応により銅−スズの第２メッキ層５０が形成されることができる。

本発明のいくつかの実施形態において、第１メッキ層３０は受動素子１１０の接合のためのリフロー工程で提供される熱の影響を受けていないメッキ層であり得る。すなわち、受動素子１１０の接合のためのリフロー工程が受動素子実装部１００に対して局所的に行われるので、第１メッキ層３０は銅−スズ合金層に変形されずスズ純メッキ層として残ることができる。

図４は図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。

図４を参照すると、本発明のいくつかの実施形態によるフレキシブル回路基板は、保護層４０と配線パターン２０との間に形成された中間メッキ層３５，５５を含み得る。

本発明のいくつかの実施形態において、第１中間メッキ層３５は受動素子実装部１００内の第１端子部２１上に形成され得る。第１中間メッキ層３５は保護層４０と第１端子部２１との間に介在し得る。したがって、第１中間メッキ層３５と保護層４０または第１中間メッキ層３５と第１端子部２１は垂直にオーバーラップし得る。

また、本発明のいくつかの実施形態において、第２中間メッキ層５５は半導体素子実装部２００内の第２端子部２２上に形成され得る。第２中間メッキ層５５は保護層４０と第２端子部２２との間に介在し得る。したがって、第２中間メッキ層５５と保護層４０、または第２中間メッキ層５５と第２端子部２２は垂直にオーバーラップし得る。

本発明のいくつかの実施形態において、第１中間メッキ層３５と第１メッキ層３０は実質的に同じ組成を含み得る。具体的に、第１中間メッキ層３５と第１メッキ層３０はスズ純メッキ層を含み得る。

一方、第２中間メッキ層５５と第２メッキ層５０は互いに異なる組成を含み得る。具体的には、第２中間メッキ層５５はスズ純メッキ層を含むことに対し、第２メッキ層５０は銅−スズ合金層を含み得る。

第１中間メッキ層３５と第２中間メッキ層５５がスズ純メッキ層を含む理由は、受動素子実装部１００に受動素子１１０を実装するためのリフロー工程で第１中間メッキ層３５と第２中間メッキ層５５は保護層４０により熱との接触が遮断されるからである。したがって、第１中間メッキ層３５と第２中間メッキ層５５は熱によって銅が拡散されていないスズ純メッキ層を含み得る。

また、第１中間メッキ層３５と第２中間メッキ層５５がスズ純メッキ層を含むために配線パターン２０上に第１メッキ層３０、第２メッキ層５０、第１中間メッキ層３５、第２中間メッキ層５５を形成し、第１中間メッキ層３５と第２中間メッキ層５５上に保護層４０を形成し、第２メッキ層５０に対してリフロー工程を行って受動素子１１０を接合し得る。

図５は図１のＡ−Ａ’およびＢ−Ｂ’に沿って切断して示す本発明の他のいくつかの実施形態によるフレキシブル回路基板の断面図である。

図５を参照すると、本発明のいくつかの実施形態によるフレキシブル回路基板は、第３中間メッキ層３６および第４中間メッキ層５６と、第４中間メッキ層５６上に形成された第１メッキ層３１を含み得る。

第３中間メッキ層３６は第２メッキ層５０と実質的に同じ物質を含み得る。具体的には第３中間メッキ層３６と第２メッキ層５０は銅−スズ合金層を含み得る。

第３中間メッキ層３６は受動素子実装部１００内の第１端子部２１上に形成され得る。第３中間メッキ層３６は保護層４０と第１端子部２１との間に介在し得る。したがって、第３中間メッキ層３６と保護層４０または第３中間メッキ層３６と第１端子部２１は垂直にオーバーラップし得る。

第４中間メッキ層５６は第３中間メッキ層３６と実質的に同じ物質を含み得る。具体的には第４中間メッキ層５６は銅−スズ合金層を含み得る。

第１メッキ層３１は第４中間メッキ層５６上に形成され得る。すなわち、第４中間メッキ層５６は第１メッキ層３１と第２端子部２２との間に介在し得る。第１メッキ層３１はスズ純メッキ層を含み得る。

銅−スズ合金層を含む第３中間メッキ層３６と第４中間メッキ層５６が保護層４０または第１メッキ層３１と配線パターン２０との間に介在することは、配線パターン２０上にスズ純メッキ層を形成した後、受動素子１１０の接合時リフロー工程によって第２メッキ層５０、第３中間メッキ層３６および第４中間メッキ層５６が形成され、第４中間メッキ層５６上にスズ純メッキ層である第１メッキ層３１を形成するからである。

第４中間メッキ層５６の形成にもかかわらず、半導体素子１２０の接合部は先立って説明した実施形態のようにスズ純メッキ層である第１メッキ層３１とバンプ１２５を介して接合されるので、接合性がそのまま維持され得る。

図６ないし図８は本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。図６ないし図８は図２ないし図５に示す本発明のいくつかの実施形態と同様に、図１のＡ−Ａ’、Ｂ−Ｂ’を切断して示す場合を説明する。

図６を参照すると、ベースフィルム１０上に配線パターン２０を形成する。配線パターン２０を形成することは、ベースフィルム１０の一面に金属箔層を形成した後エッチングしてパターニングするフォトエッチング法または下地層が形成されたベースフィルム１０上にレジストパターンを形成し、レジストパターンの間に導電物質を電解メッキした後レジストパターンと下地層を除去して配線パターン２０を形成するセミアディティブ（ｓｅｍｉ ａｄｄｉｔｉｖｅ）方式、または導電ペーストを印刷して配線パターン２０を印刷する方式などを含み得る。

ベースフィルム１０上に形成された配線パターン２０は受動素子実装部１００と半導体素子実装部２００との間を連結し得る。

図７を参照すると、ベースフィルム１０上に保護層４０を形成する。保護層４０を形成することはソルダレジストのような液状材を印刷法またはコーティング法によって形成したり、カバーレイフィルムでラミネーティングによって形成することを含み得るが、これに制限されない。

保護層４０は第１端子部２１および第２端子部２２以外の領域、すなわち連結配線２５の表面を覆うように形成され得る。

図８を参照すると、受動素子実装部１００に受動素子１１０を実装する。具体的には、受動素子１１０を実装することは受動素子実装部１００内の第１端子部２１上にソルダ１１５を配置し、リフロー工程によって受動素子１１０を第１端子部２１に接合させることであり得る。

次いで図２を参照すると、半導体素子実装部２００に第１メッキ層３０を形成し、半導体素子１２０のバンプ１２５を介して半導体素子１２０を第１メッキ層３０と接合させる。

第１メッキ層３０を形成することは、例えばスズを電解メッキまたは無電解メッキ方式で形成することであり得る。

図９は本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。図９は図３に示す実施形態によるフレキシブル回路基板の製造方法であり得、図７に続くものとして説明する。

図９を参照すると、配線パターン２０上に保護層４０を形成した後、受動素子実装部１００と半導体素子実装部２００にスズ純メッキ層を形成する。スズ純メッキ層上にソルダ１１５を用いて受動素子１１０を実装した後リフロー工程によって受動素子１１０を接合させる。前記リフロー工程によってスズ純メッキ層は銅−スズ合金層を含む第２メッキ層５０に変形され得る。

次いで図３を参照すると、半導体素子実装部２００に半導体素子１２０のバンプ１２５を介して半導体素子１２０を第１メッキ層３０と接合させる。

図１０は本発明のいくつかの実施形態によるフレキシブル回路基板の製造方法を説明するための中間段階図である。図１０は図４に示す実施形態によるフレキシブル回路基板の製造方法であり得、図６に続くものとして説明する。

図１０を参照すると、配線パターン２０を覆うようにメッキ層１５０を形成し、メッキ層上に保護層４０を形成する。メッキ層１５０は第１端子部２１、第２端子部２２および連結配線２５を含む配線パターン２０をすべて覆うように形成され得る。メッキ層１５０を形成することは例えばメッキまたは無電解メッキ方式でスズメッキ層を電解形成することであり得る。

保護層４０は連結配線２５を覆うように形成され得、図１０に示すように第１端子部２１と第２端子部２２の一部を覆うように形成されることもできる。

次いで図４を参照すると、第１端子部２１上にソルダ１１５を用いて受動素子１１０を接合させた後、第２端子部２２上に半導体素子１２０のバンプ１２５を用いて半導体素子１２０を接合させる。

受動素子１１０の接合時に用いられるリフロー工程によって第１端子部２１上のメッキ層１５０が銅−スズ合金層に変形されることによって第２メッキ層５０が形成されることができる。ただし、前記リフロー工程は受動素子実装部１００に対する局所的な熱処理であるため、半導体素子実装部２００上のメッキ層はスズ純メッキ層を含み得る。また、保護層４０とオーバーラップする第１中間メッキ層３５と第２中間メッキ層５５もスズ純メッキ層を含み得る。

以上、添付した図面を参照して本発明の実施形態を説明したが、本発明は前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造され得、本発明が属する技術分野における通常の知識を有する者は本発明の技術的思想や必須の特徴を変更せず他の具体的な形態で実施できることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。

１０ ベースフィルム
２０ 配線パターン
２１，２２ 端子部
２５ 連結配線
３０，３１ 第１メッキ層
３５，５５ 中間メッキ層
４０ 保護層
５０ 第２メッキ層
１００ 受動素子実装部
１１０ 受動素子
１２０ 半導体素子
２００ 半導体素子実装部

Claims (17)

1. 第１素子実装部と第２素子実装部が定義されたベースフィルムと、
   前記ベースフィルム上に、前記第１素子実装部および前記第２素子実装部それぞれに延びて形成された配線パターンであり、前記配線パターンは前記第１素子実装部内の第１端子部と、前記第２素子実装部内の第２端子部を含む配線パターンと、
   前記第２端子部上に形成された第１メッキ層と、を含み、前記第１メッキ層は金属純メッキ層を含み、
   前記第１端子部上には前記第１メッキ層が形成されない、フレキシブル回路基板。
2. 前記第１端子部上に形成された第２メッキ層をさらに含み、
   前記配線パターンは銅を含み、
   前記第２メッキ層は銅−金属合金層を含む、請求項１に記載のフレキシブル回路基板。
3. 前記第１メッキ層は、前記金属純メッキ層の下部に形成された銅−金属合金層をさらに含む、請求項１に記載のフレキシブル回路基板。
4. 前記配線パターン上に形成される保護層をさらに含み、
   前記配線パターンは、前記第１端子部と前記第２端子部を連結する連結配線を含み、
   前記保護層は、前記連結配線を覆う、請求項１に記載のフレキシブル回路基板。
5. 前記保護層と前記連結配線との間に形成される中間メッキ層をさらに含み、
   前記中間メッキ層は金属純メッキ層または銅−金属合金層を含む、請求項４に記載のフレキシブル回路基板。
6. 前記保護層の境界は、前記第１端子部の接合端子または前記第２端子部の接合端子から１００μｍ以上離隔する、請求項４に記載のフレキシブル回路基板。
7. 前記第１端子部上に形成されたソルダ、
   前記ソルダと接合された第１素子、および
   前記第２端子部と接合された第２素子をさらに含み、前記第２素子は前記配線パターンとフリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）される、請求項１に記載のフレキシブル回路基板。
8. 前記第１素子は受動素子を含み、
   前記第２素子は半導体素子を含む、請求項７に記載のフレキシブル回路基板。
9. 前記金属純メッキ層は、スズ、金、パラジウム、ニッケル、クロムのうち少なくとも一つ以上を含む、請求項１に記載のフレキシブル回路基板。
10. 第１素子実装部と第２素子実装部が定義されたベースフィルムを提供し、
    前記ベースフィルム上に、前記第１素子実装部と前記第２素子実装部それぞれに延びる配線パターンを形成し、前記配線パターンは前記第１素子実装部内の第１端子部と、前記第２素子実装部内の第２端子部を含み、
    前記第２端子部上に金属純メッキ層を含む第１メッキ層を形成し、
    前記第１端子部上にソルダにより接合された第１素子をリフロー（ｒｅｆｌｏｗ）して実装し、
    前記第２端子部上に半導体素子を実装することを含む、フレキシブル回路基板の製造方法。
11. 前記第１端子部上に第２メッキ層を形成することをさらに含み、
    前記第２メッキ層は銅−金属合金層を含む、請求項１０に記載のフレキシブル回路基板の製造方法。
12. 前記第１メッキ層を形成することは、前記第１端子部および前記第２端子部以外の前記配線パターン上にも前記第１メッキ層を形成することをさらに含む、請求項１１に記載のフレキシブル回路基板の製造方法。
13. 前記第１素子をリフローして実装することは、前記第１素子実装部に対して局所熱処理することを含む、請求項１０に記載のフレキシブル回路基板の製造方法。
14. 前記第１素子実装部に対して局所熱処理することは、熱風、レーザー、光、ホットプレートのうちいずれか一つを利用して熱処理することを含む、請求項１３に記載のフレキシブル回路基板の製造方法。
15. 前記第１メッキ層を形成した後に前記配線パターン上に保護層を形成することをさらに含む、請求項１０に記載のフレキシブル回路基板の製造方法。
16. 前記第１メッキ層を形成することは、前記配線パターン上に保護層を形成した以後に形成することを含む、請求項１５に記載のフレキシブル回路基板の製造方法。
17. 前記第２端子部上に前記第１メッキ層を形成することは、
    前記第２端子部を覆う銅−金属合金層上に前記第１メッキ層を形成することを含む、請求項１０に記載のフレキシブル回路基板の製造方法。