JP2019079032A - パッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法 - Google Patents

Abstract

【課題】 小型化したパッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法を提供する。【解決手段】 ディスプレイ装置は、互いに対向する第１面及び第２面を含むフィルム基板と、第１面上の、第１方向に沿って配列される入力端子及びテスト端子を含む半導体チップと、第１面上の、入力端子から第１方向と交差する第２方向に延びる第１配線と、第１面に沿って延びる第１延長部、第２面に沿って延びる第２延長部、及びフィルム基板を貫通して第１延長部と第２延長部とを接続する第１ビアを含む第２配線とを含み、第１延長部は、テスト端子から第２方向に延びて第１ビアに接続され、第２延長部は、第１ビアから第２面の縁まで延びる。【選択図】 図１６

Description

本発明は、パッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法に関する。

電子製品の小型化、薄型化及び軽量化に伴い、高密度半導体チップ実装技術として、テープフィルムパッケージが提案されている。テープフィルムパッケージは、例えば、テープキャリアパッケージまたはチップオンフィルム（ＣＯＦ；Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）パッケージを含むことができる。

チップオンフィルムパッケージにおいて、半導体チップは、フリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）方式で基板に直接ボンディングでき、配線などによって外部回路に接続できる。チップオンフィルムパッケージでは、稠密な配線パターンの形成が可能であるため、高集積パッケージ技術として注目を集めている。

本発明が解決しようとする技術的課題は、小型化したパッケージ基板用フィルム、半導体パッケージ及びディスプレイ装置を提供することにある。

本発明が解決しようとする他の技術的課題は、小型化したパッケージ基板用フィルム、半導体パッケージ及びディスプレイ装置の製造方法を提供することにある。

本発明の技術的課題は、上述した技術的課題に制限されず、上述していない別の技術的課題は、以降の記載から当業者に明確に理解できるであろう。

上記の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置は、互いに対向する第１面及び第２面を含むフィルム基板と、第１面上の、第１方向に沿って配列される入力端子及びテスト端子を含む半導体チップと、第１面上の、入力端子から第１方向と交差する第２方向に延びる第１配線と、第１面に沿って延びる第１延長部、第２面に沿って延びる第２延長部、及びフィルム基板を貫通して第１延長部と第２延長部とを接続する第１ビアを含む第２配線とを含み、第１延長部は、テスト端子から第２方向に延びて第１ビアに接続され、第２延長部は、第１ビアから第２面の縁まで延びる。

上記の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係る半導体パッケージは、互いに隣接するパッケージ領域及び第１テスト領域を含むフィルム基板であって、互いに対向する第１面及び第２面を含むフィルム基板と、パッケージ領域の第１面上の、第１方向に沿って配列される第１チップパッド及び第２チップパッドを含む半導体チップと、第１テスト領域の第２面上の第１テストパッドと、パッケージ領域の第１面及び第１テスト領域の第１面上の、第１チップパッドから第１方向と交差する第２方向に延びる第１配線と、第２チップパッドと第１テストパッドとを接続する第２配線とを含み、第２配線は、半導体チップと第１テスト領域との間のパッケージ領域を貫通する第１ビアを含む。

上記の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムは、パッケージ領域及びパッケージ領域の両側にそれぞれ隣接する第１テスト領域及び第２テスト領域を含むフィルム基板であって、互いに対向する第１面及び第２面を含むフィルム基板と、パッケージ領域の第１面内のチップ実装領域、チップ実装領域内の第１配線端子を含む第１配線と、チップ実装領域内の第２配線端子を含む第２配線であって、第１配線端子と第２配線端子が第１方向に沿って配列される第２配線と、チップ実装領域内の第３配線端子を含む第３配線であって、第１配線端子と第３配線端子が、第１方向と交差する第２方向に沿って配列される第３配線と、第１テスト領域の第２面上の第１テストパッド及び第２テストパッドと、第２テスト領域の第２面上の第３テストパッドとを含み、第１配線は、第１テスト領域を貫通する第１ビアを含んで、第１テストパッドに接続され、第２配線は、チップ実装領域と第１テスト領域との間のパッケージ領域を貫通する第２ビアを含んで、第２テストパッドに接続され、第３配線は、第３テストパッドに接続される。

上記の他の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法は、互いに隣接するパッケージ領域及び第１テスト領域を含み、互いに対向する第１面及び第２面を含むフィルム基板を提供し、パッケージ領域の第１面上の第１配線端子を含む第１配線と、第１テスト領域の第２面上の第１テストパッドを形成し、パッケージ領域の第１面上の第２配線端子を含む第２配線と、第１テスト領域の第２面上の第２テストパッドとを形成することを含み、第１配線は、第１テスト領域を貫通する第１ビアを含んで、第１テストパッドに接続され、第２配線は、チップ実装領域と第１テスト領域との間のパッケージ領域を貫通する第２ビアを含んで、第２テストパッドに接続される。

上記の他の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係る半導体パッケージの製造方法は、互いに隣接するパッケージ領域及び第１テスト領域を含み、互いに対向する第１面及び第２面を含むパッケージ基板用フィルムを提供し、パッケージ基板用フィルムの第１面上に半導体チップを形成することを含む半導体パッケージの製造方法であって、パッケージ基板用フィルムを提供することは、パッケージ領域の第１面上の第１配線端子を含む第１配線と、第１テスト領域の第２面上の第１テストパッドとを形成し、パッケージ領域の第１面上の第２配線端子を含む第２配線と、第１テスト領域の第２面上の第２テストパッドとを形成することを含み、第１配線は、第１テスト領域を貫通する第１ビアを含んで、第１テストパッドに接続され、第２配線は、第２配線端子と第１テスト領域との間のパッケージ領域を貫通する第２ビアを含んで、第２テストパッドに接続される。

上記の他の技術的課題を達成するための本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置の製造方法は、半導体パッケージを提供し、半導体パッケージにプリント回路及びディスプレイパネルを付着させることを含むディスプレイ装置の製造方法であって、半導体パッケージは、互いに対向する第１面及び第２面を含むフィルム基板と、第１面上の、第１方向に沿って配列される入力端子及びテスト端子を含む半導体チップと、第１面上の、入力端子から第１方向と交差する第２方向に延びる第１配線と、第１面に沿って延びる第１延長部、第２面に沿って延びる第２延長部、及びフィルム基板を貫通して第１延長部と第２延長部とを接続する第１ビアを含む第２配線とを含み、第１延長部は、テスト端子と第１ビアとを接続し、第２延長部は、第１ビアから第２面の縁まで延びる。

その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの第１面を説明するためのレイアウト図である。 図１の一部の領域（Ｒ）を拡大して示す拡大図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの第２面を説明するためのレイアウト図である。 図１及び図３のＡ−Ａ’に沿った断面図である。 図１及び図３のＢ−Ｂ’に沿った断面図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。 図９のＣ−Ｃ’に沿った断面図である。 図１１及び図１２は、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。 図１１及び図１２は、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。 図１３及び図１４は、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。 図１３及び図１４は、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。 本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を示す概略斜視図である。 本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を説明するための断面図である。 本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を説明するための断面図である。 本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明するためのフローチャートである。 図１９及び図２０は、本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明するための中間段階図である。 図１９及び図２０は、本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明するための中間段階図である。 本発明の技術的思想の幾つかの実施形態に係る半導体パッケージの製造方法を説明するためのフローチャートである。 本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置の製造方法を説明するためのフローチャートである。

以下、図１乃至図１０を参照して、本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明する。

図１は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの第１面を説明するためのレイアウト図、図２は図１の一部の領域（Ｒ）を拡大して示す拡大図、図３は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの第２面を説明するためのレイアウト図、図４は図１及び図３のＡ−Ａ’に沿った断面図、図５は図１及び図３のＢ−Ｂ’に沿った断面図である。

図１乃至図５を参照すると、幾つかの実施形態に係るパッケージ基板用フィルムは、フィルム基板１１０、第１配線１２０、第２配線１３０、第３配線１４０、第４配線１５０、第１テストパッド１６２、第２テストパッド１６４、第３テストパッド１６６、第４テストパッド１６８、第１レジスト膜１７２及び第２レジスト膜１７４を含む。

フィルム基板１１０は、互いに対向する第１面１１０ａ及び第２面１１０ｂを含むことができる。例えば、第１面１１０ａはフィルム基板１１０の上面であり、第２面１１０ｂはフィルム基板１１０の下面であってもよい。

フィルム基板１１０は、パッケージ領域ＰＲ、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２を含むことができる。パッケージ領域ＰＲは、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２に隣接することができる。例えば、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２は、パッケージ領域ＰＲの両側にそれぞれ隣接することができる。これにより、パッケージ領域ＰＲは、第１テスト領域ＴＲ１と第２テスト領域ＴＲ２との間に介在することができる。

パッケージ領域ＰＲはチップ実装領域ＣＲを含むことができる。チップ実装領域ＣＲはパッケージ領域ＰＲの中央部分に形成できる。チップ実装領域ＣＲは、後述する半導体チップ（図１１の２００）がフィルム基板１１０上に実装される領域であり得る。

フィルム基板１１０は、例えば、フレキシブル（ｆｌｅｘｉｂｌｅ）フィルムであってもよい。例えば、フィルム基板１１０は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）またはエポキシ系樹脂を含むフレキシブルフィルムであってもよい。

第１配線１２０は、フィルム基板１１０に沿って延びることができる。また、複数の第１配線１２０がフィルム基板１１０に沿って延びることができる。

幾つかの実施形態において、第１配線１２０は半導体パッケージの入力配線であり得る。例えば、第１配線１２０は第１配線端子１２０ｔ及び第１接続部１２０ｃを含んでもよい。

第１配線端子１２０ｔは、チップ実装領域ＣＲ内に形成される第１配線１２０の末端であり得る。すなわち、第１配線端子１２０ｔは、後述する半導体チップ（図１１の２００）に接続される第１配線１２０の一部であり得る。また、第１配線１２０は、第１配線端子１２０ｔから第１方向Ｘ１に延びる形状を有することができる。例えば、第１配線１２０は、パッケージ領域ＰＲの第１面１１０ａ及び第１テスト領域ＴＲ１の第１面１１０ａに沿って延びることができる。

第１接続部１２０ｃは、パッケージ領域ＰＲ内に形成される第１配線１２０の一部であり得る。第１接続部１２０ｃは、後述するプリント回路（図１５の３００）に接続される第１配線１２０の一部であり得る。幾つかの実施形態において、第１接続部１２０ｃは、第１テスト領域ＴＲ１に隣接するパッケージ領域ＰＲの第１面１１０ａ上に形成できる。

第１配線１２０は、さらに第１ビア１２０ｖを含むことができる。第１ビア１２０ｖは、フィルム基板１１０の一部を貫通することができる。例えば、第１ビア１２０ｖは、第１テスト領域ＴＲ１を貫通する第１配線１２０の一部であり得る。

図１において、それぞれの第１配線端子１２０ｔは、一つの導電ラインであると図示されたが、これは説明の便宜のためのものに過ぎず、本発明の技術的思想はこれに制限されるものではない。例えば、図２に示すように、図１の一つの第１配線端子１２０ｔは、６つの導電ラインを含むこともできる。

第１配線１２０と同様に、第２配線１３０はフィルム基板１１０に沿って延びることができる。また、複数の第２配線１３０がフィルム基板１１０に沿って延びることができる。

幾つかの実施形態において、第２配線１３０は半導体パッケージのテスト配線であり得る。例えば、第２配線１３０は第２配線端子１３０ｔを含んでもよい。

第２配線端子１３０ｔは、チップ実装領域ＣＲ内に形成される第２配線１３０の末端であり得る。すなわち、第２配線端子１３０ｔは、後述する半導体チップ（図１１の２００）に接続される第２配線１３０の一部であり得る。幾つかの実施形態において、図１及び図３に示すように、第１配線端子１２０ｔと第２配線端子１３０ｔは、第１方向Ｘ１と交差する第２方向Ｙに沿って配列できる。第２方向Ｙは、例えば、第１方向Ｘ１と垂直する方向であり得る。また、第２配線１３０は、第２配線端子１３０ｔから第１方向Ｘ１に延びる形状を有することができる。

また、第２配線１３０は、第１延長部１３２、第２延長部１３４及び第２ビア１３０ｖを含むことができる。

第２配線１３０の第１延長部１３２は、パッケージ領域ＰＲの第１面１１０ａに沿って延びることができる。第２配線１３０の第２延長部１３４は、パッケージ領域ＰＲの第２面１１０ｂに沿って延びることができる。第２配線１３０の第２ビア１３０ｖは、フィルム基板１１０の一部を貫通して第１延長部１３２と第２延長部１３４とを接続することができる。

第１延長部１３２は第２配線端子１３０ｔと第２ビア１３０ｖとを接続することができる。第２延長部１３４は第２ビア１３０ｖと第２テストパッド１６４とを接続することができる。幾つかの実施形態において、第２ビア１３０ｖは、チップ実装領域ＣＲと第１テスト領域ＴＲ１との間のパッケージ領域ＰＲを貫通することができる。例えば、第１延長部１３２は、第２配線端子１３０ｔから第１方向Ｘ１に延びて第２ビア１３０ｖに接続できる。また、例えば、第２延長部１３４は、第２ビア１３０ｖから第１方向Ｘ１に延びて第２テストパッド１６４に接続できる。第２延長部１３４は第２ビア１３０ｖからパッケージ領域ＰＲの第２面１１０ｂの縁まで延びることができる。

幾つかの実施形態において、第２延長部１３４の少なくとも一部は第１配線１２０と重なり合うことができる。本明細書において、「重なり合う」とは、フィルム基板１１０の上面と垂直な方向から重なり合うことを意味する。例えば、パッケージ領域ＰＲの第２面１１０ｂ上の第２延長部１３４の少なくとも一部は、パッケージ領域ＰＲの第１面１１０ａ上の第１配線１２０と重なり合うことができる。

しかし、幾つかの実施形態において、第１延長部１３２は第１配線１２０と重なり合わないことができる。例えば、図１に示すように、パッケージ領域ＰＲの第１面１１０ａ上の第１延長部１３２は、パッケージ領域ＰＲの第１面１１０ａ上の第１配線１２０と重なり合わないことができる。

図１において、それぞれの第２配線端子１３０ｔは一つの導電ラインであると図示されたが、これは説明の便宜のためのものに過ぎず、本発明の技術的思想はこれに制限されるものではない。例えば、図２に示すように、図１の一つの第２配線端子１３０ｔは６つの導電ラインを含んでもよい。

また、図１において、１つの第２配線端子１３０ｔは一つの第２ビア１３０ｖに接続されると図示されたが、これは説明の便宜のためのものに過ぎず、本発明の技術的思想はこれに制限されるものではない。例えば、図２に示すように、図１の一つの第２配線端子１３０ｔは６つの導電ラインを含んでもよく、図１の一つの第２ビア１３０ｖは３つの導電ラインを含んでもよい。

第１配線１２０と同様に、第３配線１４０はフィルム基板１１０に沿って延びることができる。また、複数の第３配線１４０がフィルム基板１１０に沿って延びることができる。

幾つかの実施形態において、第３配線１４０は、半導体パッケージの第１出力配線であり得る。例えば、第３配線１４０は、第３配線端子１４０ｔ及び第２接続部１４０ｃを含んでもよい。

第３配線端子１４０ｔは、チップ実装領域ＣＲ内に形成される第３配線１４０の末端であり得る。すなわち、第３配線端子１４０ｔは、後述する半導体チップ（図１１の２００）に接続される第３配線１４０の一部であり得る。

幾つかの実施形態において、図１及び図３に示すように、第１配線端子１２０ｔと第３配線端子１４０ｔは第１方向Ｘ１に沿って配列できる。また、第３配線１４０は、第３配線端子１４０ｔから、第１方向Ｘ１とは異なる第３方向Ｘ２に延びる形状を有することができる。第３方向Ｘ２は、例えば、第１方向Ｘ１と反対の方向であってもよい。また、第３配線１４０は、パッケージ領域ＰＲの第１面１１０ａ及び第２面１１０ｂに沿って延びることができる。

第２接続部１４０ｃは、パッケージ領域ＰＲ内に形成される第３配線１４０の一部であり得る。第２接続部１４０ｃは、後述するディスプレイパネル（図１５の４００）に接続される第３配線１４０の一部であり得る。幾つかの実施形態において、第２接続部１４０ｃは、第２テスト領域ＴＲ２に隣接するパッケージ領域ＰＲの第２面１１０ｂ上に形成できる。

また、第３配線１４０はさらに第３ビア１４０ｖを含むことができる。第３ビア１４０ｖは、フィルム基板１１０の一部を貫通することができる。例えば、第３ビア１４０ｖは、第２テスト領域ＴＲ２に隣接するパッケージ領域ＰＲを貫通する第３配線１４０の一部であってもよい。

第１配線１２０と同様に、第４配線１５０は、フィルム基板１１０に沿って延びることができる。また、複数の第４配線１５０がフィルム基板１１０に沿って延びることができる。

幾つかの実施形態において、第４配線１５０は半導体パッケージの第２出力配線であり得る。例えば、第４配線１５０は第４配線端子１５０ｔ及び第３接続部１５０ｃを含んでもよい。

第４配線端子１５０ｔは、チップ実装領域ＣＲ内に形成される第４配線１５０の末端であり得る。すなわち、第４配線端子１５０ｔは、後述する半導体チップ（図１１の２００）に接続される第４配線１５０の一部であり得る。

幾つかの実施形態において、図１及び図３に示すように、第４配線端子１５０ｔは、第１配線端子１２０ｔと第３配線端子１４０ｔとの間に介在することができる。または、第４配線端子１５０ｔは、第２配線端子１３０ｔと第３配線端子１４０ｔとの間に介在することができる。これにより、第１配線端子１２０ｔ、第３配線端子１４０ｔ及び第４配線端子１５０ｔは第１方向Ｘ１に沿って配列できる。または、第２配線端子１３０ｔ、第３配線端子１４０ｔ及び第４配線端子１５０ｔは第１方向Ｘ１に沿って配列できる。また、第４配線１５０は、第４配線端子１５０ｔから第１方向Ｘ１に延びてから第３方向Ｘ２に延びる形状を有することができる。また、第４配線１５０は、パッケージ領域ＰＲの第１面１１０ａ及び第２面１１０ｂに沿って延びることができる。

第３接続部１５０ｃは、パッケージ領域ＰＲ内に形成される第４配線１５０の一部であり得る。第３接続部１５０ｃは、後述するディスプレイパネル（図１５の４００）に接続される第４配線１５０の一部であり得る。幾つかの実施形態において、第３接続部１５０ｃは、第２テスト領域ＴＲ２に隣接するパッケージ領域ＰＲの第２面１１０ｂ上に形成できる。幾つかの実施形態において、第２接続部１４０ｃと第３接続部１５０ｃは第１方向Ｘ１に沿って配列できる。また、第２接続部１４０ｃは第３接続部１５０ｃよりも第２テスト領域ＴＲ２にさらに隣接することができる。

第４配線１５０はさらに第４ビア１５０ｖを含むことができる。第４ビア１５０ｖはフィルム基板１１０の一部を貫通することができる。例えば、第４ビア１５０ｖは、チップ実装領域ＣＲを貫通する第４配線１５０の一部であってもよい。

第１乃至第４配線１２０、１３０、１４０、１５０は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を含んでもよい。例えば、第１乃至第４配線１２０、１３０、１４０、１５０はアルミニウム箔（ｆｏｉｌ）または銅箔で形成されてもよい。

第１乃至第４配線端子１２０ｔ、１３０ｔ、１４０ｔ、１５０ｔ、第１乃至第３接続部１２０ｃ、１４０ｃ、１５０ｃは、導電配線の一部がメッキされた部分であり得る。例えば、第１乃至第４配線端子１２０ｔ、１３０ｔ、１４０ｔ、１５０ｔ、第１乃至第３接続部１２０ｃ、１４０ｃ、１５０ｃは、それぞれの第１乃至第４配線１２０、１３０、１４０、１５０の一部分上に錫（Ｓｂ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの組み合わせのうちの少なくとも一つの物質がメッキされた部分であってもよい。

第１テストパッド１６２は第１テスト領域ＴＲ１に形成できる。また、第１テストパッド１６２は第１配線１２０と電気的に接続できる。例えば、第１テストパッド１６２は第１テスト領域ＴＲ１の第２面１１０ｂ上に形成できる。このとき、第１配線１２０は第１ビア１２０ｖを介して第１テストパッド１６２と電気的に接続できる。

第１配線１２０と第１テストパッド１６２は、別個の構成要素であると説明されたが、本発明の技術的思想はこれに制限されるものではない。例えば、第１配線１２０と第１テストパッド１６２とは一体に形成されてもよい。または、例えば、第１テストパッド１６２は、第１配線１２０の一部がメッキされた部分であってもよい。

第２テストパッド１６４は第１テスト領域ＴＲ１に形成できる。また、第２テストパッド１６４は第２配線１３０と電気的に接続できる。例えば、第２テストパッド１６４は、第１テスト領域ＴＲ１の第２面１１０ｂ上に形成されてもよい。このとき、第２配線１３０の第２延長部１３４は第２テストパッド１６４と電気的に接続できる。

幾つかの実施形態において、第１テストパッド１６２と第２テストパッド１６４は第１方向Ｘ１に沿って配列できる。

第２配線１３０と第２テストパッド１６４は別個の構成要素であると説明されたが、本発明の技術的思想はこれに制限されるものではない。例えば、第２配線１３０と第２テストパッド１６４とは一体に形成されてもよい。または、例えば、第２テストパッド１６４は、第２配線１３０の一部がメッキされた部分であってもよい。

第３テストパッド１６６は第２テスト領域ＴＲ２に形成できる。しかし、本発明の技術的思想はこれに制限されるものではなく、第３テストパッド１６６は、第１テスト領域ＴＲ１に形成されてもよく、或いは、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２ではない他の領域に形成されてもよい。

また、第３テストパッド１６６は第３配線１４０と電気的に接続できる。例えば、第３テストパッド１６６は第２テスト領域ＴＲ２の第２面１１０ｂ上に形成されてもよい。このとき、パッケージ領域ＰＲの第２面１１０ｂ上の第３配線１４０の一部は第３テストパッド１６６と電気的に接続できる。

第３配線１４０と第３テストパッド１６６は別個の構成要素であると説明されたが、本発明の技術的思想はこれに制限されるものではない。例えば、第３配線１４０と第３テストパッド１６６とは一体に形成されてもよい。または、例えば、第３テストパッド１６６は、第３配線１４０の一部がメッキされた部分であってもよい。

第４テストパッド１６８は第１テスト領域ＴＲ１に形成できる。しかし、本発明の技術的思想はこれに制限されるものではなく、第４テストパッド１６８は、第２テスト領域ＴＲ２に形成されてもよく、或いは、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２ではない他の領域に形成されてもよい。

また、第４テストパッド１６８は第４配線１５０と電気的に接続できる。例えば、第４テストパッド１６８は第１テスト領域ＴＲ１の第２面１１０ｂ上に形成されてもよい。このとき、パッケージ領域ＰＲの第２面１１０ｂ上の第４配線１５０の一部は第４テストパッド１６８と電気的に接続できる。

第４配線１５０と第４テストパッド１６８は別個の構成要素であると説明されたが、本発明の技術的思想はこれに制限されるものではない。例えば、第４配線１５０と第４テストパッド１６８とは一体に形成されてもよい。または、例えば、第４テストパッド１６８は、第４配線１５０の一部がメッキされた部分であってもよい。

第１レジスト膜１７２及び第２レジスト膜１７４は、第１乃至第４配線１２０、１３０、１４０、１５０の少なくとも一部を露出させることができる。

例えば、第１レジスト膜１７２は、第１配線１２０の第１配線端子１２０ｔ及び第１接続部１２０ｃを露出させてもよい。また、第１レジスト膜１７２は、第２配線１３０の第２配線端子１３０ｔ、第３配線１４０の第３配線端子１４０ｔ及び第４配線１５０の第４配線端子１５０ｔを露出させることができる。これにより、第１配線端子１２０ｔ、第２配線端子１３０ｔ、第３配線端子１４０ｔ及び第４配線端子１５０ｔは、後述する半導体チップ（図１１の２００）に接続できる。また、第１接続部１２０ｃは、後述するプリント回路（図１５の３００）に接続できる。

例えば、第２レジスト膜１７４は、第３配線１４０の第２接続部１４０ｃを露出させてもよい。また、第２レジスト膜１７４は、第４配線１５０の第３接続部１５０ｃを露出させることができる。これにより、第２接続部１４０ｃ及び第３接続部１５０ｃは、後述するディスプレイパネル（図１５の４００）に接続できる。

しかし、幾つかの実施形態において、第２レジスト膜１７４は、第２配線１３０の第２延長部１３４を露出させないとし得る。例えば、第２レジスト膜１７４は第２配線１３０の第２延長部１３４を完全に覆うことができる。

電子製品の小型化、薄型化及び軽量化に伴い、電子製品に使用されるパッケージ基板用フィルムの小型化も要求されている。幾つかの実施形態に係るパッケージ基板用フィルムは、入力配線を回避するテスト配線を提供して、小型化したパッケージ基板用フィルムを提供することができる。

例えば、幾つかの実施形態に係るパッケージ基板用フィルムは、第２ビア１３０ｖを用いて、第１面１１０ａ上に形成される第１配線１２０を回避する第２配線１３０を提供することができる。このような構造は、第１面１１０ａ上に第１配線１２０のためのより広い領域を提供することができる。これにより、複数の第１配線１２０間の最小ピッチを確保するとともに、パッケージ基板用フィルムを小型化させることができる。

図６は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。説明の便宜のために、図１乃至図５を用いて説明したのと重複する部分については、簡単に説明するか省略する。参考までに、図６はパッケージ基板用フィルムの第１面１１０ａを示す。

図６を参照すると、幾つかの実施形態に係るパッケージ基板用フィルムにおいて、複数の第２ビア１３０ｖの一部はパッケージ領域ＰＲを貫通しない。

例えば、複数の第２配線１３０のうちの一部は、第１テスト領域ＴＲ１を貫通する第２ビア１３０ｖを含むことができる。これにより、複数の第２配線１３０のうちの一部は、パッケージ領域ＰＲの第１面１１０ａ及び第１テスト領域ＴＲ１の第１面１１０ａに沿って延びることができる。しかし、複数の第２配線１３０のうちの他の一部は、パッケージ領域ＰＲを貫通する第２ビア１３０ｖを含むことができる。

幾つかの実施形態において、第１テスト領域ＴＲ１を貫通する第２ビア１３０ｖは、第２テストパッド１６４に接続できる。

また、幾つかの実施形態において、複数の第２テストパッド１６４のうちの一部は複数の第１テストパッド１６２と並んで配列できる。例えば、複数の第２テストパッド１６４のうちの一部は第２方向Ｙに沿って第１テストパッド１６２と並んで配列できる。

図７は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。説明の便宜のために、図１乃至図５を用いて説明したのと重複する部分については、簡単に説明するか省略する。参考までに、図７はパッケージ基板用フィルムの第２面１１０ｂを示す。

図７を参照すると、幾つかの実施形態に係るパッケージ基板用フィルムにおいて、第２テストパッド１６４は第２テスト領域ＴＲ２に形成できる。また、第２テストパッド１６４は第２配線１３０と電気的に接続できる。

例えば、第２テストパッド１６４は第２テスト領域ＴＲ２の第２面１１０ｂ上に形成されてもよい。このとき、第２配線１３０の第２延長部１３４は第２テストパッド１６４と電気的に接続できる。

例えば、第２延長部１３４は、第２ビア１３０ｖから第３方向Ｘ２に延びて第２テストパッド１６４に接続できる。これにより、第２延長部１３４は第２ビア１３０ｖからパッケージ領域ＰＲの第２面１１０ｂの縁まで延びることができる。

これにより、幾つかの実施形態に係るパッケージ基板用フィルムは、第１テスト領域ＴＲ１にさらに広い空間を確保して、パッケージ基板用フィルムに実装される半導体チップの特性を向上させることができる。例えば、幾つかの実施形態に係るパッケージ基板用フィルムは、第１テスト領域ＴＲ１内にパワー領域またはグラウンド領域を形成するための空間を確保して、パッケージ基板用フィルムに実装される半導体チップの特性を向上させることができる。

図８は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。説明の便宜のために、図１乃至図５を用いて説明したのと重複する部分については、簡単に説明するか省略する。参考までに、図８はパッケージ基板用フィルムの第２面１１０ｂを示す。

図８を参照すると、幾つかの実施形態に係るパッケージ基板用フィルムにおいて、フィルム基板１１０は第３テスト領域ＴＲ３をさらに含むことができる。

第３テスト領域ＴＲ３はパッケージ領域ＰＲに隣接することができる。例えば、第３テスト領域ＴＲ３は、第１テスト領域ＴＲ１と第２テスト領域ＴＲ２が形成されないパッケージ領域ＰＲの縁に沿って形成されてもよい。

幾つかの実施形態において、第２テストパッド１６４は第３テスト領域ＴＲ３に形成できる。また、第２テストパッド１６４は第２配線１３０と電気的に接続できる。

例えば、第２テストパッド１６４は第３テスト領域ＴＲ３の第２面１１０ｂ上に形成できる。このとき、第２配線１３０の第２延長部１３４は第２テストパッド１６４と電気的に接続できる。これにより、第２延長部１３４は、第２ビア１３０ｖからパッケージ領域ＰＲの第２面１１０ｂの縁まで延長することができる。

図９は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムを説明するためのレイアウト図である。図１０は図９のＣ−Ｃ’に沿った断面図である。説明の便宜のために、図１乃至図５を用いて説明したのと重複する部分については、簡単に説明するか省略する。参考までに、図９はパッケージ基板用フィルムの第１面１１０ａを示す。

図９及び図１０を参照すると、幾つかの実施形態に係るパッケージ基板用フィルムにおいて、第１テストパッド１６２は第１テスト領域ＴＲ１の第１面１１０ａ上に形成できる。

例えば、第１テストパッド１６２は第１配線１２０の第１接続部１２０ｃに隣接してもよい。また、第１配線１２０は第１ビア１２０ｖを含まなくてもよい。これにより、第１配線１２０はパッケージ領域ＰＲの第１面１１０ａに沿って延びて第１テストパッド１６２に接続できる。

幾つかの実施形態において、第１テストパッド１６２と第２テストパッド１６４とは重なり合うことができる。例えば、図１０に示すように、第１テスト領域ＴＲ１の第１面１１０ａ上の第１テストパッド１６２は第１テスト領域ＴＲ１の第２面１１０ｂ上の第２テストパッド１６４と重なり合ってもよい。

以下、図１１乃至図１４を参照して、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明する。

図１１及び図１２は本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。説明の便宜のために、図１乃至図１０を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図１１及び図１２を参照すると、幾つかの実施形態に係る半導体パッケージはパッケージ基板用フィルム及び半導体チップ２００を含む。

前記パッケージ基板用フィルムは、図１乃至図１０を用いて上述したパッケージ基板用フィルムを含むことができる。

半導体チップ２００は前記パッケージ基板用フィルム上に実装できる。例えば、半導体チップ２００はフィルム基板１１０のチップ実装領域ＣＲ上に実装できる。幾つかの実施形態において、半導体チップ２００はディスプレイ駆動チップ（ＤＤＩ；ＤｉｓｐｌａｙＤｒｉｖｅｒ ＩＣ）を含むことができる。

半導体チップ２００は第１チップパッド２０２、第２チップパッド２０４、第３チップパッド２０６及び第４チップパッド２０８を含むことができる。

半導体チップ２００の第１チップパッド２０２は、第１配線１２０と電気的に接続できる。例えば、図１１に示すように、第１チップパッド２０２は第１配線端子１２０ｔの上面に接続できる。これにより、第１配線１２０は第１チップパッド２０２から第１方向Ｘ１に延びる形状を有することができる。

幾つかの実施形態において、第１チップパッド２０２は、ディスプレイ駆動チップの入力端子であり得る。これにより、半導体チップ２００の入力端子は、入力配線である第１配線１２０に接続できる。

半導体チップ２００の第２チップパッド２０４は第２配線１３０と電気的に接続できる。例えば、図１２に示すように、第２チップパッド２０４は第２配線端子１３０ｔの上面に接続できる。これにより、第２配線１３０の第１延長部１３２は第２チップパッド２０４から第１方向Ｘ１に延びる形状を有することができる。

幾つかの実施形態において、第２チップパッド２０４はディスプレイ駆動チップのテスト端子であり得る。これにより、半導体チップ２００のテスト端子は、テスト配線である第２配線１３０に接続できる。例えば、第２チップパッド２０４は、半導体パッケージの保証のためだけに使用されるテスト端子であり、ディスプレイの駆動に使用される入力端子または出力端子ではなくてもよい。

幾つかの実施形態において、第２ビア１３０ｖは半導体チップ２００と第１テスト領域ＴＲ１との間のパッケージ領域ＰＲを貫通することができる。

半導体チップ２００の第３チップパッド２０６は第３配線１４０と電気的に接続できる。例えば、図１１に示すように、第３チップパッド２０６は第３配線端子１４０ｔの上面に接続できる。これにより、第３配線１４０は、第３チップパッド２０６から第３方向Ｘ２に延びる形状を有することができる。

幾つかの実施形態において、第３チップパッド２０６はディスプレイ駆動チップの第１出力端子であり得る。これにより、半導体チップ２００の第１出力端子は、第１出力配線である第３配線１４０に接続できる。

半導体チップ２００の第４チップパッド２０８は第４配線１５０と電気的に接続できる。例えば、図１１に示すように、第４チップパッド２０８は第４配線端子１５０ｔの上面に接続できる。これにより、第４配線１５０は、第４チップパッド２０８から延びる形状を有することができる。

幾つかの実施形態において、第４チップパッド２０８はディスプレイ駆動チップの第２出力端子であり得る。これにより、半導体チップ２００の第２出力端子は、第２出力配線である第４配線１５０に接続できる。

図１３及び図１４は本発明の技術的思想の幾つかの実施形態に係る半導体パッケージを説明するための断面図である。説明の便宜のために、図１乃至図１２を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図１３及び図１４を参照すると、幾つかの実施形態に係る半導体パッケージはテスト領域を含まない。

例えば、フィルム基板１１０は、パッケージ領域ＰＲにそれぞれ隣接する第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２を含まなくてもよい。例えば、幾つかの実施形態に係る半導体パッケージは、図１１及び図１２を用いて上述した半導体パッケージの第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２が除去されたものであり得る。

これにより、図１３に示すように、第１配線１２０は、第１チップパッド２０２からフィルム基板１１０の第２面１１０ｂの縁まで延びることができる。また、第１配線１２０の第１接続部１２０ｃはフィルム基板１１０の第２面１１０ｂの縁に隣接して配置できる。

また、図１４に示すように、第２配線１３０の第２延長部１３４は、第２ビア１３０ｖからフィルム基板１１０の第２面１１０ｂの縁まで延びることができる。また、第２レジスト膜１７４は第２配線１３０の第２延長部１３４の上面を完全に覆うことができる。

以下、図１５乃至図１７を参照して、本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を説明する。

図１５は本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を概略的に示す斜視図である。図１６は本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を説明するための断面図である。説明の便宜のために、図１乃至図１４を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図１５及び図１６を参照すると、幾つかの実施形態に係るディスプレイ装置は、半導体パッケージ１００、プリント回路３００及びディスプレイパネル４００を含む。

半導体パッケージ１００は、プリント回路３００及びディスプレイパネル４００と電気的に接続できる。それぞれの半導体パッケージ１００は、プリント回路３００から提供される信号の入力を受けてディスプレイパネル４００へ出力することができる。

半導体パッケージ１００は、チップオンフィルム（ＣＯＦ；Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）半導体パッケージであり得る。例えば、半導体パッケージ１００は、半導体チップ２００が実装された半導体パッケージであり得る。半導体チップ２００は、ディスプレイパネル４００の画素を調節して色相を実現することができる。幾つかの実施形態において、半導体チップ２００は、ディスプレイ駆動チップ（ＤＤＩ；Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）であり得る。半導体パッケージ１００は、図１１乃至図１４を用いて上述した半導体パッケージを含むことができる。

プリント回路３００は半導体パッケージ１００の一側に接続できる。例えば、プリント回路３００は、その表面に形成されたプリント回路配線３０２を含むことができる。プリント回路３００のプリント回路配線３０２は、第１配線１２０の第１接続部１２０ｃと電気的に接続できる。プリント回路３００は、例えば、フレキシブルプリント回路（ＦＰＣ；Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を含むことができる。

幾つかの実施形態において、プリント回路３００は、半導体パッケージ１００に電源及び信号を同時に印加する一つ以上の駆動回路チップを含むことができる。

ディスプレイパネル４００は、半導体パッケージ１００の他の一側に接続できる。例えば、ディスプレイパネル４００は、その表面に形成されたディスプレイパネル配線４０２を含むことができる。ディスプレイパネル４００のディスプレイパネル配線４０２は、第３配線１４０の第２接続部１４０ｃ及び第４配線１５０の第３接続部１５０ｃと電気的に接続できる。

ディスプレイパネル４００は、ディスプレイ用基板４１０、及びディスプレイ用基板４１０上に形成される画像領域４２０を含むことができる。ディスプレイ用基板４１０は、例えば、ガラス基板またはフレキシブル（ｆｌｅｘｉｂｌｅ）基板であってもよい。画像領域４２０には複数の画素が形成できる。画像領域４２０の複数の画素は、半導体パッケージ１００から提供される信号に基づいて動作することができる。

半導体パッケージ１００は、ディスプレイパネル４００と電気的に接続され、ゲートドライバまたはソースドライバの機能を行うことができる。例えば、半導体パッケージ１００は、ディスプレイパネル４００のゲートラインに接続され、ゲートドライバの機能を行うことができる。または、例えば、半導体パッケージ１００は、ディスプレイパネル４００のソースラインに接続され、ソースドライバの機能を行うことができる。

ディスプレイパネル４００は、例えば、液晶ディスプレイ（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）パネル、発光ダイオード（ＬＥＤ；Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）パネル、有機ＬＥＤ（ＯＬＥＤ；Ｏｒｇａｎｉｃ ＬＥＤ）パネル及びプラズマディスプレイパネル（ＰＤＰ；Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）の少なくとも一つを含むことができる。

幾つかの実施形態において、プリント回路３００とディスプレイパネル４００との間に１つの半導体パッケージ１００が接続できる。例えば、ディスプレイパネル４００が携帯電話のように小さい面積の画面を提供するためのものであって低解像度をサポートする場合に、幾つかの実施形態に係るディスプレイ装置は、一つの半導体パッケージ１００だけを含んでもよい。

幾つかの例において、プリント回路３００とディスプレイパネル４００との間に複数の半導体パッケージ１００が接続されてもよい。例えば、ディスプレイパネル４００がテレビのように大きい面積の画面を提供するためのものであって高解像度をサポートする場合に、幾つかの実施形態に係るディスプレイ装置は、複数の半導体パッケージ１００を含んでもよい。

図１７は本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置を説明するための断面図である。説明の便宜のために、図１乃至図１６を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図１７を参照すると、幾つかの実施形態に係るディスプレイ装置において、半導体パッケージ１００の一部は曲がることができる。

例えば、ディスプレイパネル４００に隣接する半導体パッケージ１００の一部は曲がることができる。これにより、プリント回路３００とディスプレイパネル４００は互いに対向することができる。幾つかの実施形態において、半導体パッケージ１００の第２面１１０ｂはディスプレイパネル４００の下面と接触することができる。また、幾つかの実施形態において、半導体チップ２００はディスプレイパネル４００の下方に配置できる。

これにより、幾つかの実施形態に係るディスプレイ装置は、小型化した電子製品を提供することができる。例えば、ディスプレイパネル４００が携帯電話またはテレビを含む場合に、携帯電話またはテレビのベゼル（ｂｅｚｅｌ）サイズを縮小させることができる。

以下、図１乃至図５、図１８乃至図２０を参照して、本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明する。

図１８は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明するためのフローチャートである。図１９及び図２０は本発明の技術的思想の幾つかの実施形態に係るパッケージ基板用フィルムの製造方法を説明するための中間段階図である。説明の便宜のために、図１乃至図１７を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図１８乃至図２０を参照すると、まず、フィルム基板１１０を提供する（Ｓ１０）。

フィルム基板１１０は、互いに対向する第１面１１０ａ及び第２面１１０ｂを含むことができる。

また、フィルム基板１１０はパッケージ領域ＰＲ、第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２を含むことができる。パッケージ領域ＰＲは第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２に隣接することができる。

次いで、第１乃至第４配線１２０、１３０、１４０、１５０を形成する（Ｓ１２）。

例えば、フィルム基板１１０上に金属層をパターニングして第１乃至第４配線１２０、１３０、１４０、１５０を形成することができる。金属層をパターニングすることは、例えば、キャスティング（ｃａｓｔｉｎｇ）、ラミネート（ｌａｍｉｎａｔｉｎｇ）、または電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を用いて行うことができる。

幾つかの実施形態において、第１乃至第４配線１２０、１３０、１４０、１５０と一緒に第１乃至第４テストパッド１６２、１６４、１６６、１６８が形成できる。例えば、第１乃至第４テストパッド１６２、１６４、１６６、１６８は、それぞれの第１乃至第４配線１２０、１３０、１４０、１５０と一体に形成されてもよい。

図１乃至図５及び図１８を参照すると、第１レジスト膜１７２及び第２レジスト膜１７４を形成する（Ｓ１４）。

まず、スクリーン印刷法またはインクジェット印刷法を用いて、半田レジストをフィルム基板１１０上に塗布することができる。例えば、フィルム基板１１０上に、感光性半田レジスト（ｐｈｏｔｏ−ｉｍａｇｅａｂｌｅ ｓｏｌｄｅｒ ｒｅｓｉｓｔ）をスクリーン印刷法またはスプレーコーティング法で全体塗布することができる。または、フィルム型半田レジスト材料をラミネート（ｌａｍｉｎａｔｉｎｇ）法でフィルム基板１１０上に接着させることができる。

次いで、フィルム基板１１０上に形成された半田レジストの不要な部分を露光及び現像で除去することができる。例えば、第１乃至第４配線１２０、１３０、１４０、１５０の少なくとも一部を露出させるように半田レジストを形成することができる。

その後、半田レジストを熱、ＵＶまたはＩＲで硬化させることができる。

これにより、第１配線端子１２０ｔ、第１接続部１２０ｃ、第２配線端子１３０ｔ、第３配線端子１４０ｔ及び第４配線端子１５０ｔを露出させる第１レジスト膜１７２が形成できる。

また、第２接続部１４０ｃ及び第３接続部１５０ｃを露出させる第２レジスト膜１７４が形成できる。しかし、幾つかの実施形態において、第２レジスト膜１７４は、第２配線１３０の第２延長部１３４を露出させないとし得る。

以下、図１１乃至図１４、図２１を参照して、本発明の技術的思想の幾つかの実施形態に係る半導体パッケージの製造方法を説明する。

図２１は本発明の技術的思想の幾つかの実施形態に係る半導体パッケージの製造方法を説明するためのフローチャートである。説明の便宜のために、図１乃至図２０を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図２１を参照すると、パッケージ基板用フィルムを提供する（Ｓ２０）。

前記パッケージ基板用フィルムは、図１乃至図１０を用いて上述したパッケージ基板用フィルムを含むことができる。

前記パッケージ基板用フィルムを提供することは、例えば、図１８を用いて上述したパッケージ基板用フィルムの製造方法を用いることにより行われ得る。

図１１、図１２及び図２１を参照すると、前記パッケージ基板用フィルム上に半導体チップ２００を実装する（Ｓ２２）。

例えば、フィルム基板１１０のチップ実装領域ＣＲ上に半導体チップ２００が実装できる。幾つかの実施形態において、半導体チップ２００は、ディスプレイ駆動チップ（ＤＤＩ；Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）であり得る。

半導体チップ２００の第１チップパッド２０２は第１配線１２０と電気的に接続できる。半導体チップ２００の第２チップパッド２０４は第２配線１３０と電気的に接続できる。半導体チップ２００の第３チップパッド２０６は第３配線１４０と電気的に接続できる。半導体チップ２００の第４チップパッド２０８は第４配線１５０と電気的に接続できる。

図１３、図１４及び図２１を参照すると、前記パッケージ基板用フィルムの第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２を除去する（Ｓ２４）。

第１テスト領域ＴＲ１及び第２テスト領域ＴＲ２を除去する前に、半導体チップ２００の特性を検査することができる。

例えば、プローブを含む測定装置を用いて半導体チップ２００の特性を検査することができる。例えば、フィルム基板１１０の第２面１１０ｂ上に前記測定装置を提供することができる。次いで、前記測定装置のプローブを第１テストパッド１６２、第２テストパッド１６４、第３テストパッド１６６及び／または第４テストパッド１６８に接触させることにより、半導体チップ２００の特性を検査することができる。

以下、図１５乃至図１７、図２２を参照して、本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置の製造方法を説明する。

図２２は本発明の技術的思想の幾つかの実施形態に係るディスプレイ装置の製造方法を説明するためのフローチャートである。説明の便宜のために、図１乃至図２１を用いて説明したのと重複する部分については、簡単に説明するか省略する。

図２２を参照すると、半導体パッケージを提供する（Ｓ３０）。

前記半導体パッケージは、図１１乃至図１４を用いて上述した半導体パッケージを含むことができる。

図１５、図１６及び図２２を参照すると、半導体パッケージ１００にプリント回路３００とディスプレイパネル４００を取り付ける（Ｓ３２）。

例えば、第１配線１２０の第１接続部１２０ｃと電気的に接続されるプリント回路３００を形成することができる。また、第３配線１４０の第２接続部１４０ｃ及び第４配線１５０の第３接続部１５０ｃと電気的に接続されるディスプレイパネル４００を形成することができる。

次いで、図１７を参照すると、半導体パッケージ１００の一部を曲げることができる。例えば、ディスプレイパネル４００に隣接する半導体パッケージ１００の一部を曲げることができる。これにより、プリント回路３００とディスプレイパネル４００とが互いに対向するディスプレイ装置を製造することができる。

以上、添付図面を参照して本発明の実施形態を説明したが、本発明は、前記実施形態に限定されるものではなく、互いに異なる多様な形態で製造でき、本発明の属する技術分野における通常の知識を有する者は、本発明の技術的思想や必須の特徴を変更することなく他の具体的な形態で実施できることを理解することができるだろう。よって、上述した実施形態は、あらゆる面で例示的なもので、限定的なものではないと理解すべきである。

Claims (20)

1. 互いに対向する第１面及び第２面を含むフィルム基板と、
   前記第１面上の、第１方向に沿って配列される入力端子及びテスト端子を含む半導体チップと、
   前記第１面上の、前記入力端子から前記第１方向と交差する第２方向に延びる第１配線と、
   前記第１面に沿って延びる第１延長部、前記第２面に沿って延びる第２延長部、及び前記フィルム基板を貫通して前記第１延長部と前記第２延長部とを接続する第１ビアを含む第２配線とを含み、
   前記第１延長部は、前記テスト端子から前記第２方向に延びて前記第１ビアに接続され、
   前記第２延長部は、前記第１ビアから前記第２面の縁まで延びる、ディスプレイ装置。
2. 前記第２延長部が前記第２方向に延びる、請求項１に記載のディスプレイ装置。
3. 前記第２延長部の少なくとも一部が前記第１配線と重なり合う、請求項１に記載のディスプレイ装置。
4. 前記第１延長部が前記第１配線と重なり合わない、請求項１に記載のディスプレイ装置。
5. 前記第１配線は前記第１面の縁に隣接する接続部を含み、
   前記接続部の上面を露出させるレジスト膜をさらに含む、請求項１に記載のディスプレイ装置。
6. 前記第２延長部の上面を完全に覆うレジスト膜をさらに含む、請求項１に記載のディスプレイ装置。
7. 前記半導体チップはディスプレイ駆動チップ（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）を含む、請求項１に記載のディスプレイ装置。
8. 前記第１配線に接続されるフレキシブルプリント回路（ＦＰＣ：ｆｅｌｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）をさらに含む、請求項１に記載のディスプレイ装置。
9. 前記半導体チップが第１出力端子をさらに含み、
   前記第１出力端子から延びる第３配線をさらに含む、請求項１に記載のディスプレイ装置。
10. 前記第１配線に接続されるプリント回路（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）と、
    前記第３配線に接続されるディスプレイパネルとをさらに含む、請求項９に記載のディスプレイ装置。
11. 前記半導体チップが第２出力端子をさらに含み、
    前記第２出力端子から延びる第４配線と、
    前記第３配線及び前記第４配線に接続されるディスプレイパネルとをさらに含む、請求項９に記載のディスプレイ装置。
12. 互いに隣接するパッケージ領域及び第１テスト領域を含むフィルム基板であって、互いに対向する第１面及び第２面を含むフィルム基板と、
    前記パッケージ領域の前記第１面上の、第１方向に沿って配列される第１チップパッド及び第２チップパッドを含む半導体チップと、
    前記第１テスト領域の前記第２面上の第１テストパッドと、
    前記パッケージ領域の前記第１面及び前記第１テスト領域の前記第１面上の、前記第１チップパッドから前記第１方向と交差する第２方向に延びる第１配線と、
    前記第２チップパッドと前記第１テストパッドとを接続する第２配線とを含み、
    前記第２配線は、前記半導体チップと前記第１テスト領域との間のパッケージ領域を貫通する第１ビアを含む、半導体パッケージ。
13. 前記第１チップパッドが入力端子であり、前記第２チップパッドがテスト端子である、請求項１２に記載の半導体パッケージ。
14. 前記第２配線は、前記パッケージ領域の前記第１面に沿って延びる第１延長部と、前記パッケージ領域の前記第２面に沿って延びる第２延長部とをさらに含み、
    前記第１延長部は、前記第１チップパッドと前記第１ビアとを接続し、
    前記第２延長部は、前記第１ビアと前記第１テストパッドとを接続する、請求項１２に記載の半導体パッケージ。
15. 前記第１テスト領域の前記第２面上の第２テストパッドをさらに含み、
    前記第１配線が前記第１チップパッドと前記第２テストパッドとを接続する、請求項１２に記載の半導体パッケージ。
16. 前記フィルム基板は、前記第１テスト領域から離隔されて前記パッケージ領域に隣接する第２テスト領域をさらに含み、
    前記半導体チップは、前記第１チップパッドと前記第２方向に沿って配列される第３チップパッドをさらに含み、
    前記第２テスト領域の前記第２面上の第２テストパッドと、
    前記第３チップパッドと前記第２テストパッドとを接続する第３配線とをさらに含む、請求項１２に記載の半導体パッケージ。
17. パッケージ領域及び前記パッケージ領域の両側にそれぞれ隣接する第１テスト領域及び第２テスト領域を含むフィルム基板であって、互いに対向する第１面及び第２面を含むフィルム基板と、
    前記パッケージ領域の前記第１面内のチップ実装領域と、
    前記チップ実装領域内の第１配線端子を含む第１配線と、
    前記チップ実装領域内の第２配線端子を含む第２配線であって、前記第１配線端子と前記第２配線端子が第１方向に沿って配列される第２配線と、
    前記チップ実装領域内の第３配線端子を含む第３配線であって、前記第１配線端子と前記第３配線端子が、前記第１方向と交差する第２方向に沿って配列される第３配線と、
    前記第１テスト領域の前記第２面上の第１テストパッド及び第２テストパッドと、
    前記第２テスト領域の前記第２面上の第３テストパッドとを含み、
    前記第１配線は、前記第１テスト領域を貫通する第１ビアを含んで、前記第１テストパッドに接続され、
    前記第２配線は、前記チップ実装領域と前記第１テスト領域との間の前記パッケージ領域を貫通する第２ビアを含んで、前記第２テストパッドに接続され、
    前記第３配線は、前記第３テストパッドに接続される、パッケージ基板用フィルム。
18. 前記第３配線は、前記パッケージ領域を貫通する第３ビアを含んで、前記第３テストパッドに接続される、請求項１７に記載のパッケージ基板用フィルム。
19. 前記チップ実装領域内の第４配線端子を含む第４配線をさらに含み、
    前記第４配線端子は、前記第１配線端子と前記第３配線端子との間に配置される、請求項１７に記載のパッケージ基板用フィルム。
20. 前記第１テストパッドと前記第２テストパッドが前記第２方向に沿って配列される、請求項１７に記載のパッケージ基板用フィルム。

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