KR102378493B1 - 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법 - Google Patents

패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법 Download PDF

Info

Publication number
KR102378493B1
KR102378493B1 KR1020180012957A KR20180012957A KR102378493B1 KR 102378493 B1 KR102378493 B1 KR 102378493B1 KR 1020180012957 A KR1020180012957 A KR 1020180012957A KR 20180012957 A KR20180012957 A KR 20180012957A KR 102378493 B1 KR102378493 B1 KR 102378493B1
Authority
KR
South Korea
Prior art keywords
wiring
test
package
pad
region
Prior art date
Application number
KR1020180012957A
Other languages
English (en)
Other versions
KR20190045037A (ko
Inventor
임소영
정예정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to DE102018116531.5A priority Critical patent/DE102018116531A1/de
Priority to JP2018152312A priority patent/JP7182397B2/ja
Priority to US16/115,751 priority patent/US10699974B2/en
Priority to CN201811093447.2A priority patent/CN109698184A/zh
Publication of KR20190045037A publication Critical patent/KR20190045037A/ko
Priority to US16/897,468 priority patent/US10903127B2/en
Application granted granted Critical
Publication of KR102378493B1 publication Critical patent/KR102378493B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

소형화된 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법이 제공된다. 디스플레이 장치는, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩, 제1 면 상에, 입력 단자로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선, 및 제1 면을 따라 연장되는 제1 연장부와, 제2 면을 따라 연장되는 제2 연장부와, 필름 기판을 관통하여 제1 연장부와 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고, 제1 연장부는 테스트 단자로부터 제2 방향으로 연장되어 제1 비아와 연결되고, 제2 연장부는 제1 비아로부터 제2 면의 모서리까지 연장된다.

Description

패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법{FILM FOR PACKAGE SUBSTRATE, SEMICONDUCTOR PACKAGE, DISPLAY DEVICE AND METHODS OF FABRICATING THE SAME}
본 발명은 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법에 관한 것이다.
전자 제품이 소형화, 박형화 및 경량화됨에 따라, 고밀도 반도체 칩 실장 기술로서, 테이프 필름 패키지가 제안된 바 있다. 테이프 필름 패키지는 예를 들어, 테이프 캐리어 패키지 또는 칩 온 필름(COF; Chip On Film) 패키지를 포함할 수 있다.
칩 온 필름 패키지에서, 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식으로 기판에 직접 본딩될 수 있고, 배선 등에 의해 외부 회로에 접속될 수 있다. 칩 온 필름 패키지에서는 조밀한 배선 패턴의 형성이 가능하기 때문에, 고집적 패키지 기술로서 주목을 받고 있다.
본 발명이 해결하고자 하는 기술적 과제는 소형화된 패키지 기판용 필름, 반도체 패키지 및 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 소형화된 패키지 기판용 필름, 반도체 패키지 및 디스플레이 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치는, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩, 제1 면 상에, 입력 단자로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선, 및 제1 면을 따라 연장되는 제1 연장부와, 제2 면을 따라 연장되는 제2 연장부와, 필름 기판을 관통하여 제1 연장부와 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고, 제1 연장부는 테스트 단자로부터 제2 방향으로 연장되어 제1 비아와 연결되고, 제2 연장부는 제1 비아로부터 제2 면의 모서리까지 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 패키지 영역의 제1 면 상에, 제1 방향을 따라 배열되는 제1 칩 패드 및 제2 칩 패드를 포함하는 반도체 칩, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드, 패키지 영역의 제1 면 및 제1 테스트 영역의 제1 면 상에, 제1 칩 패드로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선, 및 제2 칩 패드와 제1 테스트 패드를 연결하는 제2 배선을 포함하고, 제2 배선은, 반도체 칩과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제1 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름은, 패키지 영역 및 패키지 영역의 양 측에 각각 인접하는 제1 테스트 영역 및 제2 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 패키지 영역의 제1 면 내의 칩 실장 영역, 칩 실장 영역 내의 제1 배선 단자를 포함하는 제1 배선, 칩 실장 영역 내의 제2 배선 단자를 포함하는 제2 배선으로, 제1 배선 단자와 제2 배선 단자는 제1 방향을 따라 배열되는 제2 배선, 칩 실장 영역 내의 제3 배선 단자를 포함하는 제3 배선으로, 제1 배선 단자와 제3 배선 단자는 제1 방향과 교차하는 제2 방향을 따라 배열되는 제3 배선, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드 및 제2 테스트 패드, 및 제2 테스트 영역의 제2 면 상의 제3 테스트 패드를 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 칩 실장 영역과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속되고, 제3 배선은 제3 테스트 패드와 접속된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법은, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판을 제공하되, 필름 기판은 서로 대향되는 제1 면 및 제2 면을 포함하고, 패키지 영역의 제1 면 상의 제1 배선 단자를 포함하는 제1 배선과, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드를 형성하고, 패키지 영역의 제1 면 상의 제2 배선 단자를 포함하는 제2 배선과, 제1 테스트 영역의 제2 면 상의 제2 테스트 패드를 형성하는 것을 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 칩 실장 영역과 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판을 제공하되, 필름 기판은 서로 대향되는 제1 면 및 제2 면을 포함하고, 패키지 기판용 필름의 제1 면 상에 반도체 칩을 형성하는 것을 포함하는 반도체 패키지의 제조 방법으로, 패키지 기판용 필름을 제공하는 것은, 패키지 영역의 제1 면 상의 제1 배선 단자를 포함하는 제1 배선과, 제1 테스트 영역의 제2 면 상의 제1 테스트 패드를 형성하고, 패키지 영역의 제1 면 상의 제2 배선 단자를 포함하는 제2 배선과, 제1 테스트 영역의 제2 면 상의 제2 테스트 패드를 형성하는 것을 포함하고, 제1 배선은 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 제1 테스트 패드와 접속되고, 제2 배선은, 제2 배선 단자와 제1 테스트 영역 사이의 패키지 영역을 관통하는 제2 비아를 포함하여, 제2 테스트 패드와 접속된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법은, 반도체 패키지를 제공하고, 반도체 패키지에 인쇄 회로 및 디스플레이 패널을 부착하는 것을 포함하는 디스플레이 장치의 제조 방법으로, 반도체 패키지는, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판과, 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩과, 제1 면 상에, 입력 단자로부터 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선과, 제1 면을 따라 연장되는 제1 연장부와, 제2 면을 따라 연장되는 제2 연장부와, 필름 기판을 관통하여 제1 연장부와 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고, 제1 연장부는 테스트 단자와 제1 비아를 연결하고, 제2 연장부는 제1 비아로부터 제2 면의 모서리까지 연장된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제1 면을 설명하기 위한 레이아웃도이다.
도 2는 도 1의 일부 영역(R)을 확대한 확대도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제2 면을 설명하기 위한 레이아웃도이다.
도 4는 도 1 및 도 3의 A-A'을 따라 절단한 단면도이다.
도 5는 도 1 및 도 3의 B-B'을 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다.
도 10은 도 9의 C-C'을 따라 절단한 단면도이다.
도 11 및 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 순서도이다.
도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제1 면을 설명하기 위한 레이아웃도이다. 도 2는 도 1의 일부 영역(R)을 확대한 확대도이다. 도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제2 면을 설명하기 위한 레이아웃도이다. 도 4는 도 1 및 도 3의 A-A'을 따라 절단한 단면도이다. 도 5는 도 1 및 도 3의 B-B'을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름은 필름 기판(110), 제1 배선(120), 제2 배선(130), 제3 배선(140), 제4 배선(150), 제1 테스트 패드(162), 제2 테스트 패드(164), 제3 테스트 패드(166), 제4 테스트 패드(168), 제1 레지스트막(172) 및 제2 레지스트막(174)을 포함한다.
필름 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 예를 들어, 제1 면(110a)은 필름 기판(110)의 상면일 수 있고, 제2 면(110b)은 필름 기판(110)의 하면일 수 있다.
필름 기판(110)은 패키지 영역(PR), 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함할 수 있다. 패키지 영역(PR)은 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)과 인접할 수 있다. 예를 들어, 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)은 패키지 영역(PR)의 양측에 각각 인접할 수 있다. 이에 따라, 패키지 영역(PR)은 제1 테스트 영역(TR1)과 제2 테스트 영역(TR2) 사이에 개재될 수 있다.
패키지 영역(PR)은 칩 실장 영역(CR)을 포함할 수 있다. 칩 실장 영역(CR)은 패키지 영역(PR)의 중앙 부분에 형성될 수 있다. 칩 실장 영역(CR)은, 후술되는 반도체 칩(도 11의 200)이 필름 기판(110) 상에 실장되는 영역일 수 있다.
필름 기판(110)은 예를 들어, 플레시블(flexible) 필름일 수 있다. 예를 들어, 필름 기판(110)은 폴리이미드(polyimide) 또는 에폭시계 수지를 포함하는 플렉시블 필름일 수 있다.
제1 배선(120)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제1 배선(120)이 필름 기판(110)을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 배선(120)은 반도체 패키지의 입력 배선일 수 있다. 예를 들어, 제1 배선(120)은 제1 배선 단자(120t) 및 제1 연결부(120c)를 포함할 수 있다.
제1 배선 단자(120t)는 칩 실장 영역(CR) 내에 형성되는 제1 배선(120)의 말단일 수 있다. 즉, 제1 배선 단자(120t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제1 배선(120)의 일부일 수 있다. 또한, 제1 배선(120)은, 제1 배선 단자(120t)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다. 예를 들어, 제1 배선(120)은, 패키지 영역(PR)의 제1 면(110a) 및 제1 테스트 영역(TR1)의 제1 면(110a)을 따라 연장될 수 있다.
제1 연결부(120c)는 패키지 영역(PR) 내에 형성되는 제1 배선(120)의 일부일 수 있다. 제1 연결부(120c)는 후술되는 인쇄 회로(도 15의 300)와 접속되는 제1 배선(120)의 일부일 수 있다. 몇몇 실시예에서, 제1 연결부(120c)는 제1 테스트 영역(TR1)에 인접하는 패키지 영역(PR)의 제1 면(110a) 상에 형성될 수 있다.
제1 배선(120)은 또한 제1 비아(120v)를 포함할 수 있다. 제1 비아(120v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제1 비아(120v)는 제1 테스트 영역(TR1)을 관통하는 제1 배선(120)의 일부일 수 있다.
도 1에서, 각각의 제1 배선 단자(120t)는 하나의 도전 라인인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제1 배선 단자(120t)는 6개의 도전 라인을 포함할 수도 있다.
제1 배선(120)과 마찬가지로, 제2 배선(130)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제2 배선(130)이 필름 기판(110)을 따라 연장될 수 있다.
몇몇 실시예에서, 제2 배선(130)은 반도체 패키지의 테스트 배선일 수 있다. 예를 들어, 제2 배선(130)은 제2 배선 단자(130t)를 포함할 수 있다.
제2 배선 단자(130t)는 칩 실장 영역(CR) 내에 형성되는 제2 배선(130)의 말단일 수 있다. 즉, 제2 배선 단자(130t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제2 배선(130)의 일부일 수 있다. 몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제1 배선 단자(120t)와 제2 배선 단자(130t)는, 제1 방향(X1)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다. 제2 방향(Y)은 예를 들어, 제1 방향(X1)과 수직하는 방향일 수 있다. 또한, 제2 배선(130)은, 제2 배선 단자(130t)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.
제2 배선(130)은 또한 제1 연장부(132), 제2 연장부(134) 및 제2 비아(130v)를 포함할 수 있다.
제2 배선(130)의 제1 연장부(132)는 패키지 영역(PR)의 제1 면(110a)을 따라 연장될 수 있다. 제2 배선(130)의 제2 연장부(134)는 패키지 영역(PR)의 제2 면(110b)을 따라 연장될 수 있다. 제2 배선(130)의 제2 비아(130v)는 필름 기판(110)의 일부를 관통하여 제1 연장부(132)와 제2 연장부(134)를 연결할 수 있다.
제1 연장부(132)는 제2 배선 단자(130t)와 제2 비아(130v)를 연결할 수 있다. 제2 연장부(134)는 제2 비아(130v)와 제2 테스트 패드(164)를 연결할 수 있다. 몇몇 실시예에서, 제2 비아(130v)는 칩 실장 영역(CR)과 제1 테스트 영역(TR1) 사이의 패키지 영역(PR)을 관통할 수 있다. 예를 들어, 제1 연장부(132)는 제2 배선 단자(130t)로부터 제1 방향(X1)으로 연장되어 제2 비아(130v)와 연결될 수 있다. 또한, 예를 들어, 제2 연장부(134)는 제2 비아(130v)로부터 제1 방향(X1)으로 연장되어 제2 테스트 패드(164)와 연결될 수 있다. 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.
몇몇 실시예에서, 제2 연장부(134)의 적어도 일부는 제1 배선(120)과 중첩될 수 있다. 본 명세서에서, "중첩"이란, 필름 기판(110)의 상면과 수직한 방향에서 중첩됨을 의미한다. 예를 들어, 패키지 영역(PR)의 제2 면(110b) 상의 제2 연장부(134)의 적어도 일부는, 패키지 영역(PR)의 제1 면(110a) 상의 제1 배선(120)과 중첩될 수 있다.
그러나, 몇몇 실시예에서, 제1 연장부(132)는 제1 배선(120)과 중첩되지 않을 수 있다. 예를 들어, 도 1에 도시된 것처럼, 패키지 영역(PR)의 제1 면(110a) 상의 제1 연장부(132)는, 패키지 영역(PR)의 제1 면(110a) 상의 제1 배선(120)과 중첩되지 않을 수 있다.
도 1에서, 각각의 제2 배선 단자(130t)는 하나의 도전 라인인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제2 배선 단자(130t)는 6개의 도전 라인을 포함할 수도 있다.
또한, 도 1에서, 하나의 제2 배선 단자(130t)는 하나의 제2 비아(130v)와 연결되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 2에 도시된 것처럼, 도 1의 하나의 제2 배선 단자(130t)는 6개의 도전 라인을 포함할 수도 있고, 도 1의 하나의 제2 비아(130v)는 3개의 도전 라인을 포함할 수도 있다.
제1 배선(120)과 마찬가지로, 제3 배선(140)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제3 배선(140)이 필름 기판(110)을 따라 연장될 수 있다.
몇몇 실시예에서, 제3 배선(140)은 반도체 패키지의 제1 출력 배선일 수 있다. 예를 들어, 제3 배선(140)은 제3 배선 단자(140t) 및 제2 연결부(140c)를 포함할 수 있다.
제3 배선 단자(140t)는 칩 실장 영역(CR) 내에 형성되는 제3 배선(140)의 말단일 수 있다. 즉, 제3 배선 단자(140t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제3 배선(140)의 일부일 수 있다.
몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제1 배선 단자(120t)와 제3 배선 단자(140t)는, 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제3 배선(140)은, 제3 배선 단자(140t)로부터 제1 방향(X1)과 다른 제3 방향(X2)으로 연장되는 형상을 가질 수 있다. 제3 방향(X2)은 예를 들어, 제1 방향(X1)과 반대되는 방향일 수 있다. 또한, 제3 배선(140)은, 패키지 영역(PR)의 제1 면(110a) 및 제2 면(110b)을 따라 연장될 수 있다.
제2 연결부(140c)는 패키지 영역(PR) 내에 형성되는 제3 배선(140)의 일부일 수 있다. 제2 연결부(140c)는 후술되는 디스플레이 패널(도 15의 400)과 접속되는 제3 배선(140)의 일부일 수 있다. 몇몇 실시예에서, 제2 연결부(140c)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)의 제2 면(110b) 상에 형성될 수 있다.
제3 배선(140)은 또한 제3 비아(140v)를 포함할 수 있다. 제3 비아(140v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제3 비아(140v)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)을 관통하는 제3 배선(140)의 일부일 수 있다.
제1 배선(120)과 마찬가지로, 제4 배선(150)은 필름 기판(110)을 따라 연장될 수 있다. 또한, 복수의 제4 배선(150)이 필름 기판(110)을 따라 연장될 수 있다.
몇몇 실시예에서, 제4 배선(150)은 반도체 패키지의 제2 출력 배선일 수 있다. 예를 들어, 제4 배선(150)은 제4 배선 단자(150t) 및 제3 연결부(150c)를 포함할 수 있다.
제4 배선 단자(150t)는 칩 실장 영역(CR) 내에 형성되는 제4 배선(150)의 말단일 수 있다. 즉, 제4 배선 단자(150t)는 후술되는 반도체 칩(도 11의 200)과 접속되는 제4 배선(150)의 일부일 수 있다.
몇몇 실시예에서, 도 1 및 도 3에 도시된 것처럼, 제4 배선 단자(150t)는, 제1 배선 단자(120t)와 제3 배선 단자(140t) 사이에 개재될 수 있다. 또는, 제4 배선 단자(150t)는, 제2 배선 단자(130t)와 제3 배선 단자(140t) 사이에 개재될 수 있다. 이에 따라, 제1 배선 단자(120t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 제1 방향(X1)을 따라 배열될 수 있다. 또는, 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제4 배선(150)은, 제4 배선 단자(150t)로부터 제1 방향(X1)으로 연장되다가 제3 방향(X2)으로 연장되는 형상을 가질 수 있다. 또한, 제4 배선(150)은, 패키지 영역(PR)의 제1 면(110a) 및 제2 면(110b)을 따라 연장될 수 있다.
제3 연결부(150c)는 패키지 영역(PR) 내에 형성되는 제4 배선(150)의 일부일 수 있다. 제3 연결부(150c)는 후술되는 디스플레이 패널(도 15의 400)과 접속되는 제4 배선(150)의 일부일 수 있다. 몇몇 실시예에서, 제3 연결부(150c)는 제2 테스트 영역(TR2)에 인접하는 패키지 영역(PR)의 제2 면(110b) 상에 형성될 수 있다. 몇몇 실시예에서, 제2 연결부(140c)와 제3 연결부(150c)는 제1 방향(X1)을 따라 배열될 수 있다. 또한, 제2 연결부(140c)는 제3 연결부(150c)보다 제2 테스트 영역(TR2)에 더 인접할 수 있다.
제4 배선(150)은 또한 제4 비아(150v)를 포함할 수 있다. 제4 비아(150v)는 필름 기판(110)의 일부를 관통할 수 있다. 예를 들어, 제4 비아(150v)는 칩 실장 영역(CR)을 관통하는 제4 배선(150)의 일부일 수 있다.
제1 내지 제4 배선(120, 130, 140, 150)은 예를 들어, 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 예를 들어, 제1 내지 제4 배선(120, 130, 140, 150)은 알루미늄 호일(foil) 또는 구리 호일로 형성될 수 있다.
제1 내지 제4 배선 단자(120t, 130t, 140t, 150t), 제1 내지 제3 연결부(120c, 140c, 150c)는 도전 배선의 일부가 도금된 부분일 수 있다. 예를 들어, 제1 내지 제4 배선 단자(120t, 130t, 140t, 150t), 제1 내지 제3 연결부(120c, 140c, 150c)는, 각각의 제1 내지 제4 배선(120, 130, 140, 150)의 일부분 상에 주석(Sb), 금(Au), 니켈(Ni), 납(Pb) 또는 이들의 조합 중 적어도 하나의 물질이 도금된 부분일 수 있다.
제1 테스트 패드(162)는 제1 테스트 영역(TR1)에 형성될 수 있다. 또한, 제1 테스트 패드(162)는 제1 배선(120)과 전기적으로 연결될 수 있다. 예를 들어, 제1 테스트 패드(162)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제1 배선(120)은 제1 비아(120v)를 통해 제1 테스트 패드(162)와 전기적으로 연결될 수 있다.
제1 배선(120)과 제1 테스트 패드(162)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 배선(120)과 제1 테스트 패드(162)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제1 테스트 패드(162)는 제1 배선(120)의 일부분이 도금된 부분일 수도 있다.
제2 테스트 패드(164)는 제1 테스트 영역(TR1)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다. 예를 들어, 제2 테스트 패드(164)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 테스트 패드(162)와 제2 테스트 패드(164)는 제1 방향(X1)을 따라 배열될 수 있다.
제2 배선(130)과 제2 테스트 패드(164)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 배선(130)과 제2 테스트 패드(164)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제2 테스트 패드(164)는 제2 배선(130)의 일부분이 도금된 부분일 수도 있다.
제3 테스트 패드(166)는 제2 테스트 영역(TR2)에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 테스트 패드(166)는 제1 테스트 영역(TR1)에 형성될 수도 있고, 또는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 아닌 다른 영역에 형성될 수도 있다.
또한, 제3 테스트 패드(166)는 제3 배선(140)과 전기적으로 연결될 수 있다. 예를 들어, 제3 테스트 패드(166)는 제2 테스트 영역(TR2)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 패키지 영역(PR)의 제2 면(110b) 상의 제3 배선(140)의 일부는, 제3 테스트 패드(166)와 전기적으로 연결될 수 있다.
제3 배선(140)과 제3 테스트 패드(166)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 배선(140)과 제3 테스트 패드(166)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제3 테스트 패드(166)는 제3 배선(140)의 일부분이 도금된 부분일 수도 있다.
제4 테스트 패드(168)는 제1 테스트 영역(TR1)에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제4 테스트 패드(168)는 제2 테스트 영역(TR2)에 형성될 수도 있고, 또는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 아닌 다른 영역에 형성될 수도 있다.
또한, 제4 테스트 패드(168)는 제4 배선(150)과 전기적으로 연결될 수 있다. 예를 들어, 제4 테스트 패드(168)는 제1 테스트 영역(TR1)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 패키지 영역(PR)의 제2 면(110b) 상의 제4 배선(150)의 일부는, 제4 테스트 패드(168)와 전기적으로 연결될 수 있다.
제4 배선(150)과 제4 테스트 패드(168)는 별개의 구성 요소인 것으로 설명되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제4 배선(150)과 제4 테스트 패드(168)는 일체로 형성될 수도 있다. 또는, 예를 들어, 제4 테스트 패드(168)는 제4 배선(150)의 일부분이 도금된 부분일 수도 있다.
제1 레지스트막(172) 및 제2 레지스트막(174)은 제1 내지 제4 배선(120, 130, 140, 150)의 적어도 일부를 노출시킬 수 있다.
예를 들어, 제1 레지스트막(172)은 제1 배선(120)의 제1 배선 단자(120t) 및 제1 연결부(120c)를 노출시킬 수 있다. 또한, 제1 레지스트막(172)은 제2 배선(130)의 제2 배선 단자(130t), 제3 배선(140)의 제3 배선 단자(140t) 및 제4 배선(150)의 제4 배선 단자(150t)를 노출시킬 수 있다. 이에 따라, 제1 배선 단자(120t), 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)는 후술되는 반도체 칩(도 11의 200)과 접속될 수 있다. 또한, 제1 연결부(120c)는 후술되는 인쇄 회로(도 15의 300)와 접속될 수 있다.
예를 들어, 제2 레지스트막(174)은 제3 배선(140)의 제2 연결부(140c)를 노출시킬 수 있다. 또한, 제2 레지스트막(174)은 제4 배선(150)의 제3 연결부(150c)를 노출시킬 수 있다. 이에 따라, 제2 연결부(140c) 및 제3 연결부(150c)는 후술되는 디스플레이 패널(도 15의 400)과 접속될 수 있다.
그러나, 몇몇 실시예에서, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 노출시키지 않을 수 있다. 예를 들어, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 완전히 덮을 수 있다.
전자 제품이 소형화, 박형화 및 경량화됨에 따라, 전자 제품에 사용되는 패키지 기판용 필름의 소형화 또한 요구되고 있다. 몇몇 실시예에 따른 패키지 기판용 필름은, 입력 배선을 회피하는 테스트 배선을 제공하여, 소형화된 패키지 기판용 필름을 제공할 수 있다.
예를 들어, 몇몇 실시예에 따른 패키지 기판용 필름은, 제2 비아(130v)를 이용하여 제1 면(110a) 상에 형성되는 제1 배선(120)을 회피하는 제2 배선(130)을 제공할 수 있다. 이러한 구조는 제1 면(110a) 상에 제1 배선(120)을 위한 보다 넓은 영역을 제공할 수 있다. 이에 따라, 복수의 제1 배선(120) 간의 최소 피치를 확보함과 동시에, 패키지 기판용 필름을 소형화시킬 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 6은 패키지 기판용 필름의 제1 면(110a)을 도시한다.
도 6을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 복수의 제2 비아(130v) 중 일부는 패키지 영역(PR)을 관통하지 않는다.
예를 들어, 복수의 제2 배선(130) 중 일부는, 제1 테스트 영역(TR1)을 관통하는 제2 비아(130v)를 포함할 수 있다. 이에 따라, 복수의 제2 배선(130) 중 일부는, 패키지 영역(PR)의 제1 면(110a) 및 제1 테스트 영역(TR1)의 제1 면(110a)을 따라 연장될 수 있다. 그러나, 복수의 제2 배선(130) 중 다른 일부는, 패키지 영역(PR)을 관통하는 제2 비아(130v)를 포함할 수 있다.
몇몇 실시예에서, 제1 테스트 영역(TR1)을 관통하는 제2 비아(130v)는 제2 테스트 패드(164)와 접속될 수 있다.
또한, 몇몇 실시예에서, 복수의 제2 테스트 패드(164) 중 일부는, 복수의 제1 테스트 패드(162)와 나란히 배열될 수 있다. 예를 들어, 복수의 제2 테스트 패드(164) 중 일부는, 제2 방향(Y)을 따라 제1 테스트 패드(162)와 배열될 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 7은 패키지 기판용 필름의 제2 면(110b)을 도시한다.
도 7을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 제2 테스트 패드(164)는 제2 테스트 영역(TR2)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다.
예를 들어, 제2 테스트 패드(164)는 제2 테스트 영역(TR2)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다.
예를 들어, 제2 연장부(134)는 제2 비아(130v)로부터 제3 방향(X2)으로 연장되어 제2 테스트 패드(164)와 연결될 수 있다. 이에 따라, 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.
이에 따라, 몇몇 실시예에 따른 패키지 기판용 필름은, 제1 테스트 영역(TR1)에 보다 넓은 공간을 확보하여, 패키지 기판용 필름에 실장되는 반도체 칩의 특성을 향상시킬 수 있다. 예를 들어, 몇몇 실시예에 따른 패키지 기판용 필름은, 제1 테스트 영역(TR1) 내에 파워 영역 또는 그라운드 영역을 형성하기 위한 공간을 확보하여, 패키지 기판용 필름에 실장되는 반도체 칩의 특성을 향상시킬 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 8은 패키지 기판용 필름의 제2 면(110b)을 도시한다.
도 8을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 필름 기판(110)은 제3 테스트 영역(TR3)을 더 포함할 수 있다.
제3 테스트 영역(TR3)은 패키지 영역(PR)에 인접할 수 있다. 예를 들어, 제3 테스트 영역(TR3)은, 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 형성되지 않는 패키지 영역(PR)의 모서리를 따라 형성될 수 있다.
몇몇 실시예에서, 제2 테스트 패드(164)는 제3 테스트 영역(TR3)에 형성될 수 있다. 또한, 제2 테스트 패드(164)는 제2 배선(130)과 전기적으로 연결될 수 있다.
예를 들어, 제2 테스트 패드(164)는 제3 테스트 영역(TR3)의 제2 면(110b) 상에 형성될 수 있다. 이 때, 제2 배선(130)의 제2 연장부(134)는 제2 테스트 패드(164)와 전기적으로 연결될 수 있다. 이에 따라, 제2 연장부(134)는 제2 비아(130v)로부터 패키지 영역(PR)의 제2 면(110b)의 모서리까지 연장될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름을 설명하기 위한 레이아웃도이다. 도 10은 도 9의 C-C'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 9는 패키지 기판용 필름의 제1 면(110a)을 도시한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 패키지 기판용 필름에서, 제1 테스트 패드(162)는 제1 테스트 영역(TR1)의 제1 면(110a) 상에 형성될 수 있다.
예를 들어, 제1 테스트 패드(162)는 제1 배선(120)의 제1 연결부(120c)에 인접할 수 있다. 또한, 제1 배선(120)은 제1 비아(120v)를 포함하지 않을 수 있다. 이에 따라, 제1 배선(120)은 패키지 영역(PR)의 제1 면(110a)을 따라 연장되어 제1 테스트 패드(162)와 연결될 수 있다.
몇몇 실시예에서, 제1 테스트 패드(162)와 제2 테스트 패드(164)는 중첩될 수 있다. 예를 들어, 도 10에 도시된 것처럼, 제1 테스트 영역(TR1)의 제1 면(110a) 상의 제1 테스트 패드(162)는, 제1 테스트 영역(TR1)의 제2 면(110b) 상의 제2 테스트 패드(164)와 중첩될 수 있다.
이하에서, 도 11 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 11 및 도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 패키지는, 패키지 기판용 필름 및 반도체 칩(200)을 포함한다.
상기 패키지 기판용 필름은, 도 1 내지 도 10을 이용하여 상술한 패키지 기판용 필름을 포함할 수 있다.
반도체 칩(200)은 상기 패키지 기판용 필름 상에 실장될 수 있다. 예를 들어, 반도체 칩(200)은 필름 기판(110)의 칩 실장 영역(CR) 상에 실장될 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)을 포함할 수 있다.
반도체 칩(200)은 제1 칩 패드(202), 제2 칩 패드(204), 제3 칩 패드(206) 및 제4 칩 패드(208)를 포함할 수 있다.
반도체 칩(200)의 제1 칩 패드(202)는 제1 배선(120)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제1 칩 패드(202)는 제1 배선 단자(120t)의 상면과 접속될 수 있다. 이에 따라, 제1 배선(120)은 제1 칩 패드(202)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 제1 칩 패드(202)는 디스플레이 구동칩의 입력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 입력 단자는 입력 배선인 제1 배선(120)과 접속될 수 있다.
반도체 칩(200)의 제2 칩 패드(204)는 제2 배선(130)과 전기적으로 연결될 수 있다. 예를 들어, 도 12에 도시된 것처럼, 제2 칩 패드(204)는 제2 배선 단자(130t)의 상면과 접속될 수 있다. 이에 따라, 제2 배선(130)의 제1 연장부(132)는 제2 칩 패드(204)로부터 제1 방향(X1)으로 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 제2 칩 패드(204)는 디스플레이 구동칩의 테스트 단자일 수 있다. 이에 따라, 반도체 칩(200)의 테스트 단자는 테스트 배선인 제2 배선(130)과 접속될 수 있다. 예를 들어, 제2 칩 패드(204)는 반도체 패키지의 보증을 위해서만 사용되는 테스트 단자이고, 디스플레이의 구동에 사용되는 입력 단자 또는 출력 단자가 아닐 수 있다.
몇몇 실시예에서, 제2 비아(130v)는 반도체 칩(200)과 제1 테스트 영역(TR1) 사이의 패키지 영역(PR)을 관통할 수 있다.
반도체 칩(200)의 제3 칩 패드(206)는 제3 배선(140)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제3 칩 패드(206)는 제3 배선 단자(140t)의 상면과 접속될 수 있다. 이에 따라, 제3 배선(140)은 제3 칩 패드(206)로부터 제3 방향(X2)으로 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 제3 칩 패드(206)는 디스플레이 구동칩의 제1 출력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 제1 출력 단자는 제1 출력 배선인 제3 배선(140)과 접속될 수 있다.
반도체 칩(200)의 제4 칩 패드(208)는 제4 배선(150)과 전기적으로 연결될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제4 칩 패드(208)는 제4 배선 단자(150t)의 상면과 접속될 수 있다. 이에 따라, 제4 배선(150)은 제4 칩 패드(208)로부터 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 제4 칩 패드(208)는 디스플레이 구동칩의 제2 출력 단자일 수 있다. 이에 따라, 반도체 칩(200)의 제2 출력 단자는 제2 출력 배선인 제4 배선(150)과 접속될 수 있다.
도 13 및 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 테스트 영역을 포함하지 않는다.
예를 들어, 필름 기판(110)은 패키지 영역(PR)에 각각 인접하는 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함하지 않을 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는, 도 11 및 도 12를 이용하여 상술한 반도체 패키지의 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)이 제거된 것일 수 있다.
이에 따라, 도 11에 도시된 것처럼, 제1 배선(120)은 제1 칩 패드(202)로부터 필름 기판(110)의 제2 면(110b)의 모서리까지 연장될 수 있다. 또한, 제1 배선(120)의 제1 연결부(120c)는 필름 기판(110)의 제2 면(110b)의 모서리에 인접하여 배치될 수 있다.
또한, 도 12에 도시된 것처럼, 제2 배선(130)의 제2 연장부(134)는 제2 비아(130v)로부터 필름 기판(110)의 제2 면(110b)의 모서리까지 연장될 수 있다. 또한, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)의 상면을 완전히 덮을 수 있다.
이하에서, 도 15 내지 도 17을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명한다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도이다. 도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 디스플레이 장치는 반도체 패키지(100), 인쇄 회로(300) 및 디스플레이 패널(400)을 포함한다.
반도체 패키지(100)는 인쇄 회로(300) 및 디스플레이 패널(400)과 전기적으로 연결될 수 있다. 각각의 반도체 패키지(100)는 인쇄 회로(300)로부터 제공되는 신호를 입력받아 디스플레이 패널(400)로 출력할 수 있다.
반도체 패키지(100)는 칩 온 필름(COF; Chip On Film) 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(100)는 반도체 칩(200)이 실장된 반도체 패키지일 수 있다. 반도체 칩(200)은 디스플레이 패널(400)의 화소를 조절하여 색상을 구현할 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)일 수 있다. 반도체 패키지(100)는 도 11 내지 도 14를 이용하여 상술한 반도체 패키지를 포함할 수 있다.
인쇄 회로(300)는 반도체 패키지(100)의 일측과 연결될 수 있다. 예를 들어, 인쇄 회로(300)는 그 표면에 형성된 인쇄 회로 배선(302)을 포함할 수 있다. 인쇄 회로(300)의 인쇄 회로 배선(302)은 제1 배선(120)의 제1 연결부(120c)와 전기적으로 연결될 수 있다. 인쇄 회로(300)는 예를 들어, 연성 인쇄 회로(FPC; Flexible Printed Circuit)를 포함할 수 있다.
몇몇 실시예에서, 인쇄 회로(300)는, 반도체 패키지(100)에 전원 및 신호를 동시에 인가하는 하나 이상의 구동 회로 칩을 포함할 수 있다.
디스플레이 패널(400)은 반도체 패키지(100)의 다른 일측과 연결될 수 있다. 예를 들어, 디스플레이 패널(400)은 그 표면에 형성된 디스플레이 패널 배선(402)을 포함할 수 있다. 디스플레이 패널(400)의 디스플레이 패널 배선(402)은, 제3 배선(140)의 제2 연결부(140c) 및 제4 배선(150)의 제3 연결부(150c)와 전기적으로 연결될 수 있다.
디스플레이 패널(400)은 디스플레이용 기판(410) 및 디스플레이용 기판(410) 상에 형성되는 화상 영역(420)을 포함할 수 있다. 디스플레이용 기판(410)은 예를 들어, 유리 기판 또는 플렉시블(flexible) 기판일 수 있다. 화상 영역(420)에는 복수의 화소들이 형성될 수 있다. 화상 영역(420)의 복수의 화소들은 반도체 패키지(100)로부터 제공되는 신호에 따라 동작할 수 있다.
반도체 패키지(100)는 디스플레이 패널(400)과 전기적으로 연결되어 게이트 드라이버 또는 소오스 드라이버의 기능을 수행할 수 있다. 예를 들어, 반도체 패키지(100)는 디스플레이 패널(400)의 게이트 라인들에 연결되어 게이트 드라이버의 기능을 수행할 수 있다. 또는, 예를 들어, 반도체 패키지(100)는 디스플레이 패널(400)의 소오스 라인들에 연결되어 소오스 드라이버의 기능을 수행할 수 있다.
디스플레이 패널(400)은 예를 들어, LCD(Liquid Crystal Display) 패널, LED(Light Emitting Diode) 패널, OLED(Organic LED) 패널 및 플라즈마 디스플레이 패널(PDP; Plasma Display Panel) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 인쇄 회로(300)와 디스플레이 패널(400)사이에 하나의 반도체 패키지(100)가 연결될 수 있다. 예를 들어, 디스플레이 패널(400)이 휴대폰과 같이 작은 면적의 화면을 제공하기 위한 것이나 저해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 하나의 반도체 패키지(100)만을 포함할 수 있다.
몇몇 예에서, 인쇄 회로(300)와 디스플레이 패널(400) 사이에 복수 개의 반도체 패키지(100)가 연결될 수도 있다. 예를 들어, 디스플레이 패널(400)이 텔레비전과 같이 큰 면적의 화면을 제공하기 위한 것이나 고해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 복수 개의 반도체 패키지(100)를 포함할 수도 있다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 디스플레이 장치에서, 반도체 패키지(100)의 일부는 구부러질 수 있다.
예를 들어, 디스플레이 패널(400)에 인접한 반도체 패키지(100)의 일부는 구부러질 수 있다. 이에 따라, 인쇄 회로(300)와 디스플레이 패널(400)은 서로 대향될 수 있다. 몇몇 실시예에서, 반도체 패키지(100)의 제2 면(110b)은 디스플레이 패널(400)의 하면과 접촉할 수 있다. 또한, 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 패널(400) 아래에 배치될 수 있다.
이에 따라, 몇몇 실시예에 따른 디스플레이 장치는 소형화된 전자 제품을 제공할 수 있다. 예를 들어, 디스플레이 패널(400)이 휴대폰 또는 텔레비전을 포함하는 경우에, 휴대폰 또는 텔레비전의 베젤(bezel) 크기를 축소시킬 수 있다.
이하에서, 도 1 내지 도 5, 도 18 내지 도 20을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명한다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 순서도이다. 도 19 및 도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 패키지 기판용 필름의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 내지 도 20를 참조하면, 먼저, 필름 기판(110)을 제공한다(S10).
필름 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다.
또한, 필름 기판(110)은 패키지 영역(PR), 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 포함할 수 있다. 패키지 영역(PR)은 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)과 인접할 수 있다.
이어서, 제1 내지 제4 배선(120, 130, 140, 150)을 형성한다(S12).
예를 들어, 필름 기판(110) 상에 금속층을 패터닝하여 제1 내지 제4 배선(120, 130, 140, 150)을 형성할 수 있다. 금속층을 패터닝하는 것은 예를 들어, 캐스팅(casting), 라미네이팅(laminating), 또는 전기 도금(electroplating)을 이용하여 수행될 수 있다.
몇몇 실시예에서, 제1 내지 제4 배선(120, 130, 140, 150)과 함께 제1 내지 제4 테스트 패드(162, 164, 166, 168)가 형성될 수 있다. 예를 들어, 제1 내지 제4 테스트 패드(162, 164, 166, 168)는 각각의 제1 내지 제4 배선(120, 130, 140, 150)과 일체로 형성될 수 있다.
도 1 내지 도 5 및 도 18을 참조하면, 제1 레지스트막(172) 및 제2 레지스트막(174)을 형성한다(S14).
먼저, 스크린 인쇄 방법 또는 잉크젯 인쇄를 이용하여, 솔더 레지스트를 필름 기판(110) 상에 도포할 수 있다. 예를 들어, 필름 기판(110) 상에, 감광성 솔더 레지스트(photo-imageable solder resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포할 수 있다. 또는, 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 필름 기판(110) 상에 접착시킬 수 있다.
이어서, 필름 기판(110) 상에 형성된 솔더 레지스트 불필요한 부분을 노광 및 현상으로 제거할 수 있다. 예를 들어, 제1 내지 제4 배선(120, 130, 140, 150)의 적어도 일부를 노출시키도록 솔더 레지스트를 형성할 수 있다.
이어서, 솔더 레지스트를 열, UV 또는 IR로 경화할 수 있다.
이에 따라, 제1 배선 단자(120t), 제1 연결부(120c), 제2 배선 단자(130t), 제3 배선 단자(140t) 및 제4 배선 단자(150t)를 노출시키는 제1 레지스트막(172)이 형성될 수 있다.
또한, 제2 연결부(140c) 및 제3 연결부(150c)를 노출시키는 제2 레지스트막(174)이 형성될 수 있다. 그러나, 몇몇 실시예에서, 제2 레지스트막(174)은 제2 배선(130)의 제2 연장부(134)를 노출시키지 않을 수 있다.
이하에서, 도 11 내지 도 14, 도 19를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 패키지 기판용 필름을 제공한다(S20).
상기 패키지 기판용 필름은, 도 1 내지 도 10을 이용하여 상술한 패키지 기판용 필름을 포함할 수 있다.
상기 패키지 기판용 필름을 제공하는 것은, 예를 들어, 도 18을 이용하여 상술한 패키지 기판용 필름의 제조 방법을 이용하여 제조될 수 있다.
도 11, 도 12 및 도 21을 참조하면, 상기 패키지 기판용 필름 상에 반도체 칩(200)을 실장한다(S22).
예를 들어, 필름 기판(110)의 칩 실장 영역(CR) 상에 반도체 칩(200)이 실장될 수 있다. 몇몇 실시예에서, 반도체 칩(200)은 디스플레이 구동칩(DDI; Display Driver IC)일 수 있다.
반도체 칩(200)의 제1 칩 패드(202)는 제1 배선(120)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제2 칩 패드(204)는 제2 배선(130)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제3 칩 패드(206)는 제3 배선(140)과 전기적으로 연결될 수 있다. 반도체 칩(200)의 제4 칩 패드(208)는 제4 배선(150)과 전기적으로 연결될 수 있다.
도 13, 도 14 및 도 21을 참조하면, 상기 패키지 기판용 필름의 제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 제거한다(S24).
제1 테스트 영역(TR1) 및 제2 테스트 영역(TR2)을 제거하기 전에, 반도체 칩(200)의 특성을 검사할 수 있다.
예를 들어, 탐침을 포함하는 측정 장치를 이용하여 반도체 칩(200)의 특성을 검사할 수 있다. 예를 들어, 필름 기판(110)의 제2 면(110b) 상에 상기 측정 장치를 제공할 수 있다. 이어서, 상기 측정 장치의 탐침을 제1 테스트 패드(162), 제2 테스트 패드(164), 제3 테스트 패드(166) 및/또는 제4 테스트 패드(168)에 접촉시킴으로써, 반도체 칩(200)의 특성을 검사할 수 있다.
이하에서, 도 15 내지 도 17, 도 22를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명한다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 반도체 패키지를 제공한다(S30).
상기 반도체 패키지는, 도 11 내지 도 14를 이용하여 상술한 반도체 패키지를 포함할 수 있다.
도 15, 도 16 및 도 22를 참조하면, 반도체 패키지(100)에 인쇄 회로(300) 및 디스플레이 패널(400)을 부착한다(S32).
예를 들어, 제1 배선(120)의 제1 연결부(120c)와 전기적으로 연결되는 인쇄 회로(300)를 형성할 수 있다. 또한, 제3 배선(140)의 제2 연결부(140c) 및 제4 배선(150)의 제3 연결부(150c)와 전기적으로 연결되는 디스플레이 패널(400)을 형성할 수 있다.
이어서, 도 17을 참조하면, 반도체 패키지(100)의 일부를 구부릴 수 있다. 예를 들어, 디스플레이 패널(400)에 인접한 반도체 패키지(100)의 일부를 구부릴 수 있다. 이에 따라, 인쇄 회로(300)와 디스플레이 패널(400)이 서로 대향되는 디스플레이 장치를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지 110: 필름 기판
120: 제1 배선 130: 제2 배선
140: 제3 배선 150: 제4 배선
162: 제1 테스트 패드 164: 제2 테스트 패드
166: 제3 테스트 패드 168: 제4 테스트 패드
172: 제1 레지스트막 174: 제2 레지스트막
PR: 패키지 영역 TR1: 제1 테스트 영역
TR2: 제2 테스트 영역 CR: 칩 실장 영역

Claims (20)

  1. 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 제1 면 상에, 제1 방향을 따라 배열되는 입력 단자 및 테스트 단자를 포함하는 반도체 칩;
    상기 제1 면 상에, 상기 입력 단자로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선; 및
    상기 제1 면을 따라 연장되는 제1 연장부와, 상기 제2 면을 따라 연장되는 제2 연장부와, 상기 필름 기판을 관통하여 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 비아를 포함하는 제2 배선을 포함하고,
    상기 제1 연장부는 상기 테스트 단자로부터 상기 제2 방향으로 연장되어상기 제1 비아와 연결되고,
    상기 제2 연장부는 상기 제1 비아로부터 상기 제2 면의 모서리까지 연장되는 디스플레이 장치.
  2. 제 1항에 있어서,
    상기 제2 연장부는 상기 제2 방향으로 연장되는 디스플레이 장치.
  3. 제 1항에 있어서,
    상기 제2 연장부의 적어도 일부는 상기 제1 배선과 중첩되는 디스플레이 장치.
  4. 제 1항에 있어서,
    상기 제1 연장부는 상기 제1 배선과 비중첩되는 디스플레이 장치.
  5. 제 1항에 있어서,
    상기 제1 배선은 상기 제1 면의 모서리에 인접하는 연결부를 포함하고,
    상기 연결부의 상면을 노출시키는 레지스트막을 더 포함하는 디스플레이 장치.
  6. 제 1항에 있어서,
    상기 제2 연장부의 상면을 완전히 덮는 레지스트막을 더 포함하는 디스플레이 장치.
  7. 제 1항에 있어서,
    상기 반도체 칩은 디스플레이 구동칩(Display Driver IC)을 포함하는 디스플레이 장치.
  8. 제 1항에 있어서,
    상기 제1 배선과 접속되는 연성 인쇄 회로(FPC; flexible printed circuit)를 더 포함하는 디스플레이 장치.
  9. 제 1항에 있어서,
    상기 반도체 칩은 제1 출력 단자를 더 포함하고,
    상기 제1 출력 단자로부터 연장되는 제3 배선을 더 포함하는 디스플레이 장치.
  10. 제 9항에 있어서,
    상기 제1 배선과 접속되는 인쇄 회로(printed circuit)와,
    상기 제3 배선과 접속되는 디스플레이 패널(display panel)을 더 포함하는 디스플레이 장치.
  11. 제 9항에 있어서,
    상기 반도체 칩은 제2 출력 단자를 더 포함하고,
    상기 제2 출력 단자로부터 연장되는 제4 배선과,
    상기 제3 배선 및 상기 제4 배선과 접속되는 디스플레이 패널을 더 포함하는 디스플레이 장치.
  12. 서로 인접하는 패키지 영역 및 제1 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 패키지 영역의 상기 제1 면 상에, 제1 방향을 따라 배열되는 제1 칩 패드 및 제2 칩 패드를 포함하는 반도체 칩;
    상기 제1 테스트 영역의 상기 제2 면 상의 제1 테스트 패드;
    상기 패키지 영역의 상기 제1 면 및 상기 제1 테스트 영역의 상기 제1 면 상에, 상기 제1 칩 패드로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선; 및
    상기 제2 칩 패드와 상기 제1 테스트 패드를 연결하는 제2 배선을 포함하고,
    상기 제2 배선은, 상기 반도체 칩과 상기 제1 테스트 영역 사이의 상기 패키지 영역을 관통하는 제1 비아를 포함하고,
    상기 제1 칩 패드는 입력 단자이고, 상기 제2 칩 패드는 테스트 단자인 반도체 패키지.
  13. 삭제
  14. 제 12항에 있어서,
    상기 제2 배선은, 상기 패키지 영역의 상기 제1 면을 따라 연장되는 제1 연장부와, 상기 패키지 영역의 상기 제2 면을 따라 연장되는 제2 연장부를 더 포함하고,
    상기 제1 연장부는 상기 제1 칩 패드와 상기 제1 비아를 연결하고,
    상기 제2 연장부는 상기 제1 비아와 상기 제1 테스트 패드를 연결하는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 제1 테스트 영역의 상기 제2 면 상의 제2 테스트 패드를 더 포함하고,
    상기 제1 배선은 상기 제1 칩 패드와 상기 제2 테스트 패드를 연결하는 반도체 패키지.
  16. 제 12항에 있어서,
    상기 필름 기판은, 상기 패키지 영역에 인접하며 상기 제1 테스트 영역과 이격되는 제2 테스트 영역을 더 포함하고,
    상기 반도체 칩은, 상기 제1 칩 패드와 상기 제2 방향을 따라 배열되는 제3 칩 패드를 더 포함하고,
    상기 제2 테스트 영역의 상기 제2 면 상의 제2 테스트 패드와,
    상기 제3 칩 패드와 상기 제2 테스트 패드를 연결하는 제3 배선을 더 포함하는 반도체 패키지.
  17. 패키지 영역 및 상기 패키지 영역의 양 측에 각각 인접하는 제1 테스트 영역 및 제2 테스트 영역을 포함하는 필름 기판으로, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 패키지 영역의 상기 제1 면 내의 칩 실장 영역;
    상기 칩 실장 영역 내의 제1 배선 단자를 포함하는 제1 배선;
    상기 칩 실장 영역 내의 제2 배선 단자를 포함하는 제2 배선으로, 상기 제1 배선 단자와 상기 제2 배선 단자는 제1 방향을 따라 배열되는 제2 배선;
    상기 칩 실장 영역 내의 제3 배선 단자를 포함하는 제3 배선으로, 상기 제1 배선 단자와 상기 제3 배선 단자는 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 제3 배선;
    상기 제1 테스트 영역의 상기 제2 면 상의 제1 테스트 패드 및 제2 테스트 패드; 및
    상기 제2 테스트 영역의 상기 제2 면 상의 제3 테스트 패드를 포함하고,
    상기 제1 배선은 상기 제1 테스트 영역을 관통하는 제1 비아를 포함하여, 상기 제1 테스트 패드와 접속되고,
    상기 제2 배선은, 상기 칩 실장 영역과 상기 제1 테스트 영역 사이의 상기 패키지 영역을 관통하는 제2 비아를 포함하여, 상기 제2 테스트 패드와 접속되고,
    상기 제3 배선은 상기 제3 테스트 패드와 접속되는 패키지 기판용 필름.
  18. 제 17항에 있어서,
    상기 제3 배선은 상기 패키지 영역을 관통하는 제3 비아를 포함하여, 상기 제3 테스트 패드와 접속되는 패키지 기판용 필름.
  19. 제 17항에 있어서,
    상기 칩 실장 영역 내의 제4 배선 단자를 포함하는 제4 배선을 더 포함하고,
    상기 제4 배선 단자는 상기 제1 배선 단자와 상기 제3 배선 단자 사이에 배치되는 패키지 기판용 필름.
  20. 제 17항에 있어서,
    상기 제1 테스트 패드와 상기 제2 테스트 패드는 상기 제2 방향을 따라 배열되는 패키지 기판용 필름.
KR1020180012957A 2017-10-23 2018-02-01 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법 KR102378493B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102018116531.5A DE102018116531A1 (de) 2017-10-23 2018-07-09 Anzeigevorrichtung, Halbleiterpackage und Film für ein Packagesubstrat
JP2018152312A JP7182397B2 (ja) 2017-10-23 2018-08-13 パッケージ基板用フィルム、半導体パッケージ、ディスプレイ装置及びそれらの製造方法
US16/115,751 US10699974B2 (en) 2017-10-23 2018-08-29 Film for package substrate, semiconductor package, display device, and methods of fabricating the film, the semiconductor package, the display device
CN201811093447.2A CN109698184A (zh) 2017-10-23 2018-09-19 用于封装基板的薄膜、半导体封装和显示设备
US16/897,468 US10903127B2 (en) 2017-10-23 2020-06-10 Film for a package substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20170137369 2017-10-23
KR1020170137369 2017-10-23

Publications (2)

Publication Number Publication Date
KR20190045037A KR20190045037A (ko) 2019-05-02
KR102378493B1 true KR102378493B1 (ko) 2022-03-24

Family

ID=66581737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180012957A KR102378493B1 (ko) 2017-10-23 2018-02-01 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법

Country Status (2)

Country Link
JP (1) JP7182397B2 (ko)
KR (1) KR102378493B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024063476A1 (ko) * 2022-09-23 2024-03-28 엘지이노텍 주식회사 연성 회로기판, cof 모듈 및 이를 포함하는 전자 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3729113B2 (ja) 1994-09-16 2005-12-21 セイコーエプソン株式会社 電子機器
KR100505665B1 (ko) 2003-01-14 2005-08-03 삼성전자주식회사 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법
KR102258746B1 (ko) 2014-08-13 2021-06-01 삼성전자주식회사 벤딩부를 갖는 칩 온 필름 패키지
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024063476A1 (ko) * 2022-09-23 2024-03-28 엘지이노텍 주식회사 연성 회로기판, cof 모듈 및 이를 포함하는 전자 장치

Also Published As

Publication number Publication date
KR20190045037A (ko) 2019-05-02
JP2019079032A (ja) 2019-05-23
JP7182397B2 (ja) 2022-12-02

Similar Documents

Publication Publication Date Title
US10903127B2 (en) Film for a package substrate
KR101535223B1 (ko) 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
US7599193B2 (en) Tape circuit substrate with reduced size of base film
KR102258746B1 (ko) 벤딩부를 갖는 칩 온 필름 패키지
EP0680082B1 (en) Structure for mounting semiconductor device and liquid crystal display device
KR102322539B1 (ko) 반도체 패키지 및 이를 포함하는 디스플레이 장치
US20210074622A1 (en) Chip-on-film packages and display apparatuses including the same
US7508073B2 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
KR20090026891A (ko) 배선기판, 이를 갖는 테이프 패키지 및 표시장치, 이의제조방법 및 이를 갖는 테이프 패키지 및 표시장치의제조방법
KR102378493B1 (ko) 패키지 기판용 필름, 반도체 패키지, 디스플레이 장치 및 이들의 제조 방법
KR102096765B1 (ko) 연성 회로 기판 및 이를 포함하는 전자 장치
US20120138968A1 (en) Semiconductor package and display panel assembly having the same
TWI429033B (zh) 晶片封裝構造以及封裝方法
KR102059478B1 (ko) 회로 기판 및 그 제조 방법
US20230326930A1 (en) Chip-on-film semiconductor package and display apparatus including the same
US20240096909A1 (en) Chip on film package and display apparatus including the same
KR100587466B1 (ko) 테이프 배선 기판, 그를 이용한 반도체 칩 패키지 및 그를이용한 액정표시장치
US11189597B2 (en) Chip on film package
JP4370994B2 (ja) 実装基板、および表示装置
KR102174163B1 (ko) 표시패널과 구동회로기판을 연결하는 칩온필름 패키지용 연성 인쇄회로기판 및 이에 구동칩을 본딩하는 방법
US20050006791A1 (en) Semiconductor device, manufacturing method thereof, electronic device, electronic equipment
JP2005079499A (ja) 半導体装置、半導体モジュール、電子機器および半導体装置の製造方法
JP2018174236A (ja) 多層回路基板構造
JP2005340293A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、電子デバイス並びに電子機器
JP2000276071A (ja) 電気光学装置、その製造方法、およびその装置を搭載する電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant