JP2005183720A - 素子実装基板の製造方法及びプリント基板 - Google Patents

Abstract

【課題】素子実装基板を効率的に製造する。
【解決手段】 テープ基板１１０には、集積回路を構成しているドライバＩＣ８０の接合ピンと電気的に接合される素子ランド１１３と、外部基板の端子が電気的に接合される基板端子ランド１１２と、実装されたドライバＩＣ８０の動作テストを行うために用いられるテストランド１１５と、各ランドにメッキを施すために用いられるメッキ端子１１６とが形成されている。テストランド１１５はマトリックス状に配置されている。メッキ端子１１６は基板端子ランド１１２、素子ランド１１３、及びテストランド１１５の外周を取り巻くように配置されている。
【選択図】図６

Description

本発明は、集積回路を構成している素子が基板上に実装された素子実装基板の製造方法及びプリント基板に関する。

電子機器に対する小型化の要望から半導体素子が小型化され、これにともなって半導体素子に電気信号を入出力するためのピンの微小化、狭ピッチ化も進んでいる。このように半導体素子のピンの微小化や狭ピッチ化が進むにつれ、プリント基板上に実装された半導体の特定のピンに、テスト装置などのプローブを他のピンに接触しないように接続することが困難となっていく。このため、プリント基板の一番外側にピンと電気的に接続されるテスト用のランド（テストランド）を形成しておき、このテストランドにプローブを接触させてプリント基板に実装された半導体素子のテストを行う技術が知られている（特許文献１参照）。この技術によると、テスト時においては、配置的に余裕のあるテストランドにテスト装置のプローブを接触させればよいため、このプローブが他のピンに接触することが少なくなる。

特開平１１−１８８８５７号公報（図１）

通常、プリント基板において、半導体素子の各ピンと接合されるランド（素子ランド）にはメッキが施されている。そして、このメッキは製造コスト低減の観点から、メッキの生成速度が速い電解メッキにより施されるのが一般的である。しかしながら、上述した技術のプリント基板に電解メッキを施そうとすると、半導体素子のピンと接合するすべての素子ランドに対して個別に所定の電圧を印加しなければならない。これにより電圧を印加するための複数の端子を各素子ランドに正確に接触させなければならず、電解メッキを行うための機構が複雑になるとともに、電圧を印加するための端子を各素子ランドに位置決めするのに長時間を要することとなり素子実装基板の製造効率が低下するという問題がある。また、素子実装基板を製造するにおいては、前述したようなテストランドを介した半導体素子のテスト工程及び素子ランドのメッキ工程を含めた工程を効率的に行いたいという要望は強い。

そこで、本発明の主たる目的は、素子実装基板を効率的に製造することができる素子実装基板の製造方法及びプリント基板を提供することにある。

課題を解決するための手段及び効果

本発明の素子実装基板の製造方法は、集積回路を構成している素子の接合ピンと電気的に接合される複数の素子ランド、外部装置の端子が電気的に接合される複数の端子ランド、実装された前記素子の動作テストを行うために用いられる複数のテストランド、前記端子ランドにメッキを施すために用いられるメッキ端子、及び、前記素子ランドを前記端子ランドと前記テストランドと前記メッキ端子とに電気的に接続する配線パターンを、すべての前記テストランドが複数の前記端子ランドと複数の前記素子ランドとの間に挟まれた領域外に存在するように基板上に形成するパターン形成工程と、前記メッキ端子を用いて、前記端子ランドに電解メッキを施す端子ランドメッキ工程と、前記素子ランドと前記接合ピンとが電気的に接合されるように、前記基板に前記素子を実装する実装工程と、前記端子ランドメッキ工程後に、前記端子ランドと前記メッキ端子とを電気的に絶縁するメッキ端子絶縁工程と、前記テストランドを用いて、前記実装工程において実装された前記素子の動作テストを行うテスト工程と、前記基板を、複数の前記テストランドが含まれた部分と、複数の前記素子ランド及び複数の前記端子ランドが含まれた部分とに分離する分離工程とを備えている。

また、別の観点から見て本発明はプリント基板であって、集積回路を構成している素子の接合ピンと電気的に接合される複数の素子ランドと、外部装置の端子が電気的に接合される複数の端子ランドと、実装された前記素子の動作テストを行うために用いられる複数のテストランドと、前記端子ランドにメッキを施すために用いられるメッキ端子と、前記素子ランドを前記端子ランドと前記テストランドと前記メッキ端子とに電気的に接続する配線パターンとを備えている。そして、すべての前記テストランドが、複数の前記端子ランドと複数の前記素子ランドとの間に挟まれた領域外に存在している。

本発明によると、電解メッキを施すときに電圧を印加するための端子を容易に接続させることができるメッキ端子を備えるため、電圧を印加するための機構が簡素化されるとともに、電圧を印加するための端子の位置決め時間を短くすることができる。また、すべてのテストランドが複数の端子ランドと複数の素子ランドとの間に挟まれた領域外に存在しているため、分離工程においてテストランドが含まれた領域を容易に分離することができる。これらにより素子実装基板を効率的に製造することができる。

さらに、本発明においては、前記パターン形成工程で、前記メッキ端子を前記複数の素子ランドと前記複数のテストランドとを含む領域の両縁部に形成することが好ましい。これにより、メッキ端子絶縁工程においてメッキ端子を容易に切り離して効率よく端子ランドとメッキ端子とを電気的に絶縁することができ、素子実装基板をさらに効率的に製造することができる。

加えて、本発明においては、前記パターン形成工程で、複数の前記テストランドをマトリックス状に配列し、隣接する前記テストランド間を通過する部分を有するように前記配線パターンを形成してもよい。これによると、テストランドの数が多い場合でも配線パターンの幅を広げないようにしつつテストランドの面積を確保することができる。

また、本発明においては、前記端子ランドメッキ工程前に、電解メッキが施されるのを防止するためのマスキングテープを、複数の前記テストランドを包含する領域に貼付するテープマスキング工程を備えていることが好ましい。これによると、テストランドが配置されている領域に、端子ランドに施されるような太くなるメッキが施されるのを防止することができる。これにより、テストランドをマトリックス状に配置することにより各テストランドやこれに接続されている配線パターン同士が接近したときでも、これらが互いに短絡することがなくなる。

さらに、本発明においては、前記テープマスキング工程で、前記マスキングテープを、複数の前記素子ランドを包含する領域にも貼付し、前記素子ランドに置換メッキを施すことが好ましい。これによると、素子ランド及びテストランドが配置されている領域に置換メッキを施すことができるため、各ランドや配線パターンが太くならず互いに短絡することがなくなる。

加えて、本発明においては、複数の前記素子ランド又は複数の前記テストランドを包含する領域の周囲にソルダレジストを形成するレジスト成膜工程をさらに備え、前記テープマスキング工程においては、前記マスキングテープを前記ソルダレジスト上に貼り付けることが好ましい。これによると、配線パターンの凸凹面がソルダレジストにより平滑化され、このソルダレジスト上にマスキングテープが貼り付けられて、マスキングテープとレジストとを密着させることができる。これによりマスキング領域を確実にマスキングすることができる。

また、本発明のプリント基板においては、複数の前記テストランド、複数の前記素子ランド及び複数の前記端子ランドがそれぞれ同じ方向に配列され、複数の前記端子ランドを中央列とした互いに平行な３つの列をなしており、前記配線パターンが、前記テストランドと前記端子ランドとを直接つないでいると共に、前記端子ランドと前記素子ランドとを直接つないでいてもよい。これによると、基板上にシンプルな配線パターンを形成することができるとともに、複数のテストランドを一度に簡単に分離することができる。

以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。

図１は、実施の形態に係るプリント基板を含むインクジェットプリンタの概略図である。図１に示すインクジェットプリンタ１０１は、４つのインクジェットヘッド１を備えるカラーインクジェットプリンタである。このインクジェットプリンタ１０１には、図中左方に給紙部１０２が、図中右方に排紙部１０３がそれぞれ構成されている。

インクジェットプリンタ１０１内部には、給紙部１０２から排紙部１０３に向かって用紙が搬送される用紙搬送経路が形成されている。給紙部１０２のすぐ下流側には、画像記録媒体たる用紙を挟持搬送する一対の送りローラ１０５ａ、１０５ｂが配置されている。これら一対の送りローラ１０５ａ、１０５ｂによって用紙は図中左方から右方へ送られる。用紙搬送経路の中間部には、二つのベルトローラ１０６、１０７と、両ローラ１０６、１０７間に架け渡されるように巻回されたエンドレスの搬送ベルト１０８と、ベルトローラ１０６、１０７を駆動する図示しない搬送モータとが配置されている。搬送ベルト１０８の外周面すなわち搬送面にはシリコーン処理が施されている。一対の送りローラ１０５ａ、１０５ｂによって搬送されてくる用紙は、搬送ベルト１０８の搬送面にその粘着力により保持されながら、一方のベルトローラ１０６の図中時計回り（矢印１０４の方向）の回転駆動によって下流側（右方）に向けて搬送されるようになっている。

４つのインクジェットヘッド１は、それぞれその下端にヘッド本体７０を有している。ヘッド本体７０は、それぞれが矩形断面を有しており、その長手方向が用紙搬送方向に垂直な方向（図１の紙面垂直方向（＝主走査方向））となるように互いに近接配置されている。つまり、インクジェットヘッド１はラインヘッドである。４つのヘッド本体７０の各底面は用紙搬送経路に対向しており、これらの底面には微小径を有する多数のノズルにより吐出面が形成されている。各インクジェットヘッド１のヘッド本体７０からはシアン、マゼンタ、及びイエローのインクが吐出される。各色のインクがノズルから搬送される用紙の上面すなわち印刷面に向けて吐出されることで、用紙上に所望のカラー画像を形成できる。

次にインクジェットヘッド１について図面を参照しつつ説明する。図２はインクジェットヘッド１の外観斜視図である。図３は、図２のIII−III線におけるインクジェットヘッド１の断面図である。インクジェットヘッド１は、用紙に対してインクを吐出するための主走査方向に延在した矩形平面形状を有するヘッド本体７０と、ヘッド本体７０の上方に配置され且つヘッド本体７０に供給されるインクの流路である２つのインク溜まり３が形成されたベースブロック７１とを備えている。

ヘッド本体７０は、ノズルに至るインク流路である個別インク流路が多数形成された流路ユニット４と、流路ユニット４の上面に平面接合されたアクチュエータユニット２１とを含んでいる。ベースブロック７１内のインク溜まり３が、下面７３の開口部において流路ユニット４と接触しており、インクは、インク溜まり３から流路ユニット４内に形成されている個別インク流路に供給される。なお、個別インク流路は、インクをノズルから吐出させるための圧力が発生する圧力室を含んでいる。

アクチュエータユニット２１は、個別インク流路の各圧力室内に圧力を発生させるためのものであり、グランド電位を維持している共通電極と、各圧力室に対向するように配置されている多数の個別電極とで圧電シートを挟持したものである。尚、圧電シートは強誘電性を有するチタン酸ジルコン酸鉛（ＰＺＴ）系のセラミックス材料からなるものである。個別電極に所定のパターンで電圧が印加されることにより、圧電シートの個別電極に対応する部分領域が活性層として作動し、アクチュエータユニット２１の個別電極に対応する部分領域が、個別電極に対向する圧力室の壁に圧力を印加する。これにより圧力室内に圧力が発生する。発生した圧力により圧力室内に貯溜されているインクがノズルから吐出される。

ベースブロック７１は、ホルダ７２の把持部７２ａの下面に形成された凹部内に接着固定されている。ホルダ７２は、把持部７２ａと、把持部７２ａの上面からこれと直交する方向に所定間隔をなして延出された平板状の一対の突出部７２ｂとを含んでいる。アクチュエータユニット２１の上面においては、給電部材として機能する薄型のプリント基板であるＦＰＣ（Flexible Printed Circuit）５０（基材：厚み５０μｍのポリイミドフィルム）が個別電極に接合されて左右に引き出されている。アクチュエータユニット２１に接合されたＦＰＣ５０は、スポンジなどの弾性部材８３を介してホルダ７２の突出部７２ｂ表面に沿うようにそれぞれ配置されている。そして、ホルダ７２の突出部７２ｂ表面に配置されたＦＰＣ５０上には、アクチュエータユニット２１を駆動するためのドライバＩＣ８０が実装されている。さらにドライバＩＣ８０の外側表面には略直方体形状のヒートシンク８２が密着配置されている。ドライバＩＣ８０及びヒートシンク８２の上方には、ＦＰＣ５０に接続されている基板８１が配置されている。ヒートシンク８２の上面と基板８１との間、および、ヒートシンク８２の下面とＦＰＣ５０との間は、それぞれシール部材８４で接着されている。

ここで基板８１は、被印刷媒体に所望の画像が形成されるように、図示しない上位の制御装置からの指示に基づいてアクチュエータユニット２１を制御するための制御基板である。基板８１上に形成された導電パターンはＦＰＣ５０を介してドライバＩＣ８０と電気的に接続されており、基板８１からドライバＩＣ８０にアクチュエータユニット２１を制御するための制御信号を出力することによりアクチュエータユニット２１を制御する。ドライバＩＣ８０は基板８１からの制御信号に基づいて、インクジェットヘッド１のアクチュエータユニット２１を駆動するためのベアチップ（集積回路を構成している素子）である。ドライバＩＣ８０はＦＰＣ５０を介してアクチュエータユニット２１に電気的に接続されており、基板８１からの制御信号を駆動信号に変換してアクチュエータユニット２１に出力する。

次にドライバＩＣ８０及びＦＰＣ５０の詳細について図４を参照しつつ説明する。図４はＦＰＣ５０を展開した図である。尚、図中の斜線領域１２０は、表面上にソルダレジスト（厚み：１０μｍ）が形成されている領域を示している。図４に示すように、ＦＰＣ５０には基板８１の基板端子８１ａと、ドライバＩＣ８０と、アクチュエータユニット２１とが順に一方向に配列された状態で接合されている。基板端子８１ａの各端子とドライバＩＣ８０の下面に配置されている金で形成された突出電極であるバンプとが、ＦＰＣ５０上に形成されている配線パターン１１１ａ（厚み：１５μｍ）を介して電気的に接続されている。また、ドライバＩＣ８０のバンプとアクチュエータユニット２１の各個別電極とがＦＰＣ５０上に形成されている配線パターン１１１ｂを介して電気的に接続されている。また、配線パターン１１１ｂの横にはＦＰＣ５０を識別するための識別名１７０「ＡＢＣ」が印刷されている。

ここで、基板８１においては、アクチュエータユニット２１を制御するために形成した３．３Ｖ系の制御信号を、基板端子８１ａ及び配線パターン１１１ａを介してドライバＩＣ８０にシリアル出力する。そして、ドライバＩＣ８０は、基板８１からシリアル入力された制御信号を３０Ｖ系の駆動信号に変換し、配線パターン１１１ｂを介してアクチュエータユニット２１の各個別電極にパラレル出力する。このため、配線パターン１１１ａの数が配線パターン１１１ｂの数より少なくなっている。

次に、ドライバＩＣ８０が実装されたＦＰＣ５０の製造方法について図面を参照しつつ説明する。ドライバＩＣ８０が実装されたＦＰＣ５０は、長尺テープ状の基板にＴＡＢ（Tape Automated Bonding）やＣＯＦ（Chip On Film）の技術により配線パターンが形成されるとともにドライバＩＣ８０が実装された素子実装基板である。図５は、この素子実装基板の製造方法の工程図である。図５に示すように、素子実装基板の製造方法は、パターン形成工程Ｓ２０１、レジスト成膜工程Ｓ２０２、Ｎｉ半田メッキ工程Ｓ２０３、スズメッキ工程Ｓ２０８、実装工程Ｓ２０９、メッキ端子絶縁工程Ｓ２１０、テスト工程Ｓ２１１、及び分離工程Ｓ２１２を備えている。そして、素子実装基板の製造方法においては、これらの各工程が順に実行される。以下各工程について詳細に説明する。

パターン形成工程Ｓ２０１は、長尺テープ基板１１０（図６参照）上に銅から成る金属層を塗布し、さらに金属層にエッチングを施すことにより金属パターンを形成するものである。図６は、パターン形成工程Ｓ２０１により金属パターンが形成された長尺テープ基板１１０の外観図である。尚、長尺テープ基板１１０の短手方向両端に長手方向に沿って配列されている矩形状の孔は、製造ラインにおいて長尺テープ基板１１０を搬送するためのものである。図６に示すように、長尺テープ基板１１０には、基板端子ランド１１２と、素子ランド１１３と、アクチュエータ端子ランド１１４と、テストランド１１５と、メッキ端子１１６と、配線パターン１１１ａ〜１１１ｅとが金属パターンとして形成されている。

基板端子ランド１１２は、基板端子８１ａが接合されるものであり、長尺テープ基板１１０の長手方向に沿って一列に配列されている。素子ランド１１３は、ドライバＩＣ８０のバンプが接合されるものであり、長尺テープ基板１１０の長手方向に沿って二列に且つ基板端子ランド１１２の配列と平行になるように配列されている。また、アクチュエータ端子ランド側に配列されている素子ランド１１３は狭ピッチで配列されている。アクチュエータ端子ランド１１４は、アクチュエータユニット２１の個別電極が接合されるものであり、長尺テープ基板１１０の長手方向に沿って三列に且つ長尺テープ基板１１０の短手方向に互いに隣接しないように配列されている。テストランド１１５は、後述するドライバＩＣ８０のテスト装置のプローブが接触するものであり、長尺テープ基板１１０の長手方向に沿って二列に且つマトリックス状に配列されている。メッキ端子１１６は、後述するメッキ装置の電極が接触する１つの端子であり、他のすべてのランドの外周を取り巻くように配置されている。このとき、各ランドは、図６に示すように、テストランド１１５、基板端子ランド１１２、素子ランド１１３、アクチュエータ端子ランド１１４の順で長尺テープ基板１１０の短手方向に配列されている。

配線パターン１１１ａは、基板端子ランド１１２と基板端子ランド１１２側に配列されている素子ランド１１３とを直接電気的に接続するものである。配線パターン１１１ｂは、アクチュエータ端子ランド１１４側に配列されている素子ランド１１３とアクチュエータ端子ランド１１４とを直接電気的に接続するものである。配線パターン１１１ｃは、基板端子ランド１１２とテストランド１１５とを直接電気的に接続するものである。配線パターン１１１ｄは、メッキ端子１１６とテストランド１１５とを直接電気的に接続するものである。配線パターン１１１ｅは、アクチュエータ端子ランド１１４とメッキ端子１１６とを直接電気的に接続するものである。そして、配線パターン１１１ｃ、１１１ｄは、マトリックス状に配置されているテストランド１１５の間を縫うように配置されているため、テストランド１１５及び配線パターン１１１ｃ、１１１ｄの間隔が狭まっている。また、これら配線パターン１１１ａ〜１１１ｅによりすべてのランドとメッキ端子１１６とが電気的に接続されている。また、同時に配線パターン１１１ｂの横にＦＰＣ５０を識別するための識別名１７０「ＡＢＣ」が印刷される。

レジスト成膜工程Ｓ２０２は、パターン形成工程Ｓ２０１により金属パターンが形成された長尺テープ基板１１０に絶縁膜であるソルダレジスト膜を形成するものである。図７は、レジスト成膜工程Ｓ２０２によりソルダレジスト膜が形成された長尺テープ基板１１０の外観図である。図７に示すように、ソルダレジスト膜１２０には、テストランド１１５が配置されている領域に形成されたレジスト孔１２０ａと、基板端子ランド１１２が配置されている領域に形成されたレジスト孔１２０ｂと、素子ランド１１３が配置されている領域に形成されたレジスト孔１２０ｃと、アクチュエータ端子ランド１１４が配置されている領域に形成されたレジスト孔１２０ｄとを備えている。以上によりレジスト孔１２０ａ〜１２０ｄ以外の領域はソルダレジスト膜１２０により被覆される。

Ｎｉ半田メッキ工程Ｓ２０３は、基板端子ランド１１２、及びアクチュエータ端子ランド１１４にＮｉメッキ及び半田メッキを施すものであり、テープマスキング工程Ｓ２０４、Ｎｉメッキ工程Ｓ２０５、半田メッキ工程Ｓ２０６、及びマスキング剥離工程Ｓ２０７を備えている。そして、Ｎｉ半田メッキ工程Ｓ２０３においては、これら各工程Ｓ２０４〜Ｓ２０７が順に実行される。

テープマスキング工程Ｓ２０４は、ポリイミド等で構成されているマスキングテープを用いてテストランド１１５が配置された領域、及び素子ランド１１３が配置された領域をマスキングするものである。図８はテープマスキング工程Ｓ２０４により各領域をマスキングされた長尺テープ基板１１０の外観図である。図８に示すように、長尺状のマスキングテープ１２１ａはテストランド１１５が配置された領域を、マスキングテープ１２１ｂは素子ランド１１３が配置された領域をそれぞれマスキングしている。このとき、マスキングテープ１２１ａはレジスト孔１２０ａをすべて覆うように、つまりマスキングテープ１２１ａの外縁がソルダレジスト膜１２０と密着するように、また、マスキングテープ１２１ｂはレジスト孔１２０ｃをすべて覆うように、つまりマスキングテープ１２１ｂの外縁がソルダレジスト膜１２０と密着するようにそれぞれ貼り付けられている。図９は、図８に示す長尺テープ基板１１０のIX―IX線の断面図である。図９に示すように、配線パターン１１１ｂにより形成された長尺テープ基板１１０上の凸凹が、ソルダレジスト膜１２０によりなだらかな隆起に平滑化されている。ソルダレジスト膜１２０上にマスキングテープ１２１ｂが密着して貼り付けられることによりソルダレジスト膜１２０とマスキングテープ１２１ｂとの間に隙間が無くなる。これによりレジスト孔１２０ｃ内をマスキングテープ１２１ｂにより完全密封して素子ランド１１３が配置された領域を確実にマスキングすることができる。テストランド１１５が配置された領域についても同様である。

Ｎｉメッキ工程Ｓ２０５は、テープマスキング工程Ｓ２０４によりマスキングされていない領域である基板端子ランド１１２及びアクチュエータ端子ランド１１４にＮｉメッキ（厚み：３５μｍ）を施すものであり、半田メッキ工程Ｓ２０６は、Ｎｉメッキ工程Ｓ２０５によりＮｉメッキされた基板端子ランド１１２及びアクチュエータ端子ランド１１４に半田メッキ（厚み：１０μｍ）を施すものである。Ｎｉメッキは半田メッキを施すための下地処理である。図１０は、Ｎｉメッキ工程Ｓ２０５及び半田メッキ工程Ｓ２０６により各メッキが施された長尺テープ基板１１０の外観図である。尚、基板端子ランド１１２及びアクチュエータ端子ランド１１４の斜線部は半田メッキが施されていることを示している。図１０に示すように、マスキングテープ１２１ａ、１２１ｂによりテストランド１１５及び素子ランド１１３がマスキングされているため、基板端子ランド１１２及びアクチュエータ端子ランド１１４のみにＮｉメッキ１３１及び半田メッキ１３２が施されている。Ｎｉメッキ１３１及び半田メッキ１３２は電解メッキによって施される。つまり、電圧を印加するための電極をメッキ端子１１６に接続し、この状態で長尺テープ基板１１０全体をＮｉ電解浴または半田電解浴に付け込む。そしてメッキ端子１１６に電圧を印加することにより露出している基板端子ランド１１２及びアクチュエータ端子ランド１１４に電圧が印加されてＮｉメッキ１３１または半田メッキ１３２が施される。マスキング剥離工程Ｓ２０７は、Ｎｉメッキ工程Ｓ２０５及び半田メッキ工程Ｓ２０６終了後に、テープマスキング工程Ｓ２０４において貼り付けられたマスキングテープ１２１ａ、１２１ｂを剥離するものである。

スズメッキ工程Ｓ２０８は、素子ランド１１３及びテストランド１１５にスズメッキを施すものである。図１１は、スズメッキ工程Ｓ２０８によりスズメッキが施された長尺テープ基板１１０の外観図である。尚、素子ランド１１３及びテストランド１１５の斜線部はスズメッキが施されていることを示している。図１２は、図１１に示す長尺テープ基板１１０のXII―XII線の断面図である。図１２に示すように、素子ランド１１３に施されるスズメッキ１３３は、銅の表面部がスズに置換されることによって施されるメッキであるため、基板端子ランド１１２に施されたＮｉメッキ１３１や半田メッキ１３２と異なり、メッキ後にメッキ部分が太くならない。また、半田メッキ１３２が施された箇所は半田がスズに置換されないためスズメッキ１３３は施されない。

実装工程Ｓ２０９は、スズメッキ工程Ｓ２０８によりスズメッキ１３３が施された素子ランド１１３にドライバＩＣ８０を実装するものである。図１３は、実装工程Ｓ２０９においてドライバＩＣ８０が実装された長尺テープ基板１１０の外観図である。実装工程Ｓ２０９においては、所定の温度下で、所定の力でドライバＩＣ８０を加圧してバンプを素子ランド１１３に押し当てる。本実施の形態では、加圧前にはヒータで１００℃に加熱し、加圧時には４００℃で加熱している。これにより、ドライバＩＣ８０のバンプの金と素子ランド１１３にメッキされたスズとが合金化して接合される。

メッキ端子絶縁工程Ｓ２１０は、メッキ端子１１６を他のランドに対して絶縁するものである。図１４は、メッキ端子絶縁工程Ｓ２１０によってメッキ端子１１６が絶縁された長尺テープ基板１１０の外観図である。図１４に示すように、メッキ端子絶縁工程Ｓ２１０においては、長尺テープ基板１１０の短手方向の両端部分に形成されているメッキ端子１１６の一部が長手方向に沿って切り離される。これにより配線パターン１１１ｄ、１１１ｅが切断されてメッキ端子１１６と他のランドとの電気的な接続が絶縁される。さらに、メッキ端子絶縁工程Ｓ２１０においては、テストランド１１５の長尺テープ基板１１０の長手方向両側に、テスト装置のプローブ１６２を対応するテストランド１１５に接続するように位置決めする位置決め孔１４０が形成される。

テスト工程Ｓ２１１は、メッキ端子絶縁工程Ｓ２１０によりメッキ端子が絶縁された長尺テープ基板１１０において、実装されているドライバＩＣ８０の動作テストを行うものである。図１４に示すように、ドライバＩＣ８０の動作テストを行うテスト装置１６０は、プローブ１６２と、位置決めピン１６３とを備えている。テスト工程Ｓ２１１においては、プローブ１６２が対応するテストランド１１５に接続されるように位置決めピン１６３を、長尺テープ基板１１０の位置決め孔１４０に挿入する。プローブ１６２が対応するテストランド１１５に接続されると、テスト装置１６０は、ドライバＩＣ８０の所定のバンプに所定の電気信号を印加してドライバＩＣ８０の動作確認を行う。ドライバＩＣ８０の動作確認を行うことにより、ドライバＩＣ８０自体の不良や、接続不良、及び各配線パターンの不良等を発見することができる。

分離工程Ｓ２１２は、長尺テープ基板１１０からテスト工程Ｓ２１１において不良が発見されなかった素子実装基板つまりＦＰＣ５０を分離するものである。図１５は、分離工程Ｓ２１２により分離された素子実装基板の外観図である。図１５に示すように、分離工程Ｓ２１２においては、長尺テープ基板１１０の長手方向に沿ってテストランド１１５が配列されている領域を切断し、さらに長尺テープ基板１１０の短手方向に沿って余白領域を順次切断していくことによりＦＰＣ５０が分離される。以上の工程によりドライバＩＣ８０が実装されたＦＰＣ５０の製造が完了する。ドライバＩＣ８０が実装されたＦＰＣ５０は、分離工程により分離されたＦＰＣ５０の基板端子ランド１１２に基板端子８１ａが半田接続され、アクチュエータ端子ランド１１４にアクチュエータユニット２１の個別電極が半田接続される（図４参照）。

上述した実施の形態によると、電圧を印加するための端子を容易に接続させることができるメッキ端子１１６を備えているため、電圧を印加するための機構が簡素化されるとともに、電圧を印加するための端子の位置決め時間を短くすることができる。また、すべてのテストランドが複数の端子ランドと複数の素子ランドとの間に挟まれた領域外に存在しているため、分離工程においてテストランドが含まれた領域を容易に分離することができる。これらにより素子実装基板を効率的に製造することができる。

また、メッキ端子１１６が素子ランド１１３及びテストランド１１５が配置されている領域のさらに外側に配置されているため、メッキ端子絶縁工程Ｓ２１０においてメッキ端子を容易に切り離して効率よく端子ランド１１３とメッキ端子１１６とを電気的に絶縁することができ、素子実装基板をさらに効率的に製造することができる。

さらに、テストランド１１５がマトリックス状に配列されているため、配線パターン１１１ｃの幅を広げないようにしつつテストランド１１５の面積を確保することができる。また、長尺テープ基板１１０の長手方向に関する幅を小さくすることができるため、長尺テープ基板１１０を効率的に使用することができる。また、テスト装置のプローブ１６２の幅を広げないようすることができるため、プローブ１６２の位置決めを容易にしてテスト工程Ｓ２１１の作業効率を高くすることができる。

加えて、テープマスキング工程Ｓ２０４により、テストランド１１５及び素子ランド１１３が配置されている領域にＮｉ半田メッキが施されることがなくなるため、テストランド１１５が配置されている領域においてテストランド１１５、及び配線パターン１１１ｃ、１１１ｄが短絡することがなくなるとともに、素子ランド１１３が配置されている領域において素子ランド１１３同士が短絡することがなくなる。

また、テープマスキング工程Ｓ２０４では、マスキングテープ１２１ａ、１２１ｂの外縁がソルダレジスト膜１２０と密着するようにマスキングテープ１２１ａ、１２１ｂが貼り付けられるため、マスキング領域を確実にマスキングすることができる。

さらに、テストランド１１５、素子ランド１１３及び基板端子ランド１１２がそれぞれ同じ方向に配列されており、配線パターン１１１ｃがテストランド１１５と基板端子ランド１１２とを直接つないでいると共に、配線パターン１１１ａが基板端子ランド１１２と素子ランド１１３とを直接つないでいるため、シンプルな配線パターンを形成することができるとともに、複数のテストランドを一度に簡単に分離することができる。

加えて、ＴＡＢやＣＯＦの技術により長尺テープ基板１１０からＦＰＣ５０を製造するため、全ての工程を長尺テープ基板１１０が搬送される一連の流れの中で処理することができる。これにより、素子実装基板をより効率的に製造することができる。

また、ＦＰＣ５０中央付近である配線パターン１１１ｂの横にＦＰＣ５０を識別するための識別名１７０が印刷されているため、メッキ端子絶縁工程Ｓ２１０や分離工程Ｓ２１２により識別名１７０が分離されることがなくなる。

以上、本発明の実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。例えば、実施の形態では、ＦＰＣ５０においてテストランド１１５がマトリックス状に配置される構成であるが、このような構成に限定されるものではなく、テストランドが一直線状に配置される構成でもよい。

また、実施の形態では、１つのメッキ端子１１６が、他のすべてのランドの外周を取り巻くように配置される構成であるが、このような構成に限定されるものではなく、メッキ端子を複数備える構成でもよいし、メッキ端子が他のランドの外周のいずれかに部分的に配置される構成でもよい。

さらに、実施の形態では、素子実装基板の製造時においてテープマスキング工程Ｓ２０４により、素子ランド１１３が配置されている領域及びテストランド１１５が配置されている領域をマスキングする構成であるが、このような構成に限定されるものではなく、短絡の可能性がなければ素子ランド１１３が配置されている領域、及びテストランド１１５が配置されている領域の少なくともいずれかをマスキングしない構成でもよい。さらにはテストランド、素子ランド又はこれらに接続される配線パターン同士が接近していないときには、テープマスキングＳ２０４工程及びスズメッキ工程Ｓ２０８を備えず、素子ランド１１３が配置されている領域及びテストランド１１５が配置されている領域にＮｉメッキ及び半田メッキを施す構成でもよい。

加えて、実施の形態では、素子実装基板の製造時において、レジスト成膜工程Ｓ２０２によりソルダレジスト１２０を成膜する構成であるが、このような構成に限定されるものではなく、レジスト成膜工程Ｓ２０２を備えずソルダレジスト１２０を成膜しない構成でマスキング領域をマスキングすることとしてもよい。

また、実施の形態では、パターン形成工程Ｓ２０１においてエッチングにより金属パターンを形成する構成であるが、このような構成に限定されるものではなく、印刷技術により基板に金属粒子を吐出して金属パターンを形成する等、他の方法で金属パターンを形成する構成でもよい。

加えて、実施の形態では、インクジェットヘッド１に使用されるＦＰＣ５０に本発明が適用されているが、このような用途に限定されるものではなく、他の電気電子機器において使用されるＦＰＣや通常のプリント基板に適用可能である。

第１の実施の形態に係るプリント基板を含むインクジェットプリンタの概略図である。 第１に示すインクジェットヘッドの外観斜視図である。 図２のIII−III線におけるインクジェットヘッドの断面図である。 図３に示すＦＰＣの展開図である。 図４に示す素子実装基板の製造方法のブロック図である。 図５に示すパターン形成工程により金属パターンが形成された長尺テープ基板の外観図である。 図５に示すレジスト成膜工程によりソルダレジスト膜が形成された長尺テープ基板の外観図である。 図５に示すテープマスキング工程により各領域をマスキングされた長尺テープ基板の外観図である。 図８に示す長尺テープ基板のIX―IX線の断面図である。 図５に示すＮｉメッキ工程及び半田メッキ工程により各メッキが施された長尺テープ基板の外観図である。 図５に示すスズメッキ工程によりスズメッキが施された長尺テープ基板の外観図である。 図１１に示す長尺テープ基板のXII―XII線の断面図である。 図５に示す実装工程においてドライバＩＣが実装された長尺テープ基板の外観図である。 図５に示すメッキ端子絶縁工程によってメッキ端子が絶縁された長尺テープ基板の外観図である。 図５に示す分離工程により分離された素子実装基板の外観図である。

符号の説明

１ インクジェットヘッド
２１ アクチュエータユニット
５０ ＦＰＣ
７０ ヘッド本体
８０ ドライバＩＣ
８１ 基板
８１ａ 基板端子
１０１ インクジェットプリンタ
１１０ 長尺テープ基板
１１１ａ〜１１１ｄ 配線パターン
１１２ 基板端子ランド
１１３ 素子ランド
１１４ アクチュエータ端子ランド
１１５ テストランド
１１６ メッキ端子
１２０ ソルダレジスト膜
１２０ａ〜１２０ｄ レジスト孔
１２１ａ、１２１ｂ マスキングテープ
１３１ Ｎｉメッキ
１３２ 半田メッキ
１３３ スズメッキ

Claims (9)

1. 集積回路を構成している素子の接合ピンと電気的に接合される複数の素子ランド、外部装置の端子が電気的に接合される複数の端子ランド、実装された前記素子の動作テストを行うために用いられる複数のテストランド、前記端子ランドにメッキを施すために用いられるメッキ端子、及び、前記素子ランドを前記端子ランドと前記テストランドと前記メッキ端子とに電気的に接続する配線パターンを、すべての前記テストランドが複数の前記端子ランドと複数の前記素子ランドとの間に挟まれた領域外に存在するように基板上に形成するパターン形成工程と、
   前記メッキ端子を用いて、前記端子ランドに電解メッキを施す端子ランドメッキ工程と、
   前記素子ランドと前記接合ピンとが電気的に接合されるように、前記基板に前記素子を実装する実装工程と、
   前記端子ランドメッキ工程後に、前記端子ランドと前記メッキ端子とを電気的に絶縁するメッキ端子絶縁工程と、
   前記テストランドを用いて、前記実装工程において実装された前記素子の動作テストを行うテスト工程と、
   前記基板を、複数の前記テストランドが含まれた部分と、複数の前記素子ランド及び複数の前記端子ランドが含まれた部分とに分離する分離工程とを備えていることを特徴とする素子実装基板の製造方法。
2. 前記パターン形成工程において、前記メッキ端子を、前記複数の素子ランドと前記複数のテストランドとを含む領域の両縁部に形成したことを特徴とする請求項１に記載の素子実装基板の製造方法。
3. 前記パターン形成工程において、複数の前記テストランドをマトリックス状に配列し、隣接する前記テストランド間を通過する部分を有するように前記配線パターンを形成することを特徴とする請求項１又は２に記載の素子実装基板の製造方法。
4. 前記端子ランドメッキ工程前に、電解メッキが施されるのを防止するためのマスキングテープを、複数の前記テストランドを包含する領域に貼付するテープマスキング工程を備えていることを特徴とする請求項３に記載の素子実装基板の製造方法。
5. 前記テープマスキング工程において、前記マスキングテープを、複数の前記素子ランドを包含する領域にも貼付し、
   前記素子ランドに置換メッキを施すことを特徴とする請求項４に記載の素子実装基板の製造方法。
6. 複数の前記素子ランド又は複数の前記テストランドを包含する領域の周囲にソルダレジストを形成するレジスト成膜工程をさらに備え、
   前記テープマスキング工程においては、前記マスキングテープを前記ソルダレジスト上に貼り付けることを特徴とする請求項４又は５に記載の素子実装基板の製造方法。
7. 集積回路を構成している素子の接合ピンと電気的に接合される複数の素子ランドと、
   外部装置の端子が電気的に接合される複数の端子ランドと、
   実装された前記素子の動作テストを行うために用いられる複数のテストランドと、
   前記端子ランドにメッキを施すために用いられるメッキ端子と、
   前記素子ランドを前記端子ランドと前記テストランドと前記メッキ端子とに電気的に接続する配線パターンとを備えており、
   すべての前記テストランドが、複数の前記端子ランドと複数の前記素子ランドとの間に挟まれた領域外に存在していることを特徴とするプリント基板。
8. 複数の前記テストランド、複数の前記端子ランド及び複数の前記素子ランドがそれぞれ同じ方向に配列され、複数の前記端子ランドを中央列とした互いに平行な３つの列をなしており、
   前記配線パターンが、前記テストランドと前記端子ランドとを直接つないでいると共に、前記端子ランドと前記素子ランドとを直接つないでいることを特徴とする請求項７に記載のプリント基板。
9. 前記メッキ端子が、前記複数の素子ランドと前記複数の端子ランドと前記複数のテストランドとを含む領域の両縁部に形成されていることを特徴とする請求項７又は８に記載のプリント基板。

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