WO2019039867A1 - 연성 회로 기판 및 그 제조 방법 - Google Patents

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김강동
조원태
서덕재
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Definitions

  • the present invention relates to a flexible circuit board and a manufacturing method thereof, and more particularly to a flexible circuit board including a passive element mounting portion and a base film on which a semiconductor element mounting portion is defined.
  • Chip on film (COF) package technology using a flexible circuit board has been used in recent years in accordance with the miniaturization trend of electronic devices.
  • the flexible circuit board and the COF package technology using the flexible circuit board are used for a flat panel display (FPD) such as a liquid crystal display (LCD), an organic light emitting diode do.
  • FPD flat panel display
  • LCD liquid crystal display
  • OLED organic light emitting diode
  • a semiconductor element for providing a driving signal to the flat panel display device and passive elements connected to the semiconductor element can be mounted.
  • the manner in which the semiconductor element and the passive element are bonded onto the flexible circuit board may be different from each other.
  • the passive elements can be mounted using separate bonding means such as, for example, solder, and the semiconductor element can be mounted in direct contact with, for example, flip chip bonding.
  • Another object of the present invention is to provide a method of manufacturing a flexible circuit board in which a semiconductor device and a passive device are bonded in different ways.
  • a flexible circuit board including a base film on which a first element mounting portion and a second element mounting portion are defined, on which the first element mounting portion and the second element mounting portion
  • the wiring pattern includes a wiring pattern including a first terminal portion in the first element mounting portion and a second terminal portion in the second element mounting portion
  • the first plating layer includes a metal net plating layer, and the first plating layer is not formed on the first terminal portion
  • the semiconductor device further includes a second plating layer formed on the first terminal portion, wherein the wiring pattern includes copper, and the second plating layer may include a copper-metal alloy layer.
  • the first plating layer may further comprise a copper-metal alloy layer formed on the bottom of the metal plating layer.
  • the electronic device may further include a protection layer formed on the wiring pattern, wherein the wiring pattern includes a connection wiring connecting the first terminal portion and the second terminal portion, Wiring can be covered.
  • the intermediate plating layer may comprise a metal net plating layer or a copper-metal alloy layer.
  • the boundary of the protective layer may be spaced apart from the junction terminal of the first terminal portion or the junction terminal of the second terminal portion by 100 mu m or more.
  • the semiconductor device further includes a solder formed on the first terminal portion, a first element bonded to the solder, and a second element bonded to the second terminal portion, And flip chip bonding.
  • the first element includes a passive element
  • the second element may comprise a semiconductor element
  • the metal preplating layer may include at least one of tin, gold, palladium, nickel, and chromium.
  • a method of manufacturing a flexible circuit board including: providing a base film on which a first element mounting portion and a second element mounting portion are defined; Wherein the wiring pattern includes a first terminal portion in the first element mounting portion and a second terminal portion in the second element mounting portion, Forming a first plating layer including a metal net plating layer on the second terminal portion, reflowing and mounting the first element bonded to the first terminal portion via the solder, And mounting the device.
  • the method further comprises forming a second plating layer on the first terminal portion, wherein the second plating layer may comprise a copper-metal alloy layer.
  • forming the first plating layer may further include forming the first plating layer on the wiring pattern other than the first terminal portion and the second terminal portion.
  • reflowing and mounting the first element may include localized heat treatment on the first element mounting portion.
  • the local heat treatment for the first element mounting portion may include heat treatment using one of hot air, laser, light, and hot plate.
  • it may further comprise forming a protective layer on the wiring pattern after forming the first plating layer.
  • forming the first plating layer may include forming the protective layer after forming the protective layer on the wiring pattern.
  • forming the first plating layer on the second terminal portion may include forming the first plating layer on the copper-metal alloy layer covering the second terminal portion.
  • the flexible circuit board according to the embodiments of the present invention includes different mounting areas for bonding the semiconductor device and the passive device on the base film to secure the bonding property between the semiconductor device and the passive device mounted on the flexible circuit board .
  • FIG. 1 is a top view of a flexible circuit board according to some embodiments of the present invention.
  • FIG. 2 is a cross-sectional view of a flexible circuit board according to some embodiments of the present invention, taken along line A-A 'and B-B' in FIG. 1;
  • FIG. 3 is a cross-sectional view of a flexible printed circuit board according to some other embodiments of the present invention, taken along line A-A 'and B-B' in FIG.
  • FIG. 4 is a cross-sectional view of a flexible circuit board according to some other embodiments of the present invention, taken along line A-A 'and B-B' in FIG. 1;
  • FIG. 5 is a cross-sectional view of a flexible printed circuit board according to some embodiments of the present invention, taken along line A-A 'and B-B' in FIG.
  • 6 to 8 are intermediate plan views illustrating a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • FIG. 9 is an intermediate-level view for explaining a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • FIG. 10 is an intermediate step drawing for explaining a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • spatially relative “below”, “beneath”, “lower”, “above”, “upper” May be used to readily describe a device or a relationship of components to other devices or components.
  • Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as “below” or “beneath” of another element may be placed “above” another element.
  • the exemplary term “ below” can include both downward and upward directions.
  • the elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.
  • first, second, etc. are used to describe various elements or components, it is needless to say that these elements or components are not limited by these terms. These terms are used only to distinguish one element or component from another. Therefore, it is needless to say that the first element or the constituent element mentioned below may be the second element or constituent element within the technical spirit of the present invention.
  • FIG. 1 a flexible circuit board according to an embodiment of the present invention will be described with reference to FIGS. 1 to 10.
  • FIG. 1 is a top view of a flexible circuit board according to some embodiments of the present invention
  • FIG. 2 is a cross-sectional view of a flexible circuit board according to some embodiments of the present invention cut along AA 'and B- Sectional view.
  • a flexible circuit board may include a base film 10, a wiring pattern 20, a first plating layer 30, and a protection layer 40 .
  • the base film 10 may be formed of a flexible material, and may be included as a base material on the flexible circuit board to bend or fold the flexible circuit board.
  • the base film 10 may be, for example, a polyimide film.
  • the base film 10 may be an insulating film such as a PET (polyethylene terephthalate) film, a polyethylene naphthalate film, or a polycarbonate film, or a metal foil such as an aluminum oxide foil.
  • PET polyethylene terephthalate
  • a polyethylene naphthalate film polyethylene naphthalate film
  • a polycarbonate film or a metal foil such as an aluminum oxide foil.
  • the base film 10 is a polyimide film.
  • the passive element mounting portion 100 and the semiconductor element mounting portion 200 may be defined as the base film 10.
  • the element mounting portion 100 is an area where a passive element 110 mounted on a flexible circuit board according to some embodiments of the present invention is disposed and the semiconductor element mounting portion 200 is a flexible circuit according to some embodiments of the present invention. And may be a region in which the semiconductor device 120 to be mounted on the substrate is disposed.
  • the element mounted on the passive element mounting portion 100 may be a resistor, a capacitor, or an inductor.
  • the element mounted on the semiconductor element mounting portion 200 may be a DDI (Display Driver IC) . That is, the DDI is mounted on the mounting semiconductor element mounting portion 200 according to some embodiments of the present invention, and passive elements coupling with the DDI to the passive element mounting portion 100 can be mounted.
  • DDI Display Driver IC
  • the passive device mounting portion 100 and the semiconductor device mounting portion 200 are respectively defined on the base film 10, but the present invention is not limited thereto.
  • the number of the passive element mounting portions 100 and the semiconductor element mounting portions 200 defined on the base film 10 may vary depending on the circuit configuration of the flexible circuit board according to some embodiments of the present invention.
  • the passive element mounting portion 100 may be an area where the passive element and the base film 10 overlap vertically when the passive element is mounted on the base film 10.
  • the semiconductor element mounting portion 200 may be a region where the semiconductor element and the base film 10 are vertically overlapped.
  • the wiring pattern 20 may include at least one conductive wiring formed on the base film 10 and extending into the passive element mounting portion 100 and the semiconductor element mounting portion 200.
  • the wiring pattern 20 can connect between the passive element mounting portion 100 and the semiconductor element mounting portion 200. Therefore, an electrical signal between the semiconductor element mounting portion 200 and the passive element mounting portion 100 can be transmitted through the wiring pattern 20.
  • the wiring pattern 20 may include, for example, a conductive material such as copper, but the present invention is not limited thereto. Specifically, the wiring pattern 20 may include a material having electrical conductivity such as gold or aluminum. In this specification, the wiring pattern 20 is described as including copper.
  • the plurality of conductive wirings included in the wiring pattern 20 are spaced apart from each other in the longitudinal direction (vertical direction in FIG. 1) of the passive element mounting portion 100, In the left-right direction). 1, the plurality of conductive wirings may extend in a direction other than the widthwise direction (the left-right direction in Fig. 1) of the element mounting portion 100. Fig.
  • the wiring patterns 20 are disposed on both sides of the element mounting portion 100.
  • the present invention is not limited thereto.
  • the wiring pattern 20 may be disposed only on one side of the element mounting portion 100.
  • the wiring pattern 20 may include a first terminal portion 21 extending into the passive element mounting portion 100 and a second terminal portion 22 extending into the semiconductor element mounting portion 200.
  • the first terminal portion 21 and the second terminal portion 22 may be connected to each other through a connection wiring 25.
  • the first terminal portion 21 overlaps with the passive element mounting portion 100 on the base film 10 and the second terminal portion 22 can overlap with the semiconductor element mounting portion 200 on the base film 10.
  • the connection wiring 25 may not overlap the passive element mounting portion 100 or the semiconductor element mounting portion 200 on the base film 10.
  • the passive element 110 mounted on the flexible circuit board can be electrically connected to the wiring pattern 20. More specifically, the passive element 110 may be electrically connected to the first terminal portion 21.
  • the semiconductor element 120 mounted on the flexible circuit board can be electrically connected to the wiring pattern 20.
  • the semiconductor element 120 may be electrically connected to the second terminal portion 22.
  • the first plating layer 30 may be formed. More specifically, the first plating layer 30 may be formed on the wiring pattern 20 in the semiconductor element mounting portion 200. Therefore, the first plating layer 30 is not formed on the first terminal portion 21 but may be formed to cover only the second terminal portion 22. [
  • the first plated layer 30 may comprise a metal plated layer. More specifically, the first plating layer 30 may be a tin-plated layer.
  • the 'pure plating layer' means that the metal component included in the wiring pattern 20 is not diffused into the first plating layer 30.
  • the first plating layer 30 may not include a copper-metal alloy layer.
  • the present invention is not limited thereto.
  • the first plating layer 30 may include a copper-metal plating layer in which copper is partially diffused into the metal net plating layer. That is, the first plating layer 30 may have a structure in which a copper-metal plating layer is formed under the metal plating layer.
  • the first plating layer 30 is exemplified by the tin-plated layer, but the present invention is not limited thereto.
  • the first plating layer 30 is a surface treatment of the wiring pattern 20.
  • the first plating layer 30 may be formed using one or more of alloys such as gold, palladium, nickel, and chromium in addition to tin.
  • alloys such as gold, palladium, nickel, and chromium in addition to tin.
  • it is assumed that the first plating layer 30 is a tin-plated layer.
  • the first plating layer 30 may not be formed in the passive component mounting portion 100. This is because the passive element 110 is bonded to the first terminal portion 21 and the semiconductor element 120 is bonded to the second terminal portion 22 in a different manner. The passive element 110 is bonded to the first terminal portion 21 via the solder 115 and the semiconductor element 120 is electrically connected to the first plating layer 30 on the second terminal portion 22 and the bump 125 . ≪ / RTI >
  • the passive element 110 is bonded to the first terminal portion 21 by disposing the solder 115 between the terminal of the passive element 110 and the first terminal portion 21,
  • the first terminal portion 21 may be bonded to the passive element 110 by reflow heat treatment.
  • the reflow heat treatment may be performed by heating the solder 115 or using a hot plate by providing a heat source including hot air, laser, and light to a region limited to the passive component mounting portion 100.
  • the bonding of the semiconductor element 120 to the second terminal portion 22 is performed by bringing the bump 125 bonded to the terminal of the semiconductor element 120 into contact with the first plating layer 30, And the semiconductor device 120 may be mounted on the second terminal portion 22.
  • the bump 125 may be heated, for example, by heat treating the flexible circuit board in a reflow process or using a thermo compression process.
  • the second terminal portion 22 is bonded to the semiconductor element 120 through the first plating layer 30 so that the bonding property between the semiconductor element 120 and the second terminal portion 22 can be improved.
  • the bonding property between the bump 125 of the semiconductor element 120 and the first plating layer 30 can be improved by including the first plating layer 30, for example, with a tin plating layer.
  • the flexible circuit board includes the first plating layer 30 formed on the second terminal portion 22 for improving the connection with the semiconductor device 120 bonded through the bumps 125 It is possible to reduce the possibility of poor connection or poor connection of the semiconductor device 120 when the semiconductor device 120 is mounted on the flexible circuit board. Therefore, the operational reliability of the flexible circuit board can be improved.
  • a protective layer 40 may be formed on the wiring pattern 20, a protective layer 40 may be formed.
  • the passivation layer 40 may be formed, for example, except for portions of the exposed wiring pattern 20 for bonding the passive element 110 and the semiconductor element 120.
  • the protective layer 40 may be formed on the connection wiring 25 and may also be formed on a part of the first terminal portion 21 and the second terminal portion 22 as shown in FIG.
  • the protective layer 40 may comprise, for example, a soft, nonconductive material, for example, a solder resist or a coverlay film.
  • the protection layer 40 may be formed directly on the wiring pattern 20.
  • the formation directly above may mean that no other component is interposed between the protective layer 40 and the wiring pattern 20, and in particular, a separate plating layer is formed between the protective layer 40 and the wiring pattern 20 May not be formed.
  • the passivation layer 40 may be separated from the connection terminal of the first terminal portion 21 on which the passive element 110 is mounted by 100 mu m or more. That is, the protective layer 40 may be spaced apart from the solder 115 joining the passive element 110 and the first terminal portion 21 by 100 mu m or more.
  • the protective layer 40 is separated by 100 ⁇ ⁇ or more from the contact surface of the second terminal portion 22 on which the semiconductor element 120 is mounted. In other words, the protective layer 40 may be separated by 100 mu m or more from the bump 125 connecting the semiconductor element 110 and the second terminal portion 22.
  • the spacing distance may be changed according to the physical properties of the edge of the protection layer 40, and in the embodiment using the solder resist as the protection layer 40, it is preferable that the spacing is 100 mu m or more.
  • the semiconductor element may be mounted on the passive element mounting portion 100, and the passive element may be mounted on the semiconductor element mounting portion 200, unlike its name. Therefore, in some embodiments of the present invention, it is sufficient if different kinds of elements are mounted on the passive element mounting portion 100 and the semiconductor element mounting portion 200.
  • the first plating layer 30 is not formed at the junction of the wiring pattern on which the semiconductor element is mounted, and the first plating layer 30 is formed at the junction of the wiring pattern on which the passive element is mounted It can be possible.
  • FIG. 3 is a cross-sectional view of a flexible printed circuit board according to some other embodiments of the present invention, taken along line A-A 'and B-B' in FIG.
  • the flexible circuit board may further include a second plating layer 50 on the first terminal portion 21.
  • the second plating layer 50 may be formed only on the first terminal portion 21 and not on the second terminal portion 22.
  • the second plated layer 50 may comprise, for example, a copper-tin alloy layer.
  • a copper-tin alloy layer is formed on the first terminal portion 21, and a first plating layer (not shown) is formed on the second terminal portion 22, which is not a copper-tin alloy layer 30 may be formed.
  • the plated layer may be a tin plated layer.
  • the copper-tin second plating layer 50 is formed by the copper-tin diffusion reaction caused by the heat provided by the plating layer .
  • the first plated layer 30 may be a plated layer that is not subjected to the heat provided in the reflow process for bonding the passive elements 110. That is, since the reflow process for bonding the passive elements 110 is performed locally with respect to the passive element mounting portion 100, the first plating layer 30 is not deformed into the copper-tin alloy layer, .
  • FIG. 4 is a cross-sectional view of a flexible circuit board according to some other embodiments of the present invention, taken along line A-A 'and B-B' in FIG. 1;
  • a flexible circuit board may include intermediate plating layers 35 and 55 formed between a protective layer 40 and a wiring pattern 20.
  • the first intermediate plating layer 35 may be formed on the first terminal portion 21 in the passive component mounting portion 100.
  • the first intermediate plating layer 35 may be interposed between the protective layer 40 and the first terminal portion 21. [ Accordingly, the first intermediate plating layer 35 and the protective layer 40 or the first intermediate plating layer 35 and the first terminal portion 21 can vertically overlap.
  • the second intermediate plating layer 55 may be formed on the second terminal portion 22 in the semiconductor element mounting portion 200. [ The second intermediate plating layer 55 may be interposed between the protective layer 40 and the second terminal portion 22. The second intermediate plating layer 55 and the protective layer 40 or the second intermediate plating layer 55 and the second terminal portion 22 can vertically overlap.
  • the first intermediate plating layer 35 and the first plating layer 30 may comprise substantially the same composition.
  • the first intermediate plating layer 35 and the first plating layer 30 may include a tin plating layer.
  • the second intermediate plating layer 55 and the second plating layer 50 may include different compositions.
  • the second intermediate plating layer 55 includes a tin plating layer
  • the second plating layer 50 may include a copper-tin alloy layer.
  • first intermediate plating layer 35 and the second intermediate plating layer 55 include the tin plating layer is that the first intermediate plating layer 35 and the second intermediate plating layer 55 are formed in the reflow step for mounting the passive element 110 in the passive component mounting portion 100, (35) and the second intermediate plating layer (55) are shielded from contact with heat by the protective layer (40).
  • the first intermediate plating layer 35 and the second intermediate plating layer 55 may include a tin-plated layer in which copper is not diffused by heat.
  • the first intermediate plating layer 35 and the second intermediate plating layer 55 are formed on the wiring pattern 20 so as to include the tin plating layer in the first to second plating layers 30 and 50, A reflow process is performed on the second plating layer 50 by forming the plating layers 35 and 55 and forming the protective layer 40 on the first intermediate plating layer 35 and the second intermediate plating layer 55
  • the passive element 110 can be bonded.
  • FIG. 5 is a cross-sectional view of a flexible printed circuit board according to some embodiments of the present invention, taken along line A-A 'and B-B' in FIG.
  • a flexible circuit board includes a third intermediate plating layer 36 and a fourth intermediate plating layer 56, a first plating layer 31 formed on the fourth intermediate plating layer 56 ).
  • the third intermediate plating layer 36 may comprise substantially the same material as the second plating layer 50.
  • the third intermediate plating layer 36 and the second plating layer 50 may include a copper-tin alloy layer.
  • the third intermediate plating layer 36 may be formed on the first terminal portion 21 in the passive component mounting portion 100.
  • the third intermediate plating layer 36 may be interposed between the protective layer 40 and the first terminal portion 21. Therefore, the third intermediate plating layer 36 and the protective layer 40 or the third intermediate plating layer 36 and the first terminal portion 21 can vertically overlap.
  • the fourth intermediate plated layer 56 may comprise substantially the same material as the third intermediate plated layer 36. Specifically, the fourth intermediate plating layer 56 may include a copper-tin alloy layer.
  • the first plating layer 31 may be formed on the fourth intermediate plating layer 56. That is, the fourth intermediate plating layer 56 may be interposed between the first plating layer 31 and the second terminal portion 22.
  • the first plating layer 31 may include a tin plating layer.
  • the reason why the third intermediate plating layer 36 and the fourth intermediate plating layer 56 including the copper-tin alloy layer are interposed between the protection layer 40 or the first plating layer 31 and the wiring pattern 20 is that the wiring
  • the second plating layer 50, the third intermediate plating layer 36 and the fourth plating layer 56 are formed by the reflow process when the passive element 110 is bonded after the tin plating layer is formed on the pattern 20
  • the first plating layer 31, which is a tin plating layer, is formed on the fourth plating layer 56.
  • the bonding portion of the semiconductor element 120 is bonded to the first plating layer 31 which is the tin plating layer by way of the bump 125 in the same manner as in the embodiment described above despite the formation of the fourth intermediate plating layer 56, Can be maintained.
  • FIGS. 6 to 8 are intermediate plan views illustrating a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • FIGS. 6 to 8 are similar to some embodiments of the present invention shown in FIGS. 2 to 5, which are illustrated by cutting off A-A 'and B-B' in FIG.
  • a wiring pattern 20 is formed on a base film 10.
  • the wiring pattern 20 is formed by a photoetching method in which a metal foil layer is formed on one surface of a base film 10 and then etched and patterned or a resist pattern is formed on a base film 10 on which a base layer is formed, A semiadditive method in which a conductive material is electroplated between resist patterns and then a resist pattern and a ground layer are removed to form a wiring pattern 20 or a conductive paste is printed to print the wiring pattern 20 Method, and the like.
  • the wiring pattern 20 formed on the base film 10 can connect between the passive element mounting portion 100 and the semiconductor element mounting portion 200.
  • a protective layer 40 is formed on the base film 10. Formation of the protective layer 40 may include, but is not limited to, forming a liquid material such as a solder resist by a printing method or a coating method, or by laminating it with a coverlay film.
  • the protective layer 40 may be formed to cover the area other than the first terminal portion 21 and the second terminal portion 22, that is, the surface of the connection wiring 25.
  • the passive element 110 is mounted on the passive element mounting portion 100. Specifically, the passive element 110 is mounted by disposing the solder 115 on the first terminal portion 21 in the passive element mounting portion 100, and the passive element 110 is connected to the first terminal portion 21 by the reflow process, (21).
  • a first plating layer 30 is formed on the semiconductor element mounting portion 200 and the semiconductor element 120 is bonded to the first plating layer 30 through the bumps 125 of the semiconductor element 120.
  • the first plating layer 30 may be formed by, for example, forming tin by electroplating or electroless plating.
  • FIG. 9 is an intermediate-level view for explaining a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • FIG. 9 shows a method of manufacturing a flexible circuit board according to the embodiment shown in FIG. 3, which will be described with reference to FIG.
  • the passive element mounting portion 100 and the semiconductor element mounting portion 200 are formed with a tin plating layer.
  • the passive element 110 is mounted on the tin-plated tin layer using the solder 115, and then the passive element 110 is bonded through the reflow process. Through the reflow process, the tin plating layer can be transformed into a second plating layer 50 including a copper-tin alloy layer.
  • the semiconductor element 120 is bonded to the first plating layer 30 through the bumps 125 of the semiconductor element 120 to the semiconductor element mounting portion 200.
  • FIG. 10 is an intermediate step drawing for explaining a method of manufacturing a flexible circuit board according to some embodiments of the present invention.
  • FIG. 10 illustrates a method of manufacturing a flexible circuit board according to the embodiment shown in FIG. 4, which will be described with reference to FIG.
  • a plating layer 150 is formed to cover the wiring pattern 20, and a protective layer 40 is formed on the plating layer.
  • the plating layer 150 may be formed to cover the entire wiring pattern 20 including the first terminal portion 21, the second terminal portion 22, and the connection wiring 25.
  • the plating layer 150 may be formed by, for example, electrolytically forming a tin plating layer by plating or electroless plating.
  • the protection layer 40 may be formed to cover the connection wiring 25 and cover the first terminal portion 21 and the second terminal portion 22 as shown in FIG.
  • the bump 125 of the semiconductor element 120 is formed on the second terminal portion 22, The semiconductor device 120 is bonded.
  • the second plating layer 50 can be formed by deforming the plating layer 150 on the first terminal portion 21 into the copper-tin alloy layer through the reflow process used when the passive element 110 is bonded.
  • the plating layer on the semiconductor device mounting portion 200 may include a tin plating layer.
  • the first intermediate plating layer 35 and the second intermediate plating layer 55 overlapping the protective layer 40 may also include a tin plating layer.
  • passive element mounting part 110 passive element

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Abstract

제1 소자 실장부와 제2 소자 실장부가 정의된 베이스 필름, 상기 베이스 필름 상에, 상기 제1 소자 실장부 및 상기 제2 소자 실장부 각각으로 연장되어 형성된 배선 패턴으로, 상기 배선 패턴은 상기 제1 소자 실장부 내의 제1 단자부와, 상기 제2 소자 실장부 내의 제2 단자부를 포함하는 배선 패턴. 및 상기 제2 단자부 상에 형성된 제1 도금층을 포함하되, 상기 제1 도금층은 금속 순도금층을 포함하고, 상기 제1 단자부 상에는 상기 제1 도금층이 형성되지 않는다.

Description

연성 회로 기판 및 그 제조 방법
본 발명은 연성 회로 기판 및 그 제조 방법에 관한 것으로, 더욱 구체적으로는 수동 소자 실장부와 반도체 소자 실장부가 정의된 베이스 필름을 포함하는 연성 회로 기판에 관한 것이다.
최근 전자 기기의 소형화 추세에 따라 연성 회로 기판을 이용한 칩 온 필름(Chip On Film: COF) 패키지 기술이 사용되고 있다. 연성 회로 기판 및 이를 이용한 COF 패키지 기술은 예를 들어, 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode) 디스플레이 장치 등과 같은 평판 표시 장치(Flat Panel Display; FPD)에 이용된다.
이러한 연성 회로 기판 상에는, 상기 평판 표시 장치에 구동 신호를 제공하기 위한 반도체 소자 및 상기 반도체 소자와 접속되는 수동 소자들이 실장될 수 있다. 반도체 소자와 수동 소자가 연성 회로 기판 상에 접합되는 방식은 서로 다를 수 있다. 구체적으로 수동 소자들은 예를 들어 솔더와 같은 별도의 접합 수단들을 이용하여 실장될 수 있고, 반도체 소자는 예를 들어 플립칩 접합(flip chip bonding)으로 직접 접촉되어 실장될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 소자와 수동 소자가 서로 다른 방식으로 접합되는 연성 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 소자와 수동 소자가 서로 다른 방식으로 접합되는 연성 회로 기판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 연성 회로 기판은 제1 소자 실장부와 제2 소자 실장부가 정의된 베이스 필름, 상기 베이스 필름 상에, 상기 제1 소자 실장부 및 상기 제2 소자 실장부 각각으로 연장되어 형성된 배선 패턴으로, 상기 배선 패턴은 상기 제1 소자 실장부 내의 제1 단자부와, 상기 제2 소자 실장부 내의 제2 단자부를 포함하는 배선 패턴, 및 상기 제2 단자부 상에 형성된 제1 도금층을 포함하되, 상기 제1 도금층은 금속 순도금층을 포함하고, 상기 제1 단자부 상에는 상기 제1 도금층이 형성되지 않는다
본 발명의 몇몇 실시예에서, 상기 제1 단자부 상에 형성된 제2 도금층을 더 포함하되, 상기 배선 패턴은 구리를 포함하고, 상기 제2 도금층은 구리-금속 합금층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도금층은 상기 금속 순도금층의 하부에 형성된 구리-금속 합금층을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 배선 패턴 상에 형성되는 보호층을 더 포함하되, 상기 배선 패턴은 상기 제1 단자부와 상기 제2 단자부를 연결하는 연결 배선을 포함하고, 상기 보호층은 상기 연결 배선을 덮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 보호층과 상기 연결 배선 사이에 형성되는 중간 도금층을 더 포함하되, 상기 중간 도금층은 금속 순도금층 또는 구리-금속 합금층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 보호층의 경계는 상기 제1 단자부의 접합 단자 또는 상기 제2 단자부의 접합 단자로부터 100㎛ 이상 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 단자부 상에 형성된 솔더, 상기 솔더와 접합된 제1 소자, 및 상기 제2 단자부와 접합된 제2 소자를 더 포함하되, 상기 제2 소자는 상기 배선 패턴과 플립칩 본딩(flip chip bonding)될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자는 수동 소자를 포함하고, 상기 제2 소자는 반도체 소자를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 순도금층은 주석, 금, 팔라듐, 니켈, 크롬 중 적어도 하나 이상을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법은 제1 소자 실장부와 제2 소자 실장부가 정의된 베이스 필름을 제공하고, 상기 베이스 필름 상에, 상기 제1 소자 실장부와 상기 제2 소자 실장부 각각으로 연장되는 배선 패턴을 형성하되, 상기 배선 패턴은 상기 제1 소자 실장부 내의 제1 단자부와, 상기 제2 소자 실장부 내의 제2 단자부를 포함하고, 상기 제2 단자부 상에 금속 순도금층을 포함하는 제1 도금층을 형성하고, 상기 제1 단자부 상에 솔더를 통해 접합된 제1 소자를 리플로우(reflow)하여 실장하고, 상기 제2 단자부 상에 반도체 소자를 실장하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 단자부 상에 제2 도금층을 형성하는 것을 더 포함하되, 상기 제2 도금층은 구리-금속 합금층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도금층을 형성하는 것은, 상기 제1 단자부 및 상기 제2 단자부 이외의 상기 배선 패턴 상에도 상기 제1 도금층을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자를 리플로우하여 실장하는 것은, 상기 제1 소자 실장부에 대하여 국소 열처리하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 실장부에 대하여 국소 열처리하는 것은, 열풍, 레이저, 광, 핫플레이트 중 어느 하나를 이용하여 열처리하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도금층을 형성한 후에 상기 배선 패턴 상에 보호층을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도금층을 형성하는 것은, 상기 배선 패턴 상에 상기 보호층을 형성한 이후에 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 단자부 상에 상기 제1 도금층을 형성하는 것은, 상기 제2 단자부를 덮는 구리-금속 합금층 상에 상기 제1 도금층을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 연성 회로 기판은, 베이스 필름 상에 반도체 소자와 수동 소자의 접합을 위한 서로 다른 실장 영역을 포함함으로써 연성 회로 기판 상에 실장되는 반도체 소자와 수동 소자의 접합성을 확보할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 상면도이다.
도 2는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 3은 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 4는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 5는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 10을 참조하여, 본 발명의 실시예에 따른 연성 회로 기판을 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 상면도이고, 도 2는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 연성 회로 기판은 베이스 필름(10), 배선 패턴(20), 제1 도금층(30) 및 보호층(40)을 포함할 수 있다.
베이스 필름(10)은 유연성이 있는 재질로 형성될 수 있으며, 연성 회로 기판에 기재로서 포함되어 연성 회로 기판이 벤딩되거나 접히도록 할 수 있다. 베이스 필름(10)은 예를 들어, 폴리이미드 필름일 수 있다. 이와 달리, 베이스 필름(10)은 PET(Polyethylene Terephthalate) 필름, 폴리에틸렌 나프탈레이트 필름, 폴리카보네이트 필름 등의 절연 필름 또는 산화 알루미늄박 등의 금속 호일일 수도 있다. 본 발명의 실시예에 따른 연성 회로 기판에서, 베이스 필름(10)은 폴리이미드 필름인 것으로 설명한다.
베이스 필름(10)은 수동 소자 실장부(100)와 반도체 소자 실장부(200)가 정의될 수 있다. 소자 실장부(100)는 본 발명의 몇몇 실시예에 따른 연성 회로 기판에 실장되는 수동 소자(110)가 배치되는 영역이고, 반도체 소자 실장부(200)는 본 발명의 몇몇 실시예에 따른 연성 회로 기판에 실장되는 반도체 소자(120)가 배치되는 영역일 수 있다.
구체적으로, 수동 소자 실장부(100)에 실장되는 소자는 예를 들어, 저항, 커패시터 또는 인덕터일 수 있고, 반도체 소자 실장부(200)에 실장되는 소자는 예를 들어 DDI(Display Driver IC)일 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 실장부 반도체 소자 실장부(200)에 DDI가 실장되고, 수동 소자 실장부(100)에 DDI와 커플링되는 수동 소자들이 실장될 수 있다.
도 1에는 베이스 필름(10) 상에 수동 소자 실장부(100)와 반도체 소자 실장부(200)가 각각 1개씩 정의된 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 회로 구성에 따라 베이스 필름(10) 상에 정의된 수동 소자 실장부(100)와 반도체 소자 실장부(200)의 수는 얼마든지 달라질 수 있다.
수동 소자 실장부(100)는, 베이스 필름(10) 상에 수동 소자가 실장되는 경우 수동 소자와 베이스 필름(10)이 수직으로 중첩(overlap)되는 영역일 수 있다. 마찬가지로 반도체 소자 실장부(200)는 베이스 필름(20) 상에 반도체 소자가 실장되는 경우, 반도체 소자와 베이스 필름(10)이 수직으로 중첩되는 영역일 수 있다.
베이스 필름(10) 상에, 배선 패턴(20)이 형성될 수 있다. 배선 패턴(20)은, 베이스 필름(10) 상에 형성되어 수동 소자 실장부(100)와 반도체 소자 실장부(200) 내로 연장되는 적어도 하나 이상의 도전 배선을 포함할 수 있다. 배선 패턴(20)은 수동 소자 실장부(100)와 반도체 소자 실장부(200) 사이를 연결할 수 있다. 따라서 반도체 소자 실장부(200)와 수동 소자 실장부(100) 사이의 전기적 신호가 배선 패턴(20)을 통해 전송될 수 있다.
배선 패턴(20)은 예를 들어 구리와 같은 도전성 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 구체적으로, 배선 패턴(20)은 금, 알루미늄 등의 전기전도성을 가진 물질을 포함할 수도 있다. 본 명세서에서 배선 패턴(20)은 구리를 포함하는 것으로 설명한다.
배선 패턴(20)에 포함된 복수의 도전 배선은 수동 소자 실장부(100)의 길이 방향(도 1의 상하 방향)으로 서로 이격되어 배치되고, 수동 소자 실장부(100)의 폭 방향(도 1의 좌우 방향)으로 연장되도록 배치될 수 있다. 다만 이는 예시적인 것이며, 도 1에 도시된 것과는 달리 복수의 도전 배선은 소자 실장부(100)의 폭 방향(도 1의 좌우 방향) 이외의 방향으로 연장될 수도 있다.
도 1에서 예시적으로 수동 소자 실장부(100)의 양측에 배선 패턴(20)이 6개 배치되고, 반도체 소자 실장부(200)의 양측에 배선 패턴(20)이 13개 배치된 것이 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 배선 패턴(20)의 개수는 연성 회로 기판 및 이와 접속되는 소자의 설계에 따라 얼마든지 변경될 수 있는 것은 자명하다.
또한, 도 1에서 예시적으로 소자 실장부(100)의 양측에 배선 패턴(20)이 각각 배치된 것이 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 배선 패턴(20)은 소자 실장부(100)의 일측에만 배치될 수도 있다.
배선 패턴(20)은 수동 소자 실장부(100) 내로 연장된 제1 단자부(21)와, 반도체 소자 실장부(200) 내로 연장된 제2 단자부(22)를 포함할 수 있다. 제1 단자부(21)와 제2 단자부(22)는 연결 배선(25)을 통해 연결될 수 있다.
제1 단자부(21)는 베이스 필름(10) 상의 수동 소자 실장부(100)와 오버랩되며, 제2 단자부(22)는 베이스 필름(10) 상의 반도체 소자 실장부(200)와 오버랩될 수 있다. 연결 배선(25)은 베이스 필름(10) 상에 수동 소자 실장부(100) 또는 반도체 소자 실장부(200)와 오버랩되지 않을 수 있다.
연성 회로 기판 상에 실장되는 수동 소자(110)는 배선 패턴(20)과 전기적으로 연결될 수 있다. 더욱 구체적으로 수동 소자(110)는 제1 단자부(21)와 전기적으로 연결될 수 있다.
마찬가지로, 연성 회로 기판 상에 실장되는 반도체 소자(120)는 배선 패턴(20)과 전기적으로 연결될 수 있다. 구체적으로, 반도체 소자(120)는 제2 단자부(22)와 전기적으로 연결될 수 있다.
배선 패턴(20) 상에, 제1 도금층(30)이 형성될 수 있다. 더욱 구체적으로, 반도체 소자 실장부(200) 내의 배선 패턴(20) 상에 제1 도금층(30)이 형성될 수 있다. 따라서 제1 도금층(30)은 제1 단자부(21) 상에는 형성되지 않고, 제2 단자부(22)만을 덮도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 도금층(30)은 금속 순도금층을 포함할 수 있다. 더욱 구체적으로, 제1 도금층(30)은 주석 순도금층일 수 있다. 상기 '순도금층'은 제1 도금층(30)에 배선 패턴(20)에 포함된 금속 성분이 확산되지 않은 것을 의미한다. 예를 들어 배선 패턴(20)이 구리를 포함하는 경우, 제1 도금층(30)은 구리-금속 합금층을 포함하지 않을 수 있다.
다만 본 발명이 이에 제한되는 것은 아니며, 금속 순도금층의 형성 공정에서 제1 도금층(30)은 금속 순도금층에 구리가 일부 확산된 구리-금속 도금층을 포함할 수도 있다. 즉, 제1 도금층(30)은 금속 순도금층의 하부에 구리-금속 도금층이 형성된 구조를 가질 수 있다.
한편, 본 실시예에서는 제1 도금층(30)으로서 주석 순도금층을 예로 들었으나, 이에 제한되는 것은 아니다. 제1 도금층(30)은 배선 패턴(20)의 표면 처리로서, 주석 외에 금, 팔라듐, 니켈, 크롬 등의 금속 재료 중 하나, 또는 둘 이상의 합금을 이용하여 형성할 수 있다. 이하에서 제1 도금층(30)은 주석 순도금층인 것으로 설명한다.
도 2에 도시된 것과 같이, 본 발명의 몇몇 실시예에서 제1 도금층(30)은 수동 소자 실장부(100) 내에 형성되지 않을 수 있다. 이는 수동 소자(110)가 제1 단자부(21)와 접합되는 방식과 반도체 소자(120)가 제2 단자부(22)와 접합되는 방식이 서로 다르기 때문이다. 구체적으로, 수동 소자(110)는 제1 단자부(21)와 솔더(115)를 통하여 접합되며, 반도체 소자(120)는 제2 단자부(22) 상의 제1 도금층(30)과 범프(125)를 통하여 접합될 수 있다.
수동 소자(110)를 제1 단자부(21)와 접합시키는 것은, 솔더(115)를 수동 소자(110)의 단자와 제1 단자부(21) 사이에 배치시키고, 상기 수동 소자 실장부(100)를 리플로우(reflow) 열처리하여 수동 소자(110)와 제1 단자부(21)를 접합시키는 것일 수 있다. 또한, 상기 리플로우 열처리는 수동 소자 실장부(100)에 국한된 영역에 대하여 열풍, 레이저, 광을 포함하는 열원을 제공하여 솔더(115)를 가열하거나, 또는 핫플레이트를 이용하는 것일 수 있다.
이와는 달리, 반도체 소자(120)를 제2 단자부(22)와 접합시키는 것은, 반도체 소자(120)의 단자와 접합된 범프(125)를 제1 도금층(30)과 접촉시키고, 상기 접촉 부분을 가열시켜 반도체 소자(120)를 제2 단자부(22)에 실장하는 것일 수 있다. 상기 범프(125)를 가열시키는 것은 예를 들어, 리플로우(reflow) 공정으로 연성 회로 기판을 열처리하거나, 열 압착 공정을 이용하는 것일 수 있다.
상술한 것과 같이, 제2 단자부(22)는 제1 도금층(30)을 통해 반도체 소자(120)와 접합됨으로써, 반도체 소자(120)와 제2 단자부(22) 사이의 접합성이 향상될 수 있다. 상술한 것과 같이, 제1 도금층(30)이 예를 들어 주석 순도금층을 포함함으로써, 반도체 소자(120)의 범프(125)와 제1 도금층(30) 사이의 접합성이 향상될 수 있다.
이와 같이, 본 발명의 몇몇 실시예에 따른 연성 회로 기판은 범프(125)를 통해 접합되는 반도체 소자(120)와의 연결성의 향상을 위해 제2 단자부(22) 상에 형성된 제1 도금층(30)을 통해, 연성 회로 기판 상의 반도체 소자(120) 실장 시 반도체 소자(120)의 연결 불량 또는 접합 불량이 발생할 가능성을 감소시킬 수 있다. 따라서 연성 회로 기판의 동작 신뢰성이 향상될 수 있다.
배선 패턴(20) 상에, 보호층(40)이 형성될 수 있다. 보호층(40)은 예를 들어 수동 소자(110) 및 반도체 소자(120)의 접합을 위해 노출된 배선 패턴(20)의 부분을 제외하고 형성될 수 있다. 구체적으로, 보호층(40)은 연결 배선(25) 상에 형성될 수 있으며, 도 2에 도시된 것과 같이 제1 단자부(21) 및 제2 단자부(22)의 일부 상에도 형성될 수 있다.
보호층(40)은 예를 들어, 연성의 비전도체 재질을 포함할 수 있으며, 예를 들어 솔더 레지스트 또는 커버레이 필름을 포함할 수 있다.
도 2에 도시된 연성 회로 기판에서, 보호층(40)은 배선 패턴(20)의 바로 위에 형성될 수 있다. 여기서 바로 위에 형성된다는 것은 보호층(40)과 배선 패턴(20) 사이에 다른 구성 요소가 개재되지 않는 것을 의미할 수 있으며, 특히 보호층(40) 과 배선 패턴(20) 사이에는 별도의 도금층이 형성되지 않을 수 있다.
한편, 본발명의 몇몇 실시예에서, 상기 보호층(40)은 상기 수동 소자(110)가 실장되는 제1 단자부(21)의 접속 단자로부터 100 ㎛ 이상 이격되는 것이 바람직하다. 즉 보호층(40)은 수동 소자(110)와 제1 단자부(21)를 접합시키는 솔더(115)로부터 100 ㎛ 이상 이격될 수 있다.
또한, 보호층(40)은 반도체 소자(120)가 실장되는 제2 단자부(22)의 접촉면으로부터 100 ㎛ 이상 이격되는 것이 바람직하다. 즉, 보호층(40)은 반도체 소자(110)와 제2 단자부(22)를 접합시키는 범프(125)로부터 100 ㎛ 이상 이격될 수 있다.
여기서 상기 거리만큼 이격시키는 이유는 보호층(40)을 액상재로 형성하는 경우, 보호층(40) 가장자리의 액상제가 번지는 블리드(bleed) 현상으로 인해 보호층이 접합 부분까지 형성되는 것을 예방하는 효과를 얻기 위해서이다. 따라서 보호층(40)의 가장자리의 물성에 따라 상기 이격 거리는 변경될 수 있으며, 보호층(40)으로서 솔더레지스트를 사용하는 실시예에서는 100 ㎛ 이상 이격되는 것이 바람직하다.
한편 본 발명이 몇몇 실시예에서, 그 명칭과는 달리 수동 소자 실장부(100)에 반도체 소자가 실장될 수 있으며, 반도체 소자 실장부(200)에 수동 소자가 실장될 수도 있다. 따라서, 본 발명의 몇몇 실시예에서 수동 소자 실장부(100)와 반도체 소자 실장부(200)에 서로 다른 종류의 소자가 실장되면 충분하다.
이에 따라 위에서 설명하는 것과 달리 반도체 소자가 실장되는 배선 패턴의 접합부에 제1 도금층(30)이 형성되지 않고, 수동 소자가 실장되는 배선 패턴의 접합부에 제1 도금층(30)이 형성되는 실시예 또한 가능할 수 있다.
도 3은 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 연성 회로 기판은 제1 단자부(21) 상에 제2 도금층(50)을 더 포함할 수 있다.
도 3에 도시된 것과 같이, 제2 도금층(50)은 제1 단자부(21) 상에만 형성되고 제2 단자부(22)에는 형성되지 않을 수 있다. 제2 도금층(50)은 예를 들어, 구리-주석 합금층을 포함할 수 있다.
즉, 도 3에 도시된 연성 회로 기판에서, 제1 단자부(21) 상에는 구리-주석 합금층이 형성되지만, 제2 단자부(22) 상에는 구리-주석 합금층이 아닌 주석 순도금층인 제1 도금층(30)이 형성될 수 있다.
최초 제1 단자부(21)의 표면을 도금하여 도금층을 형성할 때, 상기 형성된 도금층은 주석 순도금층일 수 있다. 이후 수동 소자 실장부(100)에 수동 소자(110)를 실장하기 위한 리플로우 공정에서, 상기 도금층이 제공받는 열에 의해 일어나는 구리-주석 간의 확산 반응으로 인해 구리-주석의 제2 도금층(50)이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 도금층(30)은 수동 소자(110)의 접합을 위한 리플로우 공정에서 제공되는 열의 영향을 받지 않은 도금층일 수 있다. 즉, 수동 소자(110)의 접합을 위한 리플로우 공정이 수동 소자 실장부(100)에 대하여 국소적으로 수행되기 때문에, 제1 도금층(30)은 구리-주석 합금층으로 변형되지 않고 주석 순도금층으로 남을 수 있다.
도 4는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 연성 회로 기판은, 보호층(40)과 배선 패턴(20) 사이에 형성된 중간 도금층들(35, 55)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 중간 도금층(35)은 수동 소자 실장부(100) 내의 제1 단자부(21) 상에 형성될 수 있다. 제1 중간 도금층(35)은 보호층(40)과 제1 단자부(21) 사이에 개재될 수 있다. 따라서 제1 중간 도금층(35)과 보호층(40) 또는 제1 중간 도금층(35)과 제1 단자부(21)는 수직으로 오버랩될 수 있다.
또한, 본 발명의 몇몇 실시예에서, 제2 중간 도금층(55)은 반도체 소자 실장부(200) 내의 제2 단자부(22) 상에 형성될 수 있다. 제2 중간 도금층(55)은 보호층(40)과 제2 단자부(22) 사이에 개재될 수 있다. 따라서 제2 중간 도금층(55)과 보호층(40), 또는 제2 중간 도금층(55)과 제2 단자부(22)는 수직으로 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 제1 중간 도금층(35)과 제1 도금층(30)은 실질적으로 동일한 조성을 포함할 수 있다. 구체적으로, 제1 중간 도금층(35)과 제1 도금층(30)은 주석 순도금층을 포함할 수 있다.
반면에, 제2 중간 도금층(55)과 제2 도금층(50)은 서로 다른 조성을 포함할 수 있다. 구체적으로, 제2 중간 도금층(55)은 주석 순도금층을 포함하는데 반하여, 제2 도금층(50)은 구리-주석 합금층을 포함할 수 있다.
제1 중간 도금층(35)과 제2 중간 도금층(55)이 주석 순도금층을 포함하는 이유는, 수동 소자 실장부(100)에 수동 소자(110)를 실장하기 위한 리플로우 공정에서 제1 중간 도금층(35)과 제2 중간 도금층(55)은 보호층(40)에 의해 열과의 접촉이 차단되기 때문이다. 따라서 제1 중간 도금층(35)과 제2 중간 도금층(55)은 열에 의해 구리가 확산되지 않은 주석 순도금층을 포함할 수 있다.
또한, 제1 중간 도금층(35)과 제2 중간 도금층(55)이 주석 순도금층을 포함하기 위하여 배선 패턴(20) 상에 제1 내지 제2 도금층(30, 50), 제1 내지 제2 중간 도금층(35, 55)을 형성하고, 제1 중간 도금층(35)과 제2 중간 도금층(55) 상에 보호층(40)을 형성하고, 제2 도금층(50)에 대하여 리플로우 공정을 수행하여 수동 소자(110)를 접합할 수 있다.
도 5는 도 1의 A-A' 및 B-B'를 따라 절단하여 도시한 본 발명의 다른 몇몇 실시예에 따른 연성 회로 기판의 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 연성 회로 기판은 제3 중간 도금층(36) 및 제4 중간 도금층(56)과, 제4 중간 도금층(56) 상에 형성된 제1 도금층(31)을 포함할 수 있다.
제3 중간 도금층(36)은 제2 도금층(50)과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로 제3 중간 도금층(36)과 제2 도금층(50)은 구리-주석 합금층을 포함할 수 있다.
제3 중간 도금층(36)은 수동 소자 실장부(100) 내의 제1 단자부(21) 상에 형성될 수 있다. 제3 중간 도금층(36)은 보호층(40)과 제1 단자부(21) 사이에 개재될 수 있다. 따라서 제3 중간 도금층(36)과 보호층(40) 또는 제3 중간 도금층(36)과 제1 단자부(21)는 수직으로 오버랩될 수 있다.
제4 중간 도금층(56)은 제3 중간 도금층(36)과 실질적으로 동일한 물질을 포함할 수 있다. 구체적으로 제4 중간 도금층(56) 은 구리-주석 합금층을 포함할 수 있다.
제1 도금층(31)은 제4 중간 도금층(56) 상에 형성될 수 있다. 즉, 제4 중간 도금층(56)은 제1 도금층(31)과 제2 단자부(22) 사이에 개재될 수 있다. 제1 도금층(31)은 주석 순도금층을 포함할 수 있다.
구리-주석 합금층을 포함하는 제3 중간 도금층(36)과 제4 중간 도금층(56)이 보호층(40) 또는 제1 도금층(31)과 배선 패턴(20)의 사이에 개재되는 것은, 배선 패턴(20) 상에 주석 순도금층을 형성한 후, 수동 소자(110)의 접합 시 리플로우 공정에 의해 제2 도금층(50), 제3 중간 도금층(36) 및 제4 도금층(56)이 형성되고, 제4 도금층(56) 상에 주석 순도금층인 제1 도금층(31)을 형성하기 때문일 수 있다.
제4 중간 도금층(56)의 형성에도 불구하고, 반도체 소자(120)의 접합부는 앞서 설명한 실시예와 같이 주석 순도금층인 제1 도금층(31)과 범프(125)를 통해 접합되므로, 접합성이 그대로 유지될 수 있다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 6 내지 도 8은 앞서 도 2 내지 도 5에 도시된 본 발명의 몇몇 실시예들과 유사하게, 도 1의 A-A', B-B'를 절단하여 도시한 것으로 설명한다.
도 6을 참조하면, 베이스 필름(10) 상에 배선 패턴(20)을 형성한다. 배선 패턴(20)을 형성하는 것은, 베이스 필름(10)의 일면에 금속박층을 형성한 후 식각하여 패터닝하는 포토에칭법 또는, 하지층이 형성된 베이스 필름(10) 상에 레지스트 패턴을 형성하고, 레지스트 패턴 사이에 도전 물질을 전해 도금한 후 레지스트 패턴과 하지층을 제거하여 배선 패턴(20)을 형성하는 세미 어디티브(semi additive) 방식, 또는 도전 페이스트를 인쇄하여 배선 패턴(20)을 인쇄하는 방식 등을 포함할 수 있다.
베이스 필름(10) 상에 형성된 배선 패턴(20)은 수동 소자 실장부(100)와 반도체 소자 실장부(200) 사이를 연결할 수 있다.
도 7을 참조하면, 베이스 필름(10) 상에 보호층(40)을 형성한다. 보호층(40)을 형성하는 것은 솔더 레지스트와 같은 액상재를 인쇄법 또는 코팅법에 의하여 형성하거나, 커버레이 필름으로 라미네이팅에 의해 형성하는 것을 포함할 수 있으나 이에 제한되지 않는다.
보호층(40)은 제1 단자부(21) 및 제2 단자부(22) 이외의 영역, 즉 연결 배선(25)의 표면을 덮도록 형성될 수 있다.
도 8을 참조하면, 수동 소자 실장부(100)에 수동 소자(110)를 실장한다. 구체적으로, 수동 소자(110)를 실장하는 것은 수동 소자 실장부(100) 내의 제1 단자부(21) 상에 솔더(115)를 배치하고, 리플로우 공정에 의해 수동 소자(110)를 제1 단자부(21)에 접합시키는 것일 수 있다.
이어서 도 2를 참조하면, 반도체 소자 실장부(200)에 제1 도금층(30)을 형성하고, 반도체 소자(120)의 범프(125)를 통해 반도체 소자(120)를 제1 도금층(30)과 접합시킨다.
제1 도금층(30)을 형성하는 것은, 예를 들어 주석을 전해 도금 또는 무전해 도금 방식으로 형성하는 것일 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 9는 도 3에 도시된 실시예에 따른 연성 회로 기판의 제조 방법일 수 있으며, 도 7에서 이어지는 것으로 설명한다.
도 9를 참조하면, 배선 패턴(20) 상에 보호층(40)을 형성한 후, 수동 소자 실장부(100)와 반도체 소자 실장부(200)에 주석 순도금층을 형성한다. 주석 순도금층 상에 솔더(115)를 이용하여 수동 소자(110)를 실장한 후 리플로우 공정을 통해 수동 소자(110)를 접합시킨다. 상기 리플로우 공정을 통해 주석 순도금층은 구리-주석 합금층을 포함하는 제2 도금층(50)으로 변형될 수 있다.
이어서 도 3을 참조하면, 반도체 소자 실장부(200)에 반도체 소자(120)의 범프(125)를 통해 반도체 소자(120)를 제1 도금층(30)과 접합시킨다.
도 10은 본 발명의 몇몇 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 10은 도 4에 도시된 실시예에 따른 연성 회로 기판의 제조 방법일 수 있으며, 도 6에서 이어지는 것으로 설명한다.
도 10을 참조하면, 배선 패턴(20)을 덮도록 도금층(150)을 형성하고, 도금층 상에 보호층(40)을 형성한다. 도금층(150)은 제1 단자부(21), 제2 단자부(22) 및 연결 배선(25)을 포함하는 배선 패턴(20) 전부를 덮도록 형성될 수 있다. 도금층(150)을 형성하는 것은 예를 들어 도금 또는 무전해 도금 방식으로 주석 도금층을 전해 형성하는 것일 수 있다.
보호층(40)은 연결 배선(25)을 덮도록 형성될 수 있으며, 도 10에 도시된 것과 같이 제1 단자부(21)와 제2 단자부(22)의 일부를 덮도록 형성될 수도 있다.
이어서 도 4을 참조하면, 제1 단자부(21) 상에 솔더(115)를 이용하여 수동 소자(110)를 접합시킨 후, 제2 단자부(22) 상에 반도체 소자(120)의 범프(125)를 이용하여 반도체 소자(120)를 접합시킨다.
수동 소자(110)의 접합 시 이용되는 리플로우 공정을 통해 제1 단자부(21) 상의 도금층(150)이 구리-주석 합금층으로 변형됨으로써 제2 도금층(50)이 형성될 수 있다. 다만 상기 리플로우 공정은 수동 소자 실장부(100)에 대한 국소적인 열처리이므로 반도체 소자 실장부(200) 상의 도금층은 주석 순도금층을 포함할 수 있다. 또한 보호층(40)과 오버랩되는 제1 중간 도금층(35)과 제2 중간 도금층(55) 또한 주석 순도금층을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
(부호의 설명)
10: 베이스 필름 20: 배선 패턴
21, 22: 단자부 25: 연결 배선
30, 31: 제1 도금층 35, 55; 중간 도금층
40: 보호층 50: 제2 도금층
100: 수동 소자 실장부 110: 수동 소자
120: 반도체 소자 200: 반도체 소자 실장부

Claims (17)

  1. 제1 소자 실장부와 제2 소자 실장부가 정의된 베이스 필름;
    상기 베이스 필름 상에, 상기 제1 소자 실장부 및 상기 제2 소자 실장부 각각으로 연장되어 형성된 배선 패턴으로, 상기 배선 패턴은 상기 제1 소자 실장부 내의 제1 단자부와, 상기 제2 소자 실장부 내의 제2 단자부를 포함하는 배선 패턴; 및
    상기 제2 단자부 상에 형성된 제1 도금층을 포함하되, 상기 제1 도금층은 금속 순도금층을 포함하고,
    상기 제1 단자부 상에는 상기 제1 도금층이 형성되지 않는 연성 회로 기판.
  2. 제 1항에 있어서,
    상기 제1 단자부 상에 형성된 제2 도금층을 더 포함하되,
    상기 배선 패턴은 구리를 포함하고,
    상기 제2 도금층은 구리-금속 합금층을 포함하는 연성 회로 기판.
  3. 제1 항에 있어서,
    상기 제1 도금층은 상기 금속 순도금층의 하부에 형성된 구리-금속 합금층을 더 포함하는 연성 회로 기판.
  4. 제 1항에 있어서,
    상기 배선 패턴 상에 형성되는 보호층을 더 포함하되,
    상기 배선 패턴은 상기 제1 단자부와 상기 제2 단자부를 연결하는 연결 배선을 포함하고,
    상기 보호층은 상기 연결 배선을 덮는 연성 회로 기판.
  5. 제 4항에 있어서,
    상기 보호층과 상기 연결 배선 사이에 형성되는 중간 도금층을 더 포함하되,
    상기 중간 도금층은 금속 순도금층 또는 구리-금속 합금층을 포함하는 연성 회로 기판.
  6. 제 4항에 있어서,
    상기 보호층의 경계는 상기 제1 단자부의 접합 단자 또는 상기 제2 단자부의 접합 단자로부터 100㎛ 이상 이격되는 연성 회로 기판.
  7. 제 1항에 있어서,
    상기 제1 단자부 상에 형성된 솔더,
    상기 솔더와 접합된 제1 소자, 및
    상기 제2 단자부와 접합된 제2 소자를 더 포함하되, 상기 제2 소자는 상기 배선 패턴과 플립칩 본딩(flip chip bonding)되는 연성 회로 기판.
  8. 제 7항에 있어서,
    상기 제1 소자는 수동 소자를 포함하고,
    상기 제2 소자는 반도체 소자를 포함하는 연성 회로 기판.
  9. 제 1항에 있어서,
    상기 금속 순도금층은 주석, 금, 팔라듐, 니켈, 크롬 중 적어도 하나 이상을 포함하는 연성 회로 기판.
  10. 제1 소자 실장부와 제2 소자 실장부가 정의된 베이스 필름을 제공하고,
    상기 베이스 필름 상에, 상기 제1 소자 실장부와 상기 제2 소자 실장부 각각으로 연장되는 배선 패턴을 형성하되, 상기 배선 패턴은 상기 제1 소자 실장부 내의 제1 단자부와, 상기 제2 소자 실장부 내의 제2 단자부를 포함하고,
    상기 제2 단자부 상에 금속 순도금층을 포함하는 제1 도금층을 형성하고,
    상기 제1 단자부 상에 솔더를 통해 접합된 제1 소자를 리플로우(reflow)하여 실장하고,
    상기 제2 단자부 상에 반도체 소자를 실장하는 것을 포함하는 연성 회로 기판의 제조 방법.
  11. 제 10항에 있어서,
    상기 제1 단자부 상에 제2 도금층을 형성하는 것을 더 포함하되,
    상기 제2 도금층은 구리-금속 합금층을 포함하는 연성 회로 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 제1 도금층을 형성하는 것은, 상기 제1 단자부 및 상기 제2 단자부 이외의 상기 배선 패턴 상에도 상기 제1 도금층을 형성하는 것을 더 포함하는 연성 회로 기판의 제조 방법.
  13. 제 10항에 있어서,
    상기 제1 소자를 리플로우하여 실장하는 것은, 상기 제1 소자 실장부에 대하여 국소 열처리하는 것을 포함하는 연성 회로 기판의 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 소자 실장부에 대하여 국소 열처리하는 것은, 열풍, 레이저, 광, 핫플레이트 중 어느 하나를 이용하여 열처리하는 것을 포함하는 연성 회로 기판의 제조 방법.
  15. 제 10항에 있어서,
    상기 제1 도금층을 형성한 후에 상기 배선 패턴 상에 보호층을 형성하는 것을 더 포함하는 연성 회로 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 제1 도금층을 형성하는 것은, 상기 배선 패턴 상에 보호층을 형성한 이후에 형성하는 것을 포함하는 연성 회로 기판의 제조 방법.
  17. 제 10항에 있어서,
    상기 제2 단자부 상에 상기 제1 도금층을 형성하는 것은,
    상기 제2 단자부를 덮는 구리-금속 합금층 상에 상기 제1 도금층을 형성하는 것을 포함하는, 연성 회로 기판의 제조 방법.
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