WO2017061715A1 - 연성 회로기판 - Google Patents

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WO2017061715A1
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circuit board
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임준영
김웅식
윤형규
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엘지이노텍 주식회사
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Definitions

  • Embodiments of the present invention relate to flexible circuit boards applied to various electronic display devices.
  • COF (chip on film) substrates applied to electronic devices serve to arrange circuit chips and circuit wiring in areas where bending occurs due to their flexible characteristics.
  • the COF base material can increase the degree of freedom in designing electronic devices, and is widely used in various shapes and structures of bent electronic devices.
  • the COF substrate has a metal pattern due to cracking or a tensile force generated when bending the circuit pattern in the process of combining the circuit pattern formed on the base film in a bending process or in a bent state. Problems with layer breakage can occur.
  • FIG. 1 is an example of a product application in which a COF substrate is used.
  • the COF substrate 3 is used to construct a device including the display panel 1. That is, the COF substrate 3 serves to electrically connect the display panel 1 and the flexible printed circuit board (FPCB) 2, and is bent as shown in FIG. 1 to secure space inside the device. Can be connected.
  • the IC chip 4 may be further mounted on the COF 3 substrate.
  • the circuit wiring pattern In the case of a double-sided COF, the circuit wiring pattern must be thinly formed on both sides of the flexible substrate, which causes cracks due to bending in the portion 3a where the double-sided COF substrate is bent when configuring the device including the display. This can happen.
  • Embodiments of the present invention are devised to solve the above-described problems, and implement a flexible circuit board that can be applied to the bent coupling structure, in particular to vary the thickness of the plating layer formed on the upper and lower circuit patterns
  • a flexible circuit board that can be applied to the bent coupling structure, in particular to vary the thickness of the plating layer formed on the upper and lower circuit patterns
  • the circuit wiring pattern formed on the flexible circuit board is damaged by the crack, and the double-sided COF substrate can be eliminated from the original role.
  • the first metal layer and the second metal layer on both sides of the substrate and the base material, the first plating layer on the first metal layer, and the second plating layer on the second metal layer. And a first insulating pattern and a second insulating pattern disposed on a portion of the first plating layer and the second plating layer, respectively, wherein the first plating layer and the second plating layer have different thicknesses.
  • the thickness of the plating layer formed on the circuit pattern of the upper and lower surfaces and at the same time the position of the protective layer to protect it By implementing a buried structure to prevent the crack phenomenon due to the change in tensile force during bending, as well as to significantly reduce the generation of particles generated in the plating process to increase the reliability of the product.
  • FIG. 1 is a conceptual diagram illustrating an example of a device to which a general COF is applied.
  • FIG. 2 is a view of a general double-sided flexible printed circuit board.
  • FIG 3 is a cross-sectional conceptual view showing the structure of a flexible circuit board according to an embodiment of the present invention.
  • FIG. 4 is a process conceptual diagram illustrating a manufacturing process of a flexible circuit board according to an exemplary embodiment of the present invention.
  • FIG. 2 is a comparative view for comparison with a flexible circuit board according to an embodiment of the present invention, a conceptual diagram of a structure in which a plating layer is provided on a double-sided flexible circuit board, and FIG. 3 is a flexible circuit board according to an embodiment of the present invention. It is a cross-sectional conceptual diagram showing the structure of.
  • the metal layers 20 are disposed on both sides of the substrate 10 at the center, and the solder resist layers 50 and 60 are respectively formed on the upper portions of the flexible circuit boards.
  • the structure in which the plating layers 30 and 40 of uniform thickness are further stacked on the metal layer 20 is illustrated.
  • the tensile strengths of the plating layers disposed on the upper and lower portions and the metal layers are different. It is easy to cause cracks.
  • a flexible circuit board 100 may include a substrate 110, a first metal layer 122 and a second metal layer 124 on both surfaces of the substrate 110, and the first substrate.
  • the first plating layer 130 and the second plating layer 140 on the second metal layer 124 are disposed on the first metal layer 122 in a stacked structure.
  • the first insulating layer 150 and the second insulating layer 160 are disposed on a portion of the first plating layer 130 and the second plating layer 140, respectively.
  • the 130 and the second plating layer 140 may provide a flexible circuit board having a structure in which regions having different thicknesses exist.
  • the first metal layer 122 and the second metal layer 124 constituting the circuit pattern on the substrate 110 are provided, and a lamination such as plating is formed thereon.
  • a plated layer is implemented to improve signal characteristics and protect circuit patterns.
  • the thickness of the plating layer formed on the upper surface, that is, the first plating layer 130 and the thickness of the second plating layer 140 on the lower surface may be implemented differently.
  • the thickness of a portion of the first plating layer 130 may be implemented in a thicker structure than the thickness of the second plating layer 140.
  • the thickness of the plating layer may be thickened based on the boundary line X at which the bending occurs. That is, the rigidity can be given to a portion where the change in tensile force is relatively small, and the degree of stiffness is reduced on the opposite side where the change in tensile force is relatively large, so as to buffer the change in the tensile force of the circuit pattern as a whole. Therefore, the occurrence of cracks in the first plating layer and the second plating layer as well as the first metal layer and the second metal layer implementing the circuit pattern can be significantly reduced.
  • insulating patterns 150 and 160 for pattern protection may be disposed on the surfaces of the first plating layer 130 and the second plating layer 140, respectively.
  • the first insulating pattern 150 and the second insulating pattern 160 disposed on a portion of the first plating layer 130 and the second plating layer 140 may be formed of the first plating layer 130 and The surface of the second plating layer 140 may be disposed in only a portion of the region to expose the surface.
  • the first insulating pattern 150 and the second insulating pattern 160 may be disposed in a range not overlapping the boundary line X, which is bent, to prevent cracking of the insulating pattern during bending.
  • the first insulating pattern 150 may be implemented to have a structure embedded in a predetermined depth on the surface of the first plating layer 130. That is, the side portion of the first insulating pattern 150 may contact the side portion of the first plating layer 130. A portion of the first insulating pattern 150 may be implemented to have a structure embedded in the first plating layer 130. Therefore, the flexible printed circuit board according to the embodiment may have structural stability. On the other hand, the flexible printed circuit board according to the embodiment can be extended to some extent to the boundary line (X) that the bending of the insulating pattern is bent when bending, thereby buffering the stress. Therefore, crack generation of the circuit pattern and the plating pattern disposed on the upper surface can be prevented.
  • X boundary line
  • first insulating pattern 150 and the second insulating pattern 160 may be disposed in a portion 3a where bending occurs when configuring the device. As a result, it is possible to reduce the occurrence of cracks due to bending of the flexible circuit board.
  • the first region B corresponding to the lower portion of the first insulating pattern 150 and the first insulating pattern 150 are disposed. It may be composed of the second area (A, C) which is a region other than the above.
  • the first area B may be a bent area.
  • the cross section of the first region B may have a curved shape.
  • the first region B may refer to an area where the top and top surfaces of the substrate are bent to face each other, or the bottom and bottom surfaces of the substrate face each other.
  • the second regions A and C may be regions other than the region to be bent.
  • the cross sections of the second regions A and C may have a straight shape.
  • the second regions A and C may include regions in which the substrate is partially bent to connect to a display panel or a separate circuit board. That is, the second regions A and C may be regions in which one surface and one surface of the substrate do not face each other.
  • the thickness of the first plating layer 130 in the second regions A and C may be greater than the thickness of the first plating layer 130 in the first region B.
  • the first insulating pattern 150 may have a structure buried in the first plating layer 130 in the first region (B). Accordingly, the first insulating pattern 150 may buffer the tensile force due to its structural characteristics, and may reduce the occurrence of cracks by controlling the difference between the tensile forces applied to the upper and lower surfaces of the substrate.
  • the first plating layer 130 according to the embodiment of the present invention, as shown in Figure 2, the first sub-plating layer 132 in direct contact with the first metal layer 122 and the first insulating pattern (
  • the second sub-plating layer 134 may be divided by a thickness to fill the 150.
  • the thickness of the second sub plating layer 134 may be substantially the same as that of the second plating layer 140 disposed on the lower surface of the substrate 110.
  • the first sub-plating layer 132 may include an alloy structure by the action occurring on the surface with the first metal layer 122.
  • the second plating layer 140 may include an alloy structure by the action occurring on the surface of the second metal layer 124.
  • the first metal layer 122 and the second metal layer 124 are formed of Cu, and the first sub-plating layer 132 and the second plating layer 140 are plated with Sn
  • the first sub plating layer 132 and the second plating layer 140 may be implemented in a structure including an alloy of Cu / Sn series. That is, the material of the portion corresponding to the thickness of the first region of the first plating layer and the material of the second plating layer may be implemented in the same manner.
  • the materials of the first sub plating layer 132 and the second sub plating layer 134 may be implemented differently from each other. That is, in the embodiment of the present invention, the plating of the first plating layer and the second plating layer with the same material may be advantageous for the convenience of the process, but the first plating layer may be applied twice in order to implement a unique structure of the present invention. In the plating process, the first sub plating layer 132 and the second sub plating layer 134 may be formed of different materials. More specifically, the first sub plating layer and the second sub plating layer may have different contents of the same alloy material.
  • the difference between the materials of the first sub plating layer and the second sub plating layer may be implemented through the following process.
  • the first metal layer and the second metal layer are formed of Cu material in the manufacturing process of FIG. 3, the first sub plating layer 132 is plated with Sn, the first insulating pattern 150 is applied, and the second sub plating layer ( 134) and the second plating layer 140 and the second insulating pattern 160 in the structure, when the heat treatment process including the thermal curing is performed, the diffusion of Cu, Sn occurs.
  • a portion of Sn of the first sub plating layer 132 and the second sub plating layer 134 and a portion of Cu of the first plating layer 122 may be diffused to form an alloy.
  • the concentration of Cu diffusion is continuously lowered from the first sub plating layer 132 to the surface of the second sub plating layer 134, and the concentration of Sn diffusion is the first metal layer on the surface of the second sub plating layer 134. It becomes lower toward 122.
  • a part of Sn of the second plating layer 140 and a part of Cu of the second metal layer 124 may be diffused to form an alloy, and the concentration of Cu diffusion may be in the second metal layer 124 in the second plating layer 140.
  • the concentration of Sn is continuously lowered toward the surface of the c) and the concentration of Sn is lowered toward the second metal layer 124 on the surface of the second plating layer 140. That is, the difference in the content of the material of each layer. Due to the diffusion of Cu / Sn, it is possible to prevent electrochemical migration resistance and to prevent short circuit defects due to metal growth.
  • the thickness of the second sub plating layer 134 corresponding to the second regions A and C of the first plating layer 130 may be substantially the same as the thickness of the second plating layer 140.
  • the thickness of the first sub plating layer 132 corresponding to the first region B of the first plating layer 130 may be substantially the same as the thickness of the second plating layer 140.
  • the thickness and shape of the first plating layer may be realized by the specificity of the process of the flexible circuit board according to the embodiment of the present invention.
  • the first insulating pattern 150 and the second insulating pattern 160 may be disposed to face each other with respect to the first region.
  • the first insulating pattern 150 and the second insulating pattern 160 may be disposed at positions symmetrical with each other on the upper and lower portions of the substrate 110, or may be disposed in a structure in which portions thereof overlap. .
  • This structure acts as an element that can control the occurrence of cracks by controlling the tensile force of the flexible circuit board.
  • the first insulating pattern 150 and the second insulating pattern 160 may be disposed in a range not exceeding the bending boundary line X of the flexible circuit board.
  • the substrate 110 because it contacts with acid, etc. when etching, it is used to have a chemical resistance that does not corrode to such chemicals, and heat resistance that does not deteriorate by heating when bonding. Can be.
  • resin which forms such a base material glass epoxy, BT resin (Bismaleimide-Triazine resin), polyester, polyamide, polyimide, etc. are mentioned.
  • polyimide film constituting the substrate examples include all aromatic polyamides synthesized with pyromellitic dianhydride and aromatic diamine, all aromatic polyamides with biphenyl skeleton synthesized with biphenyltetracarboxylic dianhydride and aromatic diamine. can do.
  • all aromatic polyamides having a biphenyl skeleton can be used.
  • the first metal layer and the second metal layer may be implemented with various metal material layers made of a conductive metal, and in one embodiment of the present invention, are stacked on a substrate.
  • the electrolytic copper foil can form a circuit pattern with fine pitch.
  • the first metal layer and the second metal layer are concepts including a variety of circuit patterns and wiring patterns implemented by patterning copper foil layers (for example, photolithography fixing, etc.) in addition to simple metal layers. .
  • FIG. 4 illustrates an embodiment of a manufacturing process diagram of the flexible circuit board according to the embodiment of the present invention described above with reference to FIG. 3.
  • a process of manufacturing a flexible circuit board may include first, (a) a structure in which the first metal layer 122 and the second metal layer 124 are implemented on both surfaces of the substrate 110.
  • the first sub plating layer 132 may be formed through plating on the upper surface.
  • the substrate 110 may include a soft plastic.
  • the substrate 110 may be a substrate formed of a polymer material layer such as polyimide (PI), polyethylene terephthalate (PET), polyethylene naphthalate (PEN), and the like.
  • PI polyimide
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PI polyimide
  • it can be applied to implement the thickness of the substrate 110 in the range of 12.5 ⁇ m ⁇ 125 ⁇ m.
  • first metal layer 122 and the second metal layer 124 may be implemented as a circuit pattern implemented on the substrate 110, so as to have a thickness within 8 ⁇ m ⁇ 9 ⁇ m.
  • first metal layer 122 and the second metal layer may be any one of Cu and Al, or various metal layers and alloy layers having conductivity.
  • the first metal layer 122 and the second metal layer 124 are copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni), silver (Ag), and molybdenum (Mo). Of course, it may include at least one metal of gold (Au), titanium (Ti), and alloys thereof.
  • the thicknesses of the first metal layer 122 and the second metal layer 124 may be substantially the same as each other, the thickness may be implemented in the range of 1 ⁇ m ⁇ 20 ⁇ m.
  • the first sub-plating layer 132 is composed of a Sn plating layer, Ni / Au alloy, electroless nickel immersion gold (ENIG), Ni / Pd, Organic Solderability Preservative (OSP) Any one can be applied.
  • the thickness of the first sub plating layer 132 may be implemented to have a thickness of 0.1 ⁇ m or less.
  • the first insulating pattern 150 is implemented on the upper surface of the first sub plating layer 132.
  • the first insulating pattern 150 may include an insulating material.
  • the first insulating pattern 150 may be a resist layer.
  • the protective layer 400 may be a solder resist layer including an organic polymer material.
  • the first insulating pattern 150 may be printed in an insulating pattern using solder resist ink or implemented in a range of 1 ⁇ m to 20 ⁇ m by applying various materials (Cover-lay, polymer material) having insulating properties. Can be.
  • the first insulating pattern 150 has a structure in which a part of the surface of the first sub-plating layer is exposed so that the first insulating pattern 150 may be implemented only in a part of the region.
  • the upper and lower surfaces of the structure implemented in the process (b) are subjected to plating treatment.
  • the second sub plating layer 134 is stacked on the upper surface of the first sub plating layer 132, and the second plating layer 140 in contact with the second metal layer 124 is formed.
  • the thickness of the second sub plating layer and the second plating layer may be implemented to be 1 ⁇ m or less.
  • the first plating layer may be implemented as one layer.
  • the first insulating pattern 150 may be implemented to have a structure in which a portion of the first insulating pattern 150 is filled in the first plating layer 130.
  • An upper surface of the first insulating pattern 150 may be disposed higher than an upper surface of the second sub plating layer 134. Accordingly, the side surface of the first insulating pattern 150 may partially contact the second sub plating layer 134. That is, the side surface of the first insulating pattern 150 may contact the second sub plating layer 134 in a region corresponding to the thickness of the second sub plating layer 134.
  • the second insulating pattern 160 may be disposed on the top surface of the second plating layer 140.
  • the first insulating pattern 150 may include an insulating material.
  • the first insulating pattern 150 may be a resist layer.
  • the protective layer 400 may be a solder resist layer including an organic polymer material.
  • the second insulating pattern 160 may be printed in an insulating pattern using solder resist ink or implemented in a range of 1 ⁇ m to 20 ⁇ m by applying various materials (Cover-lay, high molecular material) having insulating properties. Done.
  • the second insulating pattern 160 may be disposed at a position overlapping with the first insulating pattern 150 with respect to the base 110.
  • thermosetting process when implementing the insulating pattern with the above-described solder resist, a thermosetting process or a drying process may be added.
  • the first sub plating layer 132 and the second plating layer 140 may have a constant sum due to the action occurring on the surface of the first metal layer 122 and the second metal layer 124.
  • the material is made of gold structure, and each layer is divided by X-ray diffraction method, AES analysis method, etc.
  • the material change layer according to the content of the alloy of each layer can be distinguished.
  • the flexible circuit board having the structure of FIG. 2 and the flexible circuit board having the structure of FIG. 3 were formed in the same size.
  • a repetitive operation of performing bending (bending) about the bending boundary surface X as shown in FIGS. 2 and 3 was performed.
  • the first and second metal layers were formed of Cu
  • the first and second plating layers were formed of Sn
  • the first and second insulating patterns were formed of solder resist.
  • the substrate was applied a thickness of 35 ⁇ m polyimide film, the first
  • the metal layer and the second metal layer are formed of a Cu layer of 8 ⁇ m, and the first sub plating layer 0.05 ⁇ m (Sn),
  • the second sub-plated layer was formed at 0.4 mu m (Sn), and the first plated layer was formed at 0.45 mu m. together,
  • the second plating layer was formed to 0.4 mu m (Sn).
  • the insulating pattern is a layer of solder resist
  • the base 10 part is equally embodied with a thickness of 35 ⁇ m of a polyimide film, and the metal layer 20 part on the base material is 8 ⁇ m as a Cu layer, and the plating layers 30 and 40 are 0.45 micrometer and the insulation pattern 50 were formed in the same specification at 10 micrometers.
  • the distribution of pure tin of the second sub-plated layer may be distributed to the range of 0.1 ⁇ m from the surface of the second sub-plated layer.
  • Two plating layers may be disposed on at least one surface of the double-sided flexible circuit board.
  • the first sub plating layer 132 may be disposed below the first insulating pattern 150
  • the second sub plating layer 134 may be disposed on the side surface of the first insulating pattern 150.
  • the first insulating pattern 150 according to the embodiment may have a buried structure surrounded by the second sub-plating layer 134 on the first sub-plating layer 132, thereby reducing the tensile force during bending. Accordingly, the embodiment can prevent cracking or film removal of the metal layer and / or the plating layer, thereby improving the electrical reliability of the flexible circuit board.
  • the insulating pattern according to the embodiment may increase the contact area with the plating layer, it is possible to prevent the separation of the insulating pattern. Therefore, the reliability of the flexible circuit board according to the embodiment can be improved.
  • the second sub-plating layer 134 is partially disposed on the first metal layer 122, generation of metal particles, for example, Sn particles, generated in the plating process.
  • metal particles for example, Sn particles

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Abstract

본 발명의 실시예는 다양한 전자 디스플레이 기기에 적용되는 연성 회로기판에 대한 것으로, 기재와 상기 기재의 양면상의 제1금속층 및 제2금속층, 상기 제1금속층 상의 제1도금층, 그리고 상기 제2금속층 상의 제2도금층 및 상기 제1도금층 및 상기 제2도금층의 일부 영역 상에 각각 배치되는 제1절연패턴 및 제2절연패턴을 포함하며, 상기 제1도금층과 상기 제2도금층은 두께가 다른 연성 회로기판을 제공할 수 있다.

Description

연성 회로기판
본 발명의 실시예는 다양한 전자 디스플레이 기기에 적용되는 연성 회로기판에 대한 것이다.
LCD와 같은 평판디스플레이나 모바일기기 등 전자 기기에 적용되는 COF(chip on film) 기재는 유연한 특성으로 인해 절곡이 이루어지는 영역에 회로칩과 회로배선을 배치할 수 있도록 하는 기능을 수행한다. 이러한 COF 기재는 전자기기의 설계의 자유도를 높일 수 있으며, 다양한 형상과 절곡된 전자기기의 구조에 범용적으로 사용되고 있다.
그러나, COF 기재는 베이스 필름 상에 형성되는 회로패턴이 반복되는 절곡(bending) 작용이나 절곡된 상태로 결합하는 과정에서 회로패턴에 크랙(crack)이 발생하거나, 절곡시 발생하는 인장력으로 인해 금속패턴 층의 파손되는 문제가 발생할 수 있다.
도 1을 참조하면, 도 1은 COF 기재가 사용되는 제품 적용예시도이다. 도 1에 도시된 것과 같이, COF 기재(3)는 디스플레이패널(1)을 포함하는 디바이스를 구성하는데에 사용된다. 즉, COF 기재(3)는 디스플레이패널(1)과 연성회로기판(FPCB;2)를 전기적으로 연결하는 역할을 하며, 디바이스 내부의 공간 확보를 위해 도 1에 도시된 것과 같이 절곡(bending)되어 연결될 수 있다. 이 경우, COF(3) 기재 상에는 IC칩(4)이 추가로 실장될 수 있다.
이러한 구조에서, 최근 디스플레이패널이 고해상도를 요구함에 따라, 상기 COF 기재(3)에 요구하는 채널 수가 증가하고 있다. 따라서 기존에 쓰이던 단면 COF 기재가 아닌, 연성기판 양면에 회로 배선패턴을 가지는 양면 COF에 대한 수요가 증가하고 있다.
양면 COF의 경우, 상기 연성기판의 양면에 상기 회로 배선패턴을 얇게 구현해야 하는데, 이로 인해 상기 양면 COF기재가 상기 디스플레이를 포함하는 디바이스를 구성할 때 절곡이 이루어지는 부분(3a)에서 절곡으로 인한 크랙이 발생할 수 있다.
본 발명의 실시예들은 상술한 문제를 해소하기 위하여 안출된 것으로, 절곡된 결합구조에 적용될 수 있는 연성 회로기판을 구현하되, 특히 상면과 하면의 회로패턴 상에 형성되는 도금층의 두께를 상이하게 함과 동시에 이를 보호하는 보호층의 위치를 매립구조로 구현하여 절곡시 인장력 변화로 인한 크랙현상을 방지함은 물론, 도금 공정에서 발생하는 파티클의 발생을 현저하게 감소시켜 제품의 신뢰성을 높일 수 있도록 하는 연성 회로기판을 제공할 수 있도록 한다.
특히, 크랙에 의해 연성 회로기판 상에 형성되는 회로배선 패턴이 손상되고, 상기 양면 COF 기재가 본연의 역할을 하지 못하게 되는 점을 일소할 수 있도록 한다.
상술한 과제를 해결하기 위한 수단으로서, 본 발명의 실시예에서는, 기재와 상기 기재의 양면상의 제1금속층 및 제2금속층, 상기 제1금속층 상의 제1도금층, 그리고 상기 제2금속층 상의 제2도금층 및 상기 제1도금층 및 상기 제2도금층의 일부 영역 상에 각각 배치되는 제1절연패턴 및 제2절연패턴을 포함하며, 상기 제1도금층과 상기 제2도금층은 두께가 다른 연성 회로기판을 제공할 수 있도록 한다.
본 발명의 실시예에 따르면, 절곡된 결합구조에 적용될 수 있는 연성 회로기판을 구현하되, 특히 상면과 하면의 회로패턴 상에 형성되는 도금층의 두께를 상이하게 함과 동시에 이를 보호하는 보호층의 위치를 매립구조로 구현하여 절곡시 인장력 변화로 인한 크랙현상을 방지함은 물론, 도금 공정에서 발생하는 파티클의 발생을 현저하게 감소시켜 제품의 신뢰성을 높일 수 있도록 하는 효과가 있다.
도 1은 일반적인 COF가 적용되는 디바이스의 예를 도시한 개념도이다.
도 2는 일반적인 양면 연성 회로기판의 도면이다.
도 3은 본 발명의 실시예에 따른 연성 회로기판의 구조를 도시한 단면 개념도이다.
도 4는 본 발명의 실시예에 따른 연성 회로기판의 제조공정을 도시한 공정개념도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2는 본 발명의 실시예에 따른 연성 회로기판과의 비교를 위한 비교도면으로, 양면 연성 회로기판에 도금층을 구가한 구조의 개념도이며, 도 3은 본 발명의 실시예에 따른 연성 회로기판의 구조를 도시한 단면 개념도이다.
도 2를 참조하면, 도 2의 구조에 따른 연성 회로기판은 중심부의 기재(10)의 양면에 금속층(20)을 배치하고, 그 상부에 솔더레지스트층(50, 60)을 각각 구현한 구조에 상기 금속층(20) 상에 균일한 두께의 도금층(30, 40)을 더 적층한 구조를 예시한 것이다. 이러한 도 2의 구조에서는 솔더레지스트층(50, 60)의 일측에 형성되는 절곡기준선(X)을 중심으로 연성 회로기판이 휘어지게 되는 경우, 상부 및 하부에 배치되는 도금층과 금속층의 인장강도가 상이하게 작용하여 쉽게 크랙이 발생하게 된다.
도 3을 참조하면, 본 발명의 실시예에 따른 연성 회로기판(100)은 기재(110)와 상기 기재(110)의 양면상의 제1금속층(122) 및 제2금속층(124), 그리고 상기 제1금속층(122) 상에 적층구조로 배치되는 제1도금층(130)과 상기 제2금속층(124) 상의 제2도금층(140)를 포함하여 구성된다. 특히, 이 경우 상기 제1도금층(130) 및 상기 제2도금층(140)의 일부 영역 상에 각각 배치되는 제1절연패턴(150) 및 제2절연패턴(160)을 포함하며, 상기 제1도금층(130)과 상기 제2도금층(140)은 두께가 상이한 영역이 존재하는 구조의 연성 회로기판을 제공할 수 있도록 한다.
즉, 본 발명의 실시예에 따른 연성 회로기판의 구조에서는, 기재(110) 상의 회로 패턴을 구성하는 제1금속층(122) 및 제2금속층(124)이 구비되며, 그 상부에 도금등의 적층 공정을 통해 신호특성을 향상하고 회로패턴을 보호하기 위한 도금층을 구현한다. 상부면에 형성되는 도금층, 즉 제1도금층(130)의 두께와 하부면의 제2도금층(140)의 두께를 상이하게 구현할 수 있다. 제1도금층(130)의 일부 영역의 두께는 제2도금층(140)의 두께에 비하여 더 두꺼운 구조로 구현될 수 있다. 이에 따라, 추후 절곡된 구조로 전자기기에 실장시, 절곡이 이루어지는 경계선(X)를 기준으로 도금층의 두께를 두껍게 구현할 수 있도록 할 수 있다. 즉, 인장력의 변화가 상대적으로 작은 부분에 강성을 부여하고, 인장력의 변화가 상대적으로 큰 반대편에 강성의 정도를 줄여, 전체적으로 회로패턴의 인장력의 변화를 완충할 수 있도록할 수 있다. 따라서, 회로패턴을 구현하는 제1금속층 및 제2금속층은 물론, 제1도금층 및 제2도금층의 크랙의 발생을 현저하게 줄일 수 있다.
나아가, 도 2의 구조와 같이 본 발명의 실시예는, 제1도금층(130)과 제2 도금층(140)의 표면 각각에 패턴 보호를 위한 절연패턴(150, 160)을 배치할 수 있다. 이 경우, 상기 제1도금층(130) 및 상기 제2도금층(140)의 일부 영역 상에 각각 배치되는 제1절연패턴(150) 및 제2절연패턴(160)은 상기 제1도금층(130) 및 상기 제2도금층(140)의 일부 표면이 노출되도록 일부 영역에만 배치될 수 있다. 특히, 상기 제1절연패턴(150) 및 상기 제2절연패턴(160)은 절곡이 이루어지는 경계선(X)과 중첩되지 않는 범위에 배치되어, 절곡시 절연패턴의 크랙을 방지할 수 있다.
나아가, 상기 제1절연패턴(150)은 제1도금층(130)의 표면에서 일정 깊이로 매립되는 구조로 구현될 수 있다. 즉, 상기 제1절연패턴(150)의 측면부는 상기 제1도금층(130)의 측면부와 접촉할 수 있다. 상기 상기 제1절연패턴(150)의 일정 부분은 상기 제1도금층(130)에 매립되는 구조로 구현될 수 있다. 따라서, 실시예에 따른 연성 회로기판은 구조적 안정성을 가질 수 있다. 한편, 실시예에 따른 연성회로기판은 절곡시 절연패턴이 가지는 연성을 절곡이 이루어지는 경계선(X)에 일정 부분 확장할 수 있도록 하여, 응력을 완충시킬 수 있다. 따라서, 상부면에 배치되는 회로패턴과 도금패턴의 크랙 발생을 방지할 수 있다. 또한, 상기 제1절연패턴(150) 및 상기 제2절연패턴(160)은 디바이스를 구성할 때, 절곡이 이루어지는 부분(3a)에 배치될 수 있다. 이에 따라, 연성 회로기판의 절곡으로 인한 크랙의 발생을 저하시킬 수 있다.
구체적으로, 본 발명의 실시예에 따른 상기 제1도금층(130)은, 상기 제1절연 패턴(150)의 하부에 대응되는 제1영역(B)과, 상기 제1절연패턴(150)이 배치된 이외의 영역인 제2영역(A, C)으로 구성될 수 있다. 상기 제1영역(B)은 절곡되는 영역일 수 있다. 예를 들어, 실시예에 따른 연성 회로기판이 디스플레이패널을 포함하는 디바이스를 구성하는데에 사용될 때, 상기 제1영역(B)의 단면은 곡면 형상을 가질 수 있다. 상기 제1영역(B)은 상기 기재의 상면과 상면이 절곡되어 마주보거나, 상기 기재의 하면과 하면이 마주보는 영역을 의미할 수 있다.
상기 제2영역(A, C)은 절곡되는 영역 이외의 영역일 수 있다. 예를 들어, 실시예에 따른 연성 회로기판이 디스플레이패널을 포함하는 디바이스를 구성하는하는데에 사용될 때, 상기 제2영역(A, C)의 단면은 직선 형상을 가질 수 있다. 상기 제2영역(A, C)은 상기 기재가 디스플레이 패널이나 별도의 회로기판과 연결하기 위해 부분적으로 절곡되는 영역을 포함할 수 있다. 즉, 상기 제2영역(A, C)은 상기 기판의 일면과 일면이 마주보지 않는 영역일 수 있다.
상기 제2영역(A, C)에서의 상기 제1도금층(130)의 두께는 상기 제1영역(B)에서의 상기 제1도금층(130)의 두께보다 클 수 있다. 따라서, 상기 제1절연패턴(150)은 상기 제1영역(B)에서 제1도금층(130)에 매립되는 구조를 가질 수 있다. 이에 따라, 상기 제1절연패턴(150)은 구조적인 특성에 의하여, 인장력을 완충할 수 있고, 기재의 상부면과 하부면에 가해지는 인장력의 차이를 조절하여 크랙발생을 감소할 수 있게 한다.
또한, 본 발명의 실시예에 따른 상기 제1도금층(130)은 도 2에 도시된 것과 같이, 제1금속층(122)와 직접 접촉하는 제1서브도금층(132)과, 상기 제1절연패턴(150)을 매립시키는 두께만큼의 제2서브도금층(134)으로 구분될 수 있다. 특히, 상기 제2서브도금층(134)의 경우, 기재(110)의 하부면에 배치되는 제2도금층(140)의 두께와 실질적으로 동일한 두께로 구현될 수 있다.
상기 제1서브도금층(132)은 상기 제1금속층(122)과의 표면에서 발생하는 작용에 의해 합금 구조를 포함할 수 있다. 또한, 상기 제2도금층(140)은 상기 제2금속층(124)과의 표면에서 발생하는 작용에 의해 합금 구조를 포함할 수 있다.
일예로, 상기 제1금속층(122) 및 상기 제2금속층(124)을 Cu로 구현하고, 상기 제1서브도금층(132)와 제2도금층(140)을 Sn으로 도금하는 경우, 적층 계면에서의 화학작용에 의해 상기 제1서브도금층(132)와 제2도금층(140)은 Cu/Sn 계열의 합금을 포함하는 구조로 구현될 수 있게 된다. 즉, 상기 제1도금층의 제1영역의 두께에 대응되는 부분의 재질과, 상기 제2도금층의 재질이 상호 동일하게 구현될 수 있도록 한다.
반면, 제1서브도금층(132)와 제2서브도금층(134)의 재질이 서로 상이하게 구현될 수 있게 된다. 즉, 본 발명의 실시예에서는 상기 제1도금층과 상기 제2도금층을 동일한 재료로 도금을 하는 것이 공정의 편의성상 유리하게 되나, 본 발명의 특유한 구조를 구현하기 위해 제1도금층을 2회에 걸쳐 도금하는 과정에서 제1서브도금층(132)와 제2서브도금층(134)이 재질이 서로 상이하게 구현될 수 있게 된다. 더욱 상세히는, 제1서브도금층과 제2서브도금층은 서로 동일한 합금 재질의 함량이 서로 다르게 될 수 있다.
이상의 제1서브도금층과 제2서브도금층의 재질의 차이는 다음과 같은 과정을 통해 구현되게 된다. 도 3의 제조공정에서 제1금속층과 제2금속층을 Cu물질로 형성하는 이후, 제1서브도금층(132)을 Sn으로 도금하고, 제 1절연패턴(150)을 도포하고, 제2서브도금층(134) 및 제2도금층(140)을도금하고 제2절연패턴을(160) 도포한 구조에서, 열경화를 포함하는 열처리공정이 수행되는 경우, Cu, Sn의 확산작용이 일어나게 된다. 특히, 이 경우, 제1서브도금층(132) 및 제2서브도금층(134)의 Sn의 일부와 제1도금층(122)의 Cu 일부가 확산되어 합금을 형성할 수 있다. Cu의 확산의 농도는 제1서브도금층(132)에서 제2서브도금층(134)의 표면으로 갈수록 연속적으로 낮아지게 되며, Sn의 확산의 농도는 제2서브도금층(134)의 표면에서 제1금속층(122)에 갈수록 낮아지게 된다.
또한 제2도금층(140)의 Sn의 일부와 제2금속층(124)의 Cu 의 일부가 확산되어 합금을 형성할 수 있으며, Cu의 확산의 농도는 제2금속층(124)에서 제2도금층(140)의 표면으로 갈수록 연속적으로 낮아지고 Sn의 확산의 농도는 제2도금층(140)의 표면에서 제2금속층(124)으로 갈수록 낮아지게 된다. 즉, 각 층의 재질의 함량의 차이가 나게 된다. 이러한 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있게 된다.
상기 제1도금층(130)의 상기 제2영역(A,C)에 해당하는 제2서브도금층(134)의 두께는 상기 제2도금층(140)의 두께와 실질적으로 동일할 수 있다. 또는, 상기 제1도금층(130)의 상기 제1영역(B)에 해당하는 제1서브도금층(132)의 두께는 상기 제2도금층(140)의 두께와 실질적으로 동일할 수 있다.
즉, 본 발명의 실시예에 따른 연성 회로기판의 공정의 특수성에 의해, 제1도금층을 두께 및 형상을 구현할 수 있다.
상기 연성 회로기판의 구조에서 상기 제1절연패턴(150)과 상기 제2절연패턴(160)은 상기 제1영역을 기준으로 상호 대향하여 배치되는 구조로 구현될 수 있다. 더욱 상세히는, 상기 제1절연패턴(150)과 상기 제2절연패턴(160)은 기재(110)의 상부 및 하부에 서로 대칭되는 위치에 배치되도록 하거나, 일부가 오버랩되는 구조로 배치할 수 있다. 이러한 구조는 연성 회로기판의 인장력을 제어하여 크랙발생을 조절할 수 있는 요소로 작용하게 된다. 본 발명의 실시예에서는 연성 회로기판의 절곡 경계선(X)을 기준을 넘어가지 않는 범위에서 상기 제1절연패턴(150)과 상기 제2절연패턴(160)이 배치될 수 있도록 함이 바람직하다.
또한, 본 발명의 실시예에 따른 상기 기재(110)는 에칭할 때 산(酸) 등과 접촉하므로 이러한 약품에 침식되지 않는 내약품성, 및 본딩할 때의 가열에 의해서도 변질되지 않는 내열성을 가지는 것을 사용할 수 있다. 이와 같은 기재를 형성하는 수지의 예로서는 글라스에폭시, BT레진(Bismaleimide-Triazine resin), 폴리에스테르, 폴리아미드 및 폴리이미드 등을 들 수 있다. 특히 본 발명의 실시예에서는 폴리이미드로 만들어지는 필름을 사용하는 것이 바람직하다. 상기 기재를 구성하는 폴리이미드 필름의 예로서는 피로멜리트산 2무수물과 방향족 디아민으로 합성되는 모든 방향족 폴리아미드, 비페닐테트라카르본산 2무수물과 방향족 디아민으로 합성되는 비페닐 골격을 가지는 모든 방향족 폴리아미드를 열거할 수 있다. 특히 본 발명의 실시예에서는 비페닐 골격을 가지는 모든 방향족 폴리아미드를 사용할 수 있다.
상기 제1금속층 및 상기 제2금속층은 도전성 금속으로 이루어지는 다양한 금속 물질층으로 구현할 수 있으며, 본 발명의 일 실시예에서는, 기재상에 적층되는
전해동박, 압연동박 중 어느것이나 사용할 수 있다. 전해동박은 화인피치(fine pitch)로 회로 패턴을 형성할 수 있다. 본 발명의 실시예에서 상기 제1금속층 및 상기 제2금속층은 단순한 금속층 이외에도 동박층을 패터닝(이를 테면, 포토리소그라피 고정 등)하여 구현되는 다양한 회로패턴 및 배선패턴을 포함하는 구조를 포괄하는 개념이다.
도 4는 도 3에서 상술한 본 발명의 실시예에 따른 연성 회로기판의 제조공정도의 일실시예를 도시한 것이다.
도 4를 참조하면, 본 발명의 실시예에 따른 연성 회로기판의 제조공정은 우선, (a) 기재(110)의 양면에 제1금속층(122)과 제2금속층(124)를 구현한 구조물 중 상부 면에 도금을 통해 제1서브도금층(132)을 형성할 수 있도록 한다.
상기 기재(110)는 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기재(110)는 폴리이미드(polyimide, PI)나 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN)와 같은 고분자 물질층으로 구성된 기재일 수 있으며, 본 실시예에서는 폴리이미드(PI)를 이용한 시트층을 일실시예로 적용한 것을 들어 설명한다. 본 실시예에서는 상기 기재(110)의 두께를 12.5㎛~125㎛의 범위로 구현하는 것을 적용할 수 있다.
또한, 상기 제1금속층(122) 및 제2금속층(124)은 상기 기재(110) 상에 구현되는 회로패턴으로 구현될 수 있으며, 8㎛~9㎛이내의 두께를 구비할 수 있도록 한다. 나아가, 상기 제1금속층(122) 및 제2금속층은 Cu, Al 중 어느 하나이거나, 도전성을 가지는 다양한 금속층 및 합금층을 이용할 수 있다. 예를 들어, 상기 제1금속층(122) 및 제2금속층(124)은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다. 상기 제1금속층(122) 및 제2금속층(124)의 두께는 서로 실질적으로 동일하게 구현할 수 있도록 하며, 그 두께는 1㎛~20㎛의 범위에서 구현될 수 있다.
나아가, 상기 제1서브도금층(132)는 Sn 도금층으로 구성되거나, Ni/Au 합금, 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 적용할 수 있다. 이 경우 상기 제1서브도금층(132)의 두께는 0.1㎛ 이하의 두께를 가지도록 구현할 수 있다.
이후, (b)의 공정에서는 상기 제1서브도금층(132)의 상면에 제1절연패턴(150)을 구현한다. 상기 제1절연패턴(150)은 절연성 물질을 포함할 수 있다. 상기 제1절연패턴(150)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 보호층(400)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 예를 들어, 상기 제1절연패턴(150)은 솔더레지스트 잉크를 이용하 절연패턴을 인쇄하거나, 절연특성을 가지는 다양한 물질(Cover-lay, 고분자물질)을 적용하여 1㎛~20㎛의 범위에서 구현될 수 있다. 상기 제1절연패턴(150)은 상술한 것과 같이, 제1서브도금층의 일부 표면이 노출되는 구조로 일부 영역에만 구현될 수 있도록 한다.
그리고, (c) 공정에서 (b) 과정에서 구현된 구조물의 상하 양표면을 도금처리를 수행한다. 이를 통해 제1서브도금층(132)의 상부면에 제2서브도금층(134)가 적층되는 구조로 구현되게 되며, 제2금속층(124)와 접촉하는 제2도금층(140)이 형성되게 된다. 이 경우 제2서브도금층과 제2도금층의 두께는 1㎛ 이하로 구현할 수 있도록 한다. 특히, 제1서브도금층(132)과 제2서브도금층(134)를 동일물질로 도금하는 경우에는 제1도금층은 하나의 층으로 구현할 수 있게 된다. 다만, 상술한 것과 같이, 상기 제1서브도금층(132)와 제2도금층(140)의 경우, 제1금속층(122)과 제2금속층(124)와의 상호 작용으로 일정한 합금이 형성되게 된다. 아울러, 본 도금 공정에 의해 상기 제1절연패턴(150)은 제1도금층(130)에 일부 영역이 매립되는 구조로 구현할 수 있게 된다. 상기 제1절연패턴(150)의 상면은 상기 제2서브도금층(134)의 상면보다 높게 배치될 수 있다. 이에 따라, 상기 제1절연패턴(150)의 측면은 부분적으로 상기 제2서브도금층(134)와 접촉할 수 있다. 즉, 상기 제1절연패턴(150)의 측면은 상기 제2서브도금층(134)의 두께와 대응되는 영역에서, 상기 제2서브도금층(134)과 접촉할 수 있다.
이후, (d) 공정에서, 상기 제2도금층(140)의 상면에 제2절연패턴(160)을 배치할 수 있다. 상기 제1절연패턴(150)은 절연성 물질을 포함할 수 있다. 상기 제1절연패턴(150)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 보호층(400)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 예를 들어, 제2절연패턴(160)은 솔더레지스트 잉크를 이용하여 절연패턴을 인쇄하거나, 절연특성을 가지는 다양한 물질(Cover-lay, 고분자물질)을 적용하여 1㎛~20㎛의 범위에서 구현하게 된다. 상기 제2절연패턴(160)은 기재(110)을 중심으로 상기 제1절연패턴(150)과 상호 오버랩되는 위치에 배치될 수 있도록 한다. 더욱 바람직하게는 상호 대칭되는 위치에 배치될 수 있도록 함은 상술한바 있다. 특히, 본 발명의 실시예에서, 상술한 솔더레지스트로 절연패턴을 구현하는 경우, 열경화 공정이나 건조공정이 추가될 수 있다.
이러한 공정에 의해 상기 제1서브도금층(132)와 제2도금층(140)은 상기 제1 금속층(122) 및 상기 제2금속층(124)와 표면에서 발생하는 작용에 의해 일정한 합
금구조로 재질이 이루어게 되며, 각 층의 구분은 X선 회절법, AES분석법 등을 이용
하여 각 층의 합금의 함량에 따른 재질 변화층을 구분할 수 있다.
이하에서는, 도 2의 구조와 본 발명의 실시예에 따른 구조의 벤딩특성을 비교 실험한 결과를 설명한다.
도 2의 구조를 가지는 연성 회로기판과 도 3의 구조를 가지는 연성 회로기판을 동일한 사이즈로 형성하였다. 다음, 도 2 및 도 3와 같은 절곡경계면(X)를 중심으로 벤딩(절곡)을 수행하는 반복 작업을 수행하였다. 이때, 제1 및 제2금속층은 Cu로 형성하였고, 제1 및 제2도금층은 Sn으로 형성하였고, 제1 및 제2절연패턴은 솔더레지스트로 형성하였다.
도 3의 구성을 기준으로, 기재는 폴리이미드 필름 35㎛의 두께를 적용했으며, 제1
금속층 및 제2금속층은 Cu층으로 8㎛,로 형성하고, 제1서브도금층 0.05㎛(Sn), 제
2서브도금층 0.4 ㎛(Sn)으로 형성하여, 제1도금층은 0.45㎛로 형성하였다. 아울러,
제2도금층은 0.4㎛(Sn)으로 형성하였다. 아울로, 절연패턴은 솔더레지스트 층으로
10㎛ 두께로 형성하였다.
또한, 비교예 도 2의 구조에서, 기재(10) 부분은 폴리이미드 필름 35㎛의 두께로 동일하게 구현하고, 기재상의 금속층(20) 부분은 Cu층으로 8㎛, 도금층(30, 40)은 0.45㎛, 절연패턴(50)은 10㎛로 동일한 규격으로 형성하였다.
도 2 구조물의 경우, 벤딩 횟수 10회 이전까지는 무리가 없었으나, 10회부터는 크랙이 발생하였다. 이에 따라, 비교예에 따른 구조의 연성 회로기판은 신뢰성이 저하되는 것을 확인하였다.
도 3 의 실시예에 따른 구조의 경우, 40회의 벤딩 횟수에도 크랙이 발생하지 않는 것을 확인하였다. 벤딩 횟수가 약 50회일때, 미세 크랙이 발생하게 되는 것을 확인하였다. 즉, 실시예의 벤딩 특성은 도 2의 비교예와 비교할 때, 약 500% 벤딩특성이 향상되는 것을 확인하였다.
이는 상술한 것과 같이 상부와 하부의 인장력의 차이가 발생하는 구조인바, 본 발명의 실시예에 따른 구조에 의해 인장력을 제어하는 구조가 더욱 크랙발생 방지에 효율적임을 단적으로 보여주는 것이다.
아울러, 본 실험예와 같은 수치로 도 3 구조를 설계하였을 때, 제 2 서브도금층의 순수 주석의 분포는 제2서브도금층의 표면으로부터 0.1um의 범위 까지 분포될 수 있게 된다.
양면 연성회로기판의 적어도 일면에는 2개의 도금층이 배치될 수 있다. 예를 들어, 제1절연패턴(150)의 하부에는 제1서브도금층(132)이 배치되고, 제1절연패턴(150)의 측면에는 제2서브도금층(134)이 배치될 수 있다. 실시예에 따른 제1절연패턴(150)은 제1서브도금층(132) 상의 제2서브도금층(134)에 의해 둘러싸이는 매립형 구조를 가질 수 있어, 절곡시 인장력을 완화시킬 수 있다. 이에 따라, 실시예는 금속층 및/또는 도금층의 크랙 또는 탈막을 방지할 수 있어, 연성 회로기판의 전기적인 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 절연패턴은 도금층과의 접촉면적이 증가할 수 있어, 절연패턴의 분리를 방지할 수 있다. 따라서, 실시예에 따른 연성 회로기판의 신뢰성이 향상될 수 있다.
또한, 실시예에 따른 연성 회로기판은 제1금속층(122) 상에 부분적으로 제2서브도금층(134)을 배치함에 따라, 도금 공정에서 발생하는 금속 입자, 예를 들어 Sn 입자(particle)의 발생을 감소시켜, 연성 회로기판 및 이를 포함하는 COF 모듈의 신뢰성을 향상시킬 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 기재;
    상기 기재의 양면상의 제1금속층 및 제2금속층;
    상기 제1금속층 상의 제1도금층;
    상기 제2금속층 상의 제2도금층; 및
    상기 제1도금층 및 상기 제2도금층의 일부 영역 상에 각각 배치되는 제1절연패턴 및 제2절연패턴;을 포함하며,
    상기 제1도금층과 상기 제2도금층은 두께가 다른 연성 회로기판.
  2. 청구항 1에 있어서,
    상기 제1도금층은,
    제1서브도금층; 및
    상기 제1서브도금층 상의 제1절연패턴 및 제2서브도금층;을 포함하는 연성 회로기판.
  3. 청구항 2에 있어서,
    상기 제1도금층은,
    상기 제1절연패턴의 하부에 대응되는 제1영역과,
    상기 제1절연패턴이 배치된 이외의 영역인 제2영역으로 구성되며,
    상기 제2영역의 두께가 상기 제1영역보다 두꺼운 연성 회로기판.
  4. 청구항 3에 있어서,
    상기 제1서브도금층은 상기 제1영역 및 상기 제2영역상에 배치되고
    상기 제2서브도금층은 상기 제1서브도금층 상의 상기 제2영역상에 배치되는 연성 회로기판.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 제2서브도금층의 두께는 상기 제2도금층의 두께와 실질적으로 동일한 연성 회로기판.
  6. 청구항 3에 있어서,
    상기 제1절연패턴과 상기 제2절연패턴은 상기 제1영역을 기준으로 상호 대향하여 배치되는 연성 회로기판.
  7. 청구항 6에 있어서,
    상기 제1절연패턴의 측면부와 상기 제1도금층의 일부가 접촉하는 구조인 연성 회로기판.
  8. 청구항 5에 있어서,
    상기 제1도금층의 제2영역의 두께에 대응되는 부분의 재질과,
    상기 제2도금층의 재질이 상호 동일한 연성 회로기판.
  9. 청구항 8에 있어서,
    상기 제2도금층의 재질은 Cu/Sn 합금인 연성 회로기판.
  10. 청구항 5에 있어서,
    상기 제1도금층과 상기 제2도금층은 동일한 물질층인 연성 회로기판.
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