JP2020527702A - マザーボードとドーターボードとの間に焼結接続を備えるテストフィクスチャ - Google Patents

Abstract

テストフィクスチャ（１２０）が、テストステーション（６５０）に結合（６５１）するように構成されるテスト信号線（２２３）を有するマザーボード（２２５）を含む。マザーボード（２２５）は、テスト信号線（２２３）に結合されるコンタクトパッド（４２８）を備える窪んだ領域を含む。ドーターボード（２３０）が、ドーターボード（２３０）の頂部表面がマザーボード（２２５）の頂部表面とほぼ同一平面上にあるように、窪んだ領域と係合される。ドーターボード（２３０）は、ドーターボード（２３０）上のコンタクトパッド（６３８）に結合されるテスト信号線を含む。ドーターボード（２３０）上のコンタクトパッド（６３８）は、マザーボード（２２５）上のコンタクトパッド（４２８）と整合し、焼結結合（６４０）によって永久的に結合される。

Description

自動試験装置（ＡＴＥ）は、自動化機器を用いて迅速に測定を行いテスト結果を評価する、被試験デバイス（ＤＵＴ）、被試験機器（ＥＵＴ）、又は被試験ユニット（ＵＵＴ）として知られる、デバイスに対してテストを行う装置であり得る。

ＡＴＥシステムは、典型的に、機器によって測定され得るように、インタフェーステストアダプター（ＩＴＡ）上にＤＵＴを物理的に配置する自動配置ツールと連動する。ＩＴＡは、ＡＴＥとＤＵＴ又はＵＵＴとの間の電子的接続を成すデバイスであり得る。ＩＴＡはまた、ＡＴＥとＤＵＴとの間の信号を適応させるための付加的な回路要素を含み得、ＤＵＴを取り付けるための物理的な設備を有する。ＩＴＡとＤＵＴとの間の接続を橋渡しするために、ソケットが用いられ得る。ソケットは、製造現場の厳しい要求に耐えなければならず、そのため、頻繁に交換され得る。

テストフィクスチャが、テストステーションに結合するように構成されたテスト信号線を有するマザーボードを含む。マザーボードは、テスト信号線に結合されたコンタクトパッドを備える窪んだ領域を含む。ドーターボードが、ドーターボードの頂部表面がマザーボードの頂部表面とほぼ同一平面上にあるように、窪んだ領域に配置される。ドーターボードは、ドーターボード上のコンタクトパッドに結合されたテスト信号線を含む。ドーターボード上のコンタクトパッドは、マザーボード上のコンタクトパッドと整合し、焼結接合によって永久的に結合される。

例示のＡＴＥシステムのブロック図である。

図１のテストシステムのための例示のハンドラーインタフェースボード（ＨＩＢ）のより詳細な図である。

図２の例示のＨＩＢの更なる詳細を図示する。 図２の例示のＨＩＢの更なる詳細を図示する。 図２の例示のＨＩＢの更なる詳細を図示する。 図２の例示のＨＩＢの更なる詳細を図示する。

焼結プロセスにおける融点対粒子サイズを図示するグラフである。

テストフィクスチャを製造するための方法を図示する。

代替の実施例を図示する。

様々な図面における同様の要素は、一貫性のため、同様の参照数字によって示されている。

システムオンチップ（ＳｏＣ）は、コンピュータ又は他の電子システムの幾つかの構成要素を統合する集積回路（ＩＣ）である。これは、デジタル、アナログ、ミックスドシグナル、及びしばしば無線周波数機能を含み得、これらはすべて単一基板上にある。ＳｏＣは、グラフィックスプロセッシングユニット（ＧＰＵ）、Ｗｉ−Ｆｉモジュール、コプロセッサ等のような高度な周辺機器とマイクロコントローラ又はマイクロプロセッサを統合し得る。ＳｏＣをテストすることは、ＳｏＣ内に含まれる様々な構成要素を適切にテストするために、特殊なテスト装置を必要とし得る。

多くの場合、単一のＳｏＣ設計が、異なるパッケージにパッケージングされ得、又は、特殊化された応用例のために異なるピンアウト構成を有していてもよい。所与の自動試験システムでＳｏＣの各バージョンをテストするために、各パッケージ又はピンアウト構成毎に異なるインタフェーステストアダプタ（ＩＴＡ）が必要とされることがある。複数のＩＴＡを提供することは、特に低容量応用例において、ＳｏＣをテストするコストを増大させる可能性がある。

集積回路又は他のタイプの電子モジュールのためのテストアダプタコストを低減し得る柔軟なマザー／ドーターＩＴＡの構成を本明細書において記載する。

図１は、例示のＡＴＥシステム１００のブロック図である。半導体ＡＴＥシステムは、テラダイン、アドバンテスト、ベリギー等のような幾つかの製造業者から入手可能である。例示のＡＴＥシステム１００は、テスターハードウェア１１１内に含まれる一つ又はそれ以上のソース及びキャプチャ機器を同期させるテストソフトウェアを実行するマスタコントローラ１１０を含む。例えば、テスト結果信号を分析するため、及び／又はテスト励振信号を生成するために、デジタル信号処理（ＤＳＰ）リソース１１２が用いられ得る。

テストハードウェア１１１は、デジタル制御電力供給や、電圧／電流源（ＶＩｓ）や、パラメータ測定ユニット（ＰＭＵ）を備えるデジタルチャネルピンカードや、位相ロックループ（ＰＬＬ）、任意波形生成器（ＡＷＧ）、及びデジタイザーから導出される同期テスター広プログラマブル分周クロック／基準クロックや、高精度音声帯域波形生成器及びデジタイザーや、ＲＦ源及びＲＦ測定機器などの様々なリソースを含み得る。

被試験デバイス（ＤＵＴ）は、ＡＴＥのリソースをＤＵＴに適合させるカスタマイズされたＩＴＡ又は「テストフィクスチャ」１２０を介して、ハンドラー又はプローバ（図示せず）と呼ばれるロボティックマシンによって、ＡＴＥに物理的に接続され得る。ＩＴＡ１２０は、「ハンドラーインタフェースボード」（ＨＩＢ）とも呼ばれる。ＨＩＢ１２０は、ＨＩＢ１２０上の信号パッドと接触させられるポゴピンのアレイを含み得るインタフェース１１４を介してテスターハードウェア１１１に接続され得る。

ＨＩＢ１２０は、１２１で示されるように、ＤＵＴのための複数のサイトを提供する幾つかのソケットを含み得る。

図２は、図１のテストシステム１００のための例示のハンドラーインタフェースボード１２０のより詳細な図である。様々なベンダからのＡＴＥシステムに対して、種々の実施例が構成され得る。この例では、ＨＩＢ１２０は、幅約１８インチ×長さ３１．５インチの大型テストフィクスチャであり、通常、８〜１６個のソケット１２１を含むように構成される。ラッチ、ドライバ、バッファ、リレー等のような、概して２２２で示される様々な回路要素及びデバイスがＨＩＢ１２０上に含まれ得る。ＲＦトランスミッタ及び／又はレシーバ、増幅器、フィルタや、ＤＡＣ／ＡＤＣなどのミックスドシグナル回路や、基準クロック入力及び分周出力を備えるＰＬＬや、ＬＤＯ及びスイッチャなどの電力管理ブロックや、高速デジタルＰＣＩｅ、ＵＳＢ、ＤＤＲバスや、内部回路のためのアナログ電圧／電流基準入力や、その他のデジタルＧＰＩＯ（汎用Ｉ／Ｏ）など、付加的な資源もＨＩＢ上に含めることができる。

２２３で示されるような様々な信号パッドが様々な信号線に接続され得、これら様々な信号線は、ソケット１２１及び／又は回路要素１２２に結合される。信号パッドは、図１を参照すると、テスターインタフェース１１４のポゴピンのための接触点を提供する。

各ＨＩＢを設計し、レイアウトし、テストするために必要とされる時間及び取り組みは甚大なものとなり得る。通常、各ＨＩＢのかなり多数の複製が必要とされ得、したがって、各ＨＩＢの製造コストは甚大なものとなり得る。例えば、層数及び複雑度に応じて、３つのＨＩＢを製造するためにボード当たり７８００ドルのコストがかかる場合がある。

ＨＩＢ１２０は、マザーボード２２５及びドーターボード２３０など、２つの別個の印刷回路基板に区分され得る。「ボード」という用語が本明細書において用いられるが、ＰＣＢは、「カード」又はその他の同様の用語で呼ばれることもある。これらの２つのボードは、以下に詳細に記載されるように、永久的に相互接続され得る。ドーターボード２３０に対して長方形の外形が本明細書に示されているが、他の実施例において、正方形、長円形などの他の形状を用いることができる。本明細書では、幅約８インチ、長さ１６インチの単一のドーターボード２３０が示されているが、別の実施例において、より大きな又はより小さなサイズのドーターボードを用いることができる。別の実施例において、例えば、２つ以上のドーターボードを用いることができる。

別の実施例において、マザーボード／ドーターボード構成を依然として提供しながら、より大きな又はより小さなＨＩＢを用いることができる。例えば、テストシステムは、幅１８インチ×長さ２３．５インチなど、より小さくし得るＨＩＢもサポートし得る。この場合、ドーターカードが、より小さいＨＩＢ外形の範囲内に収まるように、より小さくつくられ得る。

図３は、例示のＨＩＢ１２０の簡略化された上面図を図示する。上述のように、ポゴピンのセットを用いて、ＨＩＢ１２０とＡＴＥ１００のインタフェース１１４との間の接続を提供し得る（図１を参照）。ソケット１２１から／ソケット１２１へＤＵＴをロード及びアンロードするハンドラー装置は、ソケット１２１の高さに基づいて調整する必要がある。従って、ドーターボード２３０の頂部表面は、ポゴピン及びハンドラー装置に高さ調整が必要とされないように、マザーボード２２５の頂部表面とほぼ同一平面となるようにすることが望ましい。均一な高さのＨＩＢ１２０を提供するために、ドーターボード２３０は、ドーターボード２３０にサポート及び接続性を提供するように構成される窪んだ領域３２７と係合することによって、マザーボード２２５に挿入され得る。

図４は、段状の窪んだ領域３２７を示す、ＨＩＢ１２０の側面断面図である。窪んだ領域３２７上のマザーボード２２５とドーターボード２３０との間にコンタクト４２８のセットが配置され得、これら２つのボード間の接続性を提供する。ドーターボード２３０上に配置されるテストソケット１２１（図２参照）の数に応じて、多くのコンタクト４２８が必要とされることがある。例えば、１６個のテストソケットを備えるドーターボードが、ドーターボード２３０とマザーボード２２５との間に、電力、接地、及びテスト信号を提供するために最大５０００個のコンタクトを必要とすることがある。

この例では、ドーターボード２３０はマザーボード２２５の厚みＴ２より薄い厚みＴｌを有しており、そのためドーターボード２３０の頂部表面は、４３２で示されているように、マザーボード２２５の頂部表面とほぼ同一平面とし得る。マザーボード及びドーターボードは、正確に同一平面上にある必要はない。代わりに、マザーボード及びドーターボードは、ほぼ同一平面上にあり得、そのため、４３２で示されるように、ドーターボード２３０の頂部表面とマザーボード２２５の頂部表面との間の高さの差を補償するために（テストシステム１００上に自動的にロードされ得る様々なテストフィクスチャを扱うための）自動ハンドリング機器の調節は必要とされない。

この例では、ドーターボード２３０の下のマザーボード２２５に開口４５０が設けられる。この場合、窪んだ領域３２７は、ドーターボード２３０に外接するか又はドーターボード２３０を横方向に囲む。別の実施例において、窪んだ領域３２７が、例えば、ドーターボード２３０の下のエリア全体にわたって延在し得る。

別の実施例において、ドーターボードがマザーボードと係合されるときドーターボードの頂部表面がマザーボードの頂部表面と同一平面のままであるように、ドーターボードの外側の周りに、対応する段部又は窪んだ領域を設けることによって、より厚いドーターボードを用いることができる。この場合、より厚いドーターボードを収容するために、エリア４５０が開いている必要があり得る。

図５はマザーボード２２５の上面図であり、コンタクト４２８のアレイを備える窪んだ領域３２７を示している。上述したように、幾つかの実施例は、５０００個のコンタクトなど、多数のコンタクトを含み得る。他の実施例が、必要に応じて、より少数の又はより多数のコンタクトを有し得る。

図６は、ＨＩＢ１２０の断面図４−４（図３を参照）の一部をより詳細に図示する。図６は、図１を参照して、テスターインタフェース１１４の一部であるインタフェースボード６５０上に取り付けられ得るポゴピン６５１の一部も図示する。上述のように、ポゴピン６５１は、マザーボード２２５上の様々なパッド２２３に接するように整合され得る。

マザーボード２２５は、図２上で示されるように、コンタクト４２８のセットからパッド２２３のセットへ、及び、種々の回路２２２へ／から、信号線を配路し得る多層印刷回路基板であり得る。同様に、ドーターボード２３０は、図２上で示されるように、コンタクト６３８のセットから種々のソケット２２１へ／から、及び／又はドーターボード２３０上の他の回路要素へ、信号線を配路し得る多層印刷回路基板であり得る。印刷回路基板の設計及び製造は既知であり、本明細書において更なる詳細に記載する必要はない。

焼結プロセスを用いて、コンタクト４２８のセットとコンタクト６３８のセットとの間に永久的で信頼性のある接続を成すことができる。金属ナノ粒子を含む一連の液滴を金属パッド４２８及び／又は金属パッド６３８上に堆積させるためにインクジェットプリンタが用いられ得る。様々なポリマー材料を「印刷」し得るインクジェットプリンタ又は同様のプリンタを用いる三次元構造の製造は既知であり、本明細書で更に詳細に説明する必要はない。印刷は、０．１μｍ〜１０００μｍの厚みなどの厚い誘電体及び金属性層の迅速かつ低コストの堆積を可能にする一方、２０μｍの特徴サイズなどの微細な特徴サイズも可能にする。

インクは、流動性及び表面張力、ならびに金属性ナノ粒子を調和させるために、一つ又は複数の溶媒を含み得る。ナノ粒子のサイズは、例えば、２〜１００ｎｍの範囲とし得る。また、インクは、ポリビニルピロリドン（ＰＶＰ）のような分散剤を含んでいてもよく、又は、粒子の凝集を防止するために帯電分散されていてもよい。また、インクは、ポリマーエポシキなどのバインダー、及び、その他の既知の又は今後開発されるインク添加剤を含み得る。

インクから残った膜残留物は、溶媒又は分散剤ベースのインクの場合硬化され得、溶媒又は分散剤は蒸発される。硬化は、熱（５０〜２５０℃）、ＵＶ、赤外線、フラッシュランプ、又は用いられるインクと互換性のある別の形態であり得る。

この例では、金属ナノ粒子は、例えば、銅、又は、銅と銀との混合物であり得る。別の実施例において、ナノ粒子は、例えば、銅とグラフェン、又は銅とグラファイトの混合物であり得る。グラファイト／グラフェン混合物は、エレクトロマイグレーションなしで一層高い電流密度を可能にする。別の実施例において、ナノ粒子は、後に、これ以降により詳細に記載される焼成工程の間に還元される銅酸化物であり得る。

さらに図６を参照すると、焼結プロセスが、金属粒子によって形成されたインクバンプを中実構造６４０に変換し得る。焼結は、液化点までそれを溶解させることなく、熱及び／又は圧力によって材料の固体塊を圧縮及び形成するプロセスである。材料内の原子は粒子の境界を横切って拡散し得、粒子を共に融解し、１つの中実片をつくる。焼結温度が材料の融点に達する必要がないので、焼結は、極めて高い融点の材料のための成形プロセスとして選択される。全てではないにしても、ほとんどの金属が焼結され得る。これは、とりわけ、表面汚染を受けない真空中で生成される純金属に適用する。

マザーボード上のパッド４２８及び／又はドーターボード上のパッド６３８上に堆積されたナノ粒子を焼結することにより、各マザーボードパッド４２８と対応するドーターボードパッド６３８との間に焼結金属接合を形成する中実構造６４０が生成される。パッドの金属表面への焼結金属の接着は、（ａ）ファンデルワールス力、（ｂ）機械的接着／粗さ、及び（ｃ）ナノ粒子、又は表面の他者への化学的拡散を介するもの、の３つの方式で成され得る。共晶はんだによって形成される接合とは異なり、焼結金属接合６４０は、第２の時間に加熱されても、溶融せず接合を劣化させない。

各焼結金属接合は、通常、焼結プロセス後にナノ粒子間に残る空間の結果として多孔質である。しかしながら、多孔性が減少するか又は除去されるまで焼成プロセスが続けられてもよい。多孔質焼結接合は、熱的又は機械的力によって接合に印加される応力に応答して曲がることができるため、熱機械信頼性のリスクを低減し得る。多孔性の量は、ナノ粒子のサイズを選択すること、焼結プロセスを実施するために用いられる温度プロファイル又はその他のプロセスパラメータを選択することなど、焼結プロセスの一つ又はそれ以上の態様を制御することによって、制御され得る。多孔性を制御するための別の方法は、ポリメチルメタクリレート、又はその他のポリマー、シリカなど、犠牲ナノ粒子をインクに付加し、次いで、焼結の間又は焼結の後、これらの粒子を除去して多孔性を増大させることである。例示のナノ粒子焼結金属接合は約２０％の多孔性を有し得る。一般に、多孔性は０％〜５０％の範囲内に入るように選択され得るが、それでもなお、良好な電流搬送能力及び構造的完全性を提供する。

焼結は多くの方式で行われ得る。例えば、ボードは、高い温まで加熱され得るが、ナノ粒子を形成する金属の融点まで加熱される必要はない。例えば、固形構造を形成するため、銅ナノ粒子が８０〜３００℃の範囲まで加熱され得る。比較のため、銅の融点は１，０８５℃である。

インクジェットプリンタを用いる銅又はその他の導電性材料のナノ粒子の堆積がこの実施例において用いられるが、他の実施例が、粉状導電性材料のバンプをコンタクト４２８、６３８の一方のセット又は両方のセット上に堆積させるために、他の既知の又は今後開発されるプロセスを用いてもよく、次いで、接合６４０と同様の焼結金属接合を形成するために、これらが焼結され得る。この場合、導電粒子は、例えば、ナノ粒子より大きくし得る。

図７は、焼結プロセスにおける銅ナノ粒子の融点対粒子サイズを図示するグラフである。小さなナノ粒子は非常に低い温度で共に溶融し得るが、それらが共に溶融することにつれてより大きくなり、ナノ粒子の「バルク」溶融温度を上昇させる。これは、より高い温度が粒子をより大きくし、そのため、さらに高い温度で溶融させるだけとなる、不可逆的なプロセスを引き起こす。したがって、小さなナノ粒子が溶融した後、バルク金属の融点に達しない限り、得られる構造は、はんだのように溶融され得ない。図７において、焼結は銅ナノ粒子では８０〜３００℃の温度範囲で起こり得るが、得られる焼結金属接合は、焼結金属構造の温度を、バルク銅の融点である１０８５℃まで上げない限り、再溶融され得ない。

図８は、テストフィクスチャを製造するための方法を図示する。金属ナノ粒子は、上記でより詳細に記載したように、８００で示されるようにマザーボード上のコンタクトパッド上及び／又はドーターボード上のコンタクトパッド上に堆積され得る。金属ナノ粒子を含む一連の液滴をマザーボード及び／又はドーターボードの金属パッド上に堆積するために、例えば、インクジェットプリンタが用いられ得る。

８０２に示すように、ドーターボードは、ドーターボード上のコンタクトパッドがマザーボード上のコンタクトパッドと整合するように、マザーボード上に配置され得る。再び図４を参照すると、ドーターボードは、ドーターボードの頂部表面がマザーボードの頂部表面と同一平面上にあるように、窪んだ段に配置され得る。

８０４に示すように、金属ナノ粒子は、ドーターボード上のコンタクトパッドとマザーボード上のコンタクトパッドとの間に永久接合を形成するため、焼結され得る。焼結は、高温まで加熱することによって行われ得るが、これは、ナノ粒子を形成する金属の融点未満であり得る。焼結は、銅ナノ粒子では８０〜３００℃の温度範囲で成され得るが、得られる焼結金属接合は、焼結金属構造の温度をバルク銅の融点である１０８５℃まで上げない限り、再溶融され得ない。

別の実施例において、例えば、銅酸化物ナノ粒子が、既知の又は後に開発されるフォトン焼結プロセスを用いてキセノンフラッシュランプを用いて焼結され得る。

別の実施例において、例えば、銅酸化物ナノ粒子が、既知の又は後に開発される形成ガス又はギ酸焼結プロセスを用いて、還元性雰囲気中で焼結され得る。この場合、銅酸化物はギ酸プロセスによって純銅に戻される。通常、このプロセスは２００〜２５０℃の範囲の温度で実施され得る。

このようにして、ドーターボードが、製造され、マザーボードに取り付けられ得、ドーターボード上のコンタクトとマザーボードのコンタクト領域との間に焼結金属接合が形成される。焼結は、用いられる金属ナノ粒子の融点よりもはるかに低い温度で行うことができる。これにより、例えば、より高温のプロセスに耐えられない有機基板を印刷回路基板に用いることが可能となる。

マザー／ドーターボードインタフェース表面の予期される非同一平面性を補償するために、各バンプに対して充分な量のナノ粒子材料が印刷され得る。

焼結は、銅と錫ベースの無鉛はんだとの間の金属間成長の問題をなくす。はんだ中の脆いはんだ疲労や熱活性化ボイド成長は、焼結金属接合によって排除され得る。また、接合の電流搬送能力を高めることもできる。

したがって、このようにして、マザーボード及び一つ又はそれ以上のドーターボードを用いて、信頼性のあるＨＩＢテストフィクスチャをつくることができる。表面の同一平面性を維持することによって、異なるＨＩＢがＡＴＥシステムに提示される際に、サポートしているハンドラー及びテスト機器ポゴピンインタフェースに対する調整は必要とされない。

マザーボードは、全てのテスターリソースをドーターボードまで導くように設計され得る。ドーターボードは、任意の必要とされる回路要素を含み得、ＤＵＴへの接続を成し得る。この方法は、デバイス毎のテストハードウェアコストを大幅に低減し、それと共に、ＨＩＢフィクスチャの設計及び製造時間を低減する。

このマザー／ドーターのアプローチは、品質の観点からも利点を有する。密な特徴を有する複雑なＨＩＢ ＰＣＢ設計では、製造不良が生じ得、そのためＨＩＢの製造中に脱落する可能性がある。マザーのボードとドーターのボードを別々に組み立てる場合は、焼成前にそれらが別々にテストされ得るので、良好なＰＣＢであることが分かっている。より小さいドーターボードは、製造上の問題を有しにくい。

コストの観点から、５つのパッケージオプションを有するＳｏＣデバイスを考え、ここでは、製造実行中に用いるために各テストフィクスチャの３つの複製を購入することが一般的な慣行である。この場合、単一のＳｏＣが５つの異なる設計を有する１５のＨＩＢを必要とする。各複製に７８００ドルのコストがかかる場合、総コストは１１７，０００ドルに設計コストを加えたものとなる。

本明細書に記載されるようなマザー／ドーターボード構成を生成するために、単一のマザーボードが設計され得、１ボード当たりより安いコストで、１５の同一の複製が生成され得る。５個の異なるドーターボードが必要であるが、それらは設計及び製造がはるかにシンプルである。この場合、１５個のマザーボードの各々が総計２７，１５０ドルに対して１８１０ドルのコストで製造され得、ドーターボードの各々は、例えば、総計３８，２９５ドルに対して２５５３ドルのコストとなり得る。したがって、テストフィクスチャの総製造コストは６５，４４５ドルになる。これは４２％の節約である。

１つのメインマザーボードがつくられ、量産され、次いで、テスター上に置かれることになるデバイス毎にシンプルなドーターボードが生産される場合、この節約はさらに大きくなり得る。

ドーターボードをマザーボードに挿入することにより、ＡＴＥシステム及び関連するＤＵＴハンドリングマシンにおけるＺ軸高さの問題がなくなる。マザーボードをドーターボード接続に焼結することにより、これら２つのボード間の数百又は数千の接続に起因し得る信頼性の問題がなくなる。

図９は、テストフィクスチャ９００の一つの代替実施例を示す。この例では、マザーボード９２５は、図２〜図６に関して上述したマザーボード２２５と同様であり得る。図９は、図３の切断線４−４と同様の切断線での断面図である。窪んだ領域９２７におけるコンタクト９２８は、より詳細に上述したように、ドーターボード９３０が、窪んだ領域に配置され、焼結コンタクトを用いて永久的に接合されることを可能にする。

この例では、ドーターボード９３０は、窪んだ領域９２７の深さより厚い厚みＴｌを有し得る。９３２で示されるように頂部表面の共平面性を維持するために、ドーターボード９３０は、その周囲に、窪んだ領域９３４も有し得る。

他の実施例
本明細書において銅パッドが記載されているが、例えば、他の実施例が、アルミニウム、金、ニッケルなど、パッドのためのその他のタイプの金属を用いてもよい。

共平面頂部表面を有するマザー／ドーターボードの組み合わせが本明細書に記載されているが、別の実施例において、ドーターボードは、窪んだ領域を用いることなくマザーボードの頂部に取り付けられ得る。この場合、共平面性の利点は失われるが、テストフィクスチャにおける焼結コンタクトの信頼性は保たれる。

銅、銅−銀混合物、銅酸化物、銅グラファイト、銅グラフェンなどの様々な金属性ナノ粒子が、種々の実施例において用いられ得る。

ＳｏＣのテストが本明細書に記載されているが、ＤＵＴをテストフィクスチャに取り付けることができるようにするための適切なソケット又はその他のタイプコネクタを備えるドーターボードを有する、本明細書で説明するようなテストフィクスチャを提供することによって、多くの他のタイプの集積回路及び電子モジュールをテストすることができる。

本記載において、「結合」という用語及びその派生語は、間接的、直接的、光学的、及び／又は、ワイヤレスの電気的接続を意味する。したがって、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、他のデバイス及び接続を介した間接的な電気的接続を介するもの、光学的電気的接続を介するもの、及び／又は、ワイヤレス電気的接続を介するものとし得る。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、その他の実施例が可能である。

Claims (13)

1. テストフィクスチャであって、
   テストステーションに結合するように構成される第１のテスト信号線を有するマザーボードであって、前記第１のテスト信号線に結合される第１のコンタクトパッドを含む、前記マザーボード、及び
   ドーターボードであって、前記ドーターボード上の第２のコンタクトパッドに結合される第２のテスト信号線を有する、前記ドーターボード、
   を含み、
   第２のコンタクトパッドが、前記第１のコンタクトパッドと整合し、焼結結合によって前記第１のコンタクトパッドに結合される、
   テストフィクスチャ。
2. 請求項１に記載のテストフィクスチャであって、前記マザーボードが、前記ドーターボードに外接する窪んだ領域を有する、テストフィクスチャ。
3. 請求項２に記載のテストフィクスチャであって、前記ドーターボードの頂部表面が、前記マザーボードの頂部表面とほぼ同一平面上にある、テストフィクスチャ。
4. 請求項２に記載のテストフィクスチャであって、窪んだ領域が或る深さを有し、前記ドーターボードが、前記窪んだ領域の前記深さにほぼ等しい厚みを有する、テストフィクスチャ。
5. 請求項２に記載のテストフィクスチャであって、前記ドーターボードが、窪んだ領域を有し、前記マザーボード上の前記窪んだ領域と係合するように構成される、テストフィクスチャ。
6. 請求項５に記載のテストフィクスチャであって、前記マザーボード上の前記窪んだ領域が或る深さを有し、前記ドーターボードが、前記マザーボード上の前記窪んだ領域の前記深さより大きい厚みを有する、テストフィクスチャ。
7. テストフィクスチャであって、
   テストステーションに結合するように構成される第１のテスト信号線を有するマザーボードであって、前記第１のテスト信号線に結合される第１のコンタクトパッドを含む、前記マザーボード、及び
   ドーターボードであって、前記ドーターボード上の第２のコンタクトパッドに結合される第２のテスト信号線を有する、前記ドーターボード、
   を含み、
   第２のコンタクトパッドが、前記第１のコンタクトパッドと整合し、焼結結合によって前記第１のコンタクトパッドに結合され、
   前記マザーボードが、前記ドーターボードに外接する窪んだ領域を有する、
   テストフィクスチャ。
8. 請求項７に記載のテストフィクスチャであって、前記窪んだ領域が或る深さを有し、前記ドーターボードが前記窪んだ領域の前記深さにほぼ等しい厚みを有する、テストフィクスチャ。
9. 請求項７に記載のテストフィクスチャであって、前記ドーターボードが、窪んだ領域を有し、前記マザーボード上の前記窪んだ領域と係合するように構成される、テストフィクスチャ。
10. 請求項９に記載のテストフィクスチャであって、前記マザーボード上の前記窪んだ領域が或る深さを有し、前記ドーターボードが、前記マザーボード上の前記窪んだ領域の前記深さより大きい厚みを有する、テストフィクスチャ。
11. テストフィクスチャをつくるための方法であって、
    マザーボード上のコンタクトパッド上、及び／又は、ドーターボード上のコンタクトパッド上に導電性粒子を堆積させること、
    前記ドーターボード上の前記コンタクトパッドが前記マザーボード上の前記コンタクトパッドと整合するように、前記マザーボード上に前記ドーターボードを位置決めすること、及び
    前記ドーターボード上の前記コンタクトパッドと前記マザーボード上の前記コンタクトパッドとの間に結合を形成するため、前記導電性粒子を焼結すること、
    を含む、方法。
12. 請求項１１に記載の方法であって、前記マザーボードが、窪んだ領域を含み、前記ドーターボードを位置決めすることが、前記ドーターボードの頂部表面が前記マザーボードの頂部表面とほぼ同一平面上にあるように、前記ドーターボードを前記窪んだ領域と係合させることを含む、方法。
13. 請求項１１に記載の方法であって、前記マザーボード及び前記ドーターボードを、前記導電性粒子を含むバルク材料の融点未満の温度まで加熱することによって、焼結が行われる、方法。
    

Images