JP2020021932A - インターポーザを有する半導体パッケージ - Google Patents

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金　鍾潤
Jong Youn Kim
鍾潤 金
錫賢 李
Seok-Hyun Lee
錫賢 李
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Abstract

【課題】インターポーザを有する半導体パッケージを提供する。【解決手段】半導体パッケージ１は、複数の下部絶縁層２１６と、複数の下部絶縁層それぞれの上面又は下面に配置される複数の下部再配線パターン２１２とを有する下部再配線構造物２１０、複数の下部再配線パターンの一部分上に配置される複数の第１連結ピラー２２０、下部再配線構造物上に第１連結ピラーと離隔され、かつインターポーザ基板の上面に配置される複数の第２連結ピラー２３６とを含むインターポーザ２３０、少なくとも１層の上部絶縁層２２６と、少なくとも１層の上部絶縁層の上面又は下面に配置され、第１連結ピラー及び第２連結ピラーのそれぞれと連結される複数の上部再配線パターン２６２とを有する上部再配線構造物２６０、並びに上部再配線構造物の上に付着され、複数の上部再配線パターンと電気的に連結されて互いに離隔される、少なくとも２個の半導体チップ３００、を含む。【選択図】図１Ａ

Description

本発明は、複数の半導体チップを有する半導体パッケージに関し、さらに詳細には、複数の半導体チップのそれぞれを連結するためのインターポーザを有する半導体パッケージに関する。
電子産業の飛躍的な発展、及びユーザの要求により、電子機器はさらに一層、小型化、多機能化及び大容量化され、それにより、複数の半導体チップを含む半導体パッケージが要求されている。
半導体パッケージに含まれる複数の半導体チップのそれぞれが高集積化されるにつれ、印刷回路基板が、そのような集積度を収容することができない場合が生じ、複数の半導体チップのそれぞれをインターポーザで連結させる半導体パッケージが開発されている。
本発明が解決しようとする課題は、低費用で具現することができるインターポーザを有する半導体パッケージを提供することにある。
上記技術的課題を達成するために、本発明は、次のようなインターポーザを有する半導体パッケージを提供する。本発明による半導体パッケージは、複数の下部絶縁層と、前記複数の下部絶縁層のそれぞれの上面又は下面のうち少なくとも一面に配置される複数の下部再配線パターンとを有する下部再配線構造物；前記複数の下部再配線パターンの一部分上に配置される複数の第１連結ピラー；前記下部再配線構造物の上に、前記複数の第１連結ピラーと離隔されるように配置され、かつインターポーザ基板と、前記インターポーザ基板の上面に配置される複数の連結配線パターンと、前記複数の連結配線パターンそれぞれの一部分上に配置される複数の第２連結ピラーとを含むインターポーザ；少なくとも１層の上部絶縁層と、前記少なくとも１層の上部絶縁層の上面又は下面に配置され、前記第１連結ピラー及び前記第２連結ピラーのそれぞれと連結される複数の上部再配線パターンとを有する上部再配線構造物；並びに前記上部再配線構造物の上に付着され、前記複数の上部再配線パターンと電気的に連結され、互いに離隔される、少なくとも２個の半導体チップ；を含む。
本発明による半導体パッケージは、パッケージベース基板；前記パッケージベース基板の上に配置され、複数の下部再配線パターンを有する下部再配線構造物；前記下部再配線構造物の上で互いに離隔されるように配置され、かつ前記複数の下部再配線パターンの一部分と連結される、複数の第１連結ピラーと、及び複数の連結配線パターンとを有する少なくとも１つのインターポーザ；前記第１連結ピラー及び前記少なくとも１つのインターポーザの上で、前記複数の第１連結ピラー及び前記複数の連結配線パターンと電気的に連結される複数の上部再配線パターンを有する、上部再配線構造物；並びに前記上部再配線構造物の上に互いに離隔されて付着され、前記複数の上部再配線パターンと電気的に連結される、少なくとも２個の半導体チップ；を含む。
本発明による半導体パッケージは、複数の下部再配線パターンを有する下部再配線構造物；前記下部再配線構造物の上で、前記複数の下部再配線パターンと連結される複数の第１連結ピラーと、インターポーザ基板と、前記インターポーザ基板上の複数の連結配線パターンと、前記複数の連結配線パターン上の複数の第２連結ピラーとを有する、インターポーザ；前記第１連結ピラー及び前記インターポーザの上で、前記複数の第１連結ピラー及び前記複数の第２連結ピラーと電気的に連結される複数の上部再配線パターンを有する、上部再配線構造物；並びに前記上部再配線構造物の上に付着され、前記複数の上部再配線パターンと電気的に連結される、少なくとも２個の半導体チップ；を含み、前記複数の上部再配線パターンの一部、及び前記下部再配線パターンの一部は、前記少なくとも２個の半導体チップが共に占めるフットプリントから水平方向に外側にさらに突出するように延長される。
本発明による半導体パッケージでは、半導体チップそれぞれと、パッケージベース基板との間の信号は、上部再配線構造物、第１連結ピラー、及び下部再配線構造物を介して伝達され、半導体チップ間の信号は、上部再配線構造物及びインターポーザを介して伝達されるので、要求されるインターポーザのサイズが相対的に小さくなる。したがって、半導体パッケージの製造コストの節減、及び収率の向上を共になすことができる。
本発明の概念の実施形態は、添付の図面と共に以下の詳細な説明からより明確に理解されるであろう。
本発明の一実施形態による半導体パッケージを示す断面図である。
半導体パッケージ内のインターポーザ及び上部再配線構造物それぞれが有する配線を概略的に示す平面レイアウトである。
本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。 本発明の一実施形態による半導体パッケージを示す断面図である。
本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。
本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。 本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。
本発明の一実施形態による半導体パッケージの平面配置図である。 本発明の一実施形態による半導体パッケージの平面配置図である。 本発明の一実施形態による半導体パッケージの平面配置図である。 本発明の一実施形態による半導体パッケージの平面配置図である。
図１Ａは、本発明の一実施形態による半導体パッケージを示す断面図である。
図１Ａを参照すれば、半導体パッケージ１は、下部再配線（redistribution line）構造物２１０、インターポーザ２３０、上部再配線構造物２６０、及び少なくとも２個の半導体チップ３００を含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０にも付着され得る。
下部再配線構造物２１０は、複数の下部絶縁層２１６と、複数の下部絶縁層２１６のそれぞれの上面又は下面のうち少なくとも一方に配置される複数の下部再配線パターン２１２と、複数の下部絶縁層２１６のうち少なくとも１層をそれぞれ貫通し、かつ複数の下部再配線パターン２１２のうち一部とそれぞれ接する、複数の下部ビアパターン２１４とを含むことができる。
複数の下部絶縁層２１６のそれぞれは、例えば、有機化合物で構成された物質膜から形成され得る。一部実施形態において、複数の下部絶縁層２１６のそれぞれは、有機高分子物質から構成された物質膜から形成され得る。一部実施形態において、複数の下部絶縁層２１６のそれぞれは、感光性ポリイミド（ＰＳＰＩ：photosensitive polyimide）から形成され得る。
下部再配線パターン２１２及び下部ビアパターン２１４のそれぞれは、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、チタン・タングステン（ＴｉＷ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）のような金属、それらの合金、又は金属窒化物であり得るが、それらに限定されるものではない。
下部再配線パターン２１２及び下部ビアパターン２１４のそれぞれは、下部絶縁層２１６と接するシード層、及び該シード層上の導電物質層を含むことができる。一部実施形態において、シード層は、物理気相蒸着を行って形成することができ、導電物質層は、無電解メッキを遂行して形成することができる。下部再配線パターン２１２の一部は、下部ビアパターン２１４の一部と共に形成され、一体をなすことができる。例えば、下部再配線パターン２１２は、該下部再配線パターン２１２の上側と接する下部ビアパターン２１４の一部分、又は下部再配線パターン２１２の下側と接する下部ビアパターン２１４の一部分と一体をなすように、共に形成され得る。
図１Ａでは、下部再配線パターン２１２は、複数の下部絶縁層２１６のうち隣接する２層間にのみ配置されているように図示されているが、それに限定されるものではない。一部実施形態において、下部再配線パターン２１２は、複数の下部絶縁層２１６のうち最上層の上面及び／又は最下層の下面に配置されてもよい。
下部再配線構造物２１０に含まれる複数の下部絶縁層２１６の上面、下面、及び隣接する２層の下部絶縁層２１６の間のうち、下部再配線パターン２１２が配置されて回路配線を有するところをレイヤ（layer）と称することができる。下部再配線構造物２１０は、第１下部レイヤＬＹ１１、第２下部レイヤＬＹ１２及び第３下部レイヤＬＹ１３を含む複数層のレイヤを有することができる。
下部再配線構造物２１０上には、複数の第１連結ピラー（pillar）２２０及びインターポーザ２３０が付着される。複数の第１連結ピラー２２０のそれぞれは、インターポーザ２３０と互いに離隔されるように、下部再配線構造物２１０上に配置され得る。
複数の第１連結ピラー２２０のそれぞれは、複数の下部再配線パターン２１２の一部分上に配置され得る。第１連結ピラー２２０は、例えば、下部再配線構造物２１０が有する最上端のレイヤに連結されてよく、例えば、下部再配線構造物２１０が３層のレイヤを有する場合、第３下部レイヤＬＹ１３に配置される下部再配線パターン２１２上に連結されてよい。第１連結ピラー２２０は、例えば、下部再配線パターン２１２又は下部ビアパターン２１４と同一物質から形成されてよい。
インターポーザ２３０は、例えば、ダイ接着フィルム２４０により、下部再配線構造物２１０上に付着され得る。一部実施形態において、インターポーザ２３０は、下部再配線構造物２１０に含まれる複数の下部絶縁層２１６のうち最上層の上面に付着されてよい。
インターポーザ２３０は、インターポーザ基板２３２、及び該インターポーザ基板２３２の上面に配置される複数の連結配線パターン２３４を含むことができる。
インターポーザ基板２３２は、半導体基板とすることができる。例えば、インターポーザ基板２３２は、シリコン（Ｓｉ）を含んでもよい。複数の連結配線パターン２３４は、インターポーザ基板２３２上に、通常の半導体素子の配線工程を介して形成されることができる。複数の連結配線パターン２３４は、１層をなす連結ライン配線を含み得るが、それに限定されるものではない。一部実施形態において、複数の連結配線パターン２３４は、２層以上の層をなす連結ライン配線と、異なる層をなす連結ライン配線を連結するビアプラグとを含んでもよく、連結ライン配線とビアプラグとの間には、配線間絶縁層が形成されてもよい。インターポーザ２３０は、半導体基板に個別電子素子を形成せず、配線工程のみを遂行することにより形成されることができる。
インターポーザ２３０は、複数の連結配線パターン２３４のそれぞれの一部分上に配置される複数の第２連結ピラー２３６をさらに含んでもよい。一部実施形態において、複数の第２連結ピラー２３６のそれぞれは、複数の連結配線パターン２３４の両端に隣接する部分上にも付着される。
第１連結ピラー２２０上及びインターポーザ２３０上には、上部再配線構造物２６０を配置することができる。上部再配線構造物２６０は、少なくとも１層の上部絶縁層２６６と、該少なくとも１層の上部絶縁層２６６の上面又は下面に配置される複数の上部再配線パターン２６２と、上部絶縁層２６６を貫通し、かつ複数の上部再配線パターン２６２のうち一部とそれぞれ接する、複数の上部ビアパターン２６４とを含むことができる。
上部再配線パターン２６２、上部ビアパターン２６４及び上部絶縁層２６６は、それぞれ下部再配線パターン２１２、下部ビアパターン２１４及び下部絶縁層２１６と概ね同一であるが、詳細な説明は省略する。
上部再配線構造物２６０は、第１上部レイヤＬＹ２１及び第２上部レイヤＬＹ２２を含む複数層のレイヤを有することができる。上部再配線構造物２６０が有するレイヤの層数は、下部再配線構造物２１０が有するレイヤの層数より少ない。例えば、下部再配線構造物２１０は、少なくとも３層のレイヤを有することができ、上部再配線構造物２６０は、下部再配線構造物２１０が有するレイヤの層数より少ない、少なくとも２層のレイヤを有することができる。
第１連結ピラー２２０は、下部再配線構造物２１０の下部再配線パターン２１２と、上部再配線構造物２６０の上部再配線パターン２６２とを連結することができる。例えば、第１連結ピラー２２０は、下部再配線構造物２１０の最上側レイヤ、例えば、第３下部レイヤＬＹ１３に配置される下部再配線パターン２１２の上面、及び上部再配線構造物２６０の最下側レイヤ、例えば、第１上部レイヤＬＹ２１に配置される上部再配線パターン２６２の下面と接し、それらを電気的に連結することができる。
第２連結ピラー２３６は、インターポーザ２３０の連結配線パターン２３４と、上部再配線構造物２６０の上部再配線パターン２６２とを連結することができる。例えば、第２連結ピラー２３６は、連結配線パターン２３４の上面、及び上部再配線構造物２６０の最下側レイヤ、例えば、第１上部レイヤＬＹ２１に配置される上部再配線パターン２６２の下面と接し、それらを電気的に連結することができる。
下部再配線構造物２１０と、上部再配線構造物２６０との間には、第１連結ピラー２２０及びインターポーザ２３０を覆い包む充填絶縁層２５２が充填される。充填絶縁層２５２は、エポキシモールディングコンパウンド（ＥＭＣ：epoxy molding compound）又は高分子物質を含んでよい。
下部再配線構造物２１０の側面、充填絶縁層２５２の側面、及び上部再配線構造物２６０の側面は、垂直方向に互いに整列され得る。
第１連結ピラー２２０は、第１高さＨ１を有することができ、第２連結ピラー２３６は、第２高さＨ２を有することができる。第１高さＨ１は、第２高さＨ２より大きい値を有することができる。インターポーザ２３０は、第３高さＨ３を有することができる。第１高さＨ１は、第３高さＨ３より大きい値を有することができる。インターポーザ２３０は、第２連結ピラー２３６を含むので、第３高さＨ２は、第２高さＨ２より大きい値を有することができる。
第１連結ピラー２２０の最上端と、第２連結ピラー２３６の最上端は、同一レベルに位置することができる。第１連結ピラー２２０の第１高さＨ１は、インターポーザ２３０の第３高さＨ３より大きい値を有することができるので、第１連結ピラー２２０の最下端は、インターポーザ２３０の下面より低いレベルに位置することができる。
第１連結ピラー２２０及び第２連結ピラー２３６は、それぞれ上部再配線構造物２６０の下面に露出される上部再配線パターン２６２の下面と接することができる。したがって、第１連結ピラー２２０の最上端、第２連結ピラー２３６の最上端、及び上部再配線構造物２６０の下面は、同一レベルに位置することができる。また、第１連結ピラー２２０の最上端、第２連結ピラー２３６の最上端、及び充填絶縁層２５２の上面は、同一平面上（coplanar）に位置することができる。
第１連結ピラー２２０は、下部再配線構造物２１０の下部絶縁層２１６の一部分を貫通し、下部再配線パターン２１２の上面と接することができる。したがって、第１連結ピラー２２０の最下端は、下部再配線構造物２１０の上面のレベルより低いレベルに位置することができる。
上部再配線構造物２６０上には、少なくとも２個の半導体チップ３００が付着される。少なくとも２個の半導体チップ３００は、第１半導体チップ３１０及び第２半導体チップ３２０を含んでもよい。第１半導体チップ３１０及び第２半導体チップ３２０は、上部再配線構造物２６０上に、互いに離隔されるようにも配置される。
少なくとも２個の半導体チップ３００のうち少なくとも１つは、例えば、中央処理装置（ＣＰＵ：central processing unit）チップ、グラフィック処理装置（ＧＰＵ：graphics processing unit）チップ又はアプリケーションプロセッサ（ＡＰ：application processor）チップであってよい。少なくとも２個の半導体チップ３００のうち少なくとも１つは、例えば、ＤＲＡＭ（dynamic random access memory）チップ、ＳＲＡＭ（static random access memory）チップ、フラッシュ（flash）メモリチップ、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）チップ、ＰＲＡＭ（phase-change random access memory）チップ、ＭＲＡＭ（magnetic random access memory）チップ又はＲＲＡＭ（登録商標（resistive random access memory））チップであってよい。
一部実施形態において、第１半導体チップ３１０は、中央処理装置チップ、グラフィック処理装置チップ又はアプリケーションプロセッサチップであり、第２半導体チップ３２０は、ＤＲＡＭチップ、ＳＲＡＭチップ、フラッシュメモリチップ、ＥＥＰＲＯＭチップ、ＰＲＡＭチップ、ＭＲＡＭチップ又はＲＲＡＭチップであり得る。
第１半導体チップ３１０は、第１半導体基板３１２、及び該第１半導体基板３１２の一面に配置される第１チップパッド３１４を含み、第２半導体チップ３２０は、第２半導体基板３２２、及び該第２半導体基板３２２の一面に配置される第２チップパッド３２４を含む。
第１半導体チップ３１０の第１チップパッド３１４、及び第２半導体チップ３２０の第２チップパッド３２４は、それぞれチップ連結部材３７０を介して、上部再配線構造物２６０の上部再配線パターン２６２とも連結される。チップ連結部材３７０は、例えば、バンプ、はんだ（solder）ボール又は導電性ピラーでもある。
第１半導体基板３１２及び第２半導体基板３２２は、例えば、シリコン（Ｓｉ）を含んでもよい。あるいは、第１半導体基板３１２及び第２半導体基板３２２は、ゲルマニウム（Ｇｅ）のような半導体元素、又はＳｉＣ（silicon carbide）、ＧａＡｓ（gallium arsenide）、ＩｎＡｓ（indium arsenide）及びＩｎＰ（indium phosphide）のような化合物半導体を含んでもよい。第１半導体基板３１２及び第２半導体基板３２２は、活性面と、該活性面と反対にある非活性面とを有することができる。一部実施形態において、第１半導体基板３１２及び第２半導体基板３２２のそれぞれの活性面は、上部再配線構造物２６０を向くことができる。
第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれは、第１半導体基板３１２及び第２半導体基板３２２のそれぞれの活性面に、多種の複数個別素子（individual devices）を含む半導体素子が形成されてもよい。
第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、上部再配線構造物２６０との間には、チップ連結部材３７０を覆い包むアンダーフィル物質層３８０が充填される。アンダーフィル物質層３８０は、例えば、毛細管アンダーフィル（capillary under-fill）方法によって形成されるエポキシ樹脂から形成されてよい。一部実施形態において、アンダーフィル物質層３８０は、非伝導性フィルム（ＮＣＦ：non-conductive film）であってもよい。
半導体パッケージ１は、例えば、ファンアウトパッケージ（fan-out package）であり得る。少なくとも２個の半導体チップ３００が占めるフットプリント（footprint）は、上部再配線構造物２６０及び下部再配線構造物２１０の水平面積よりも狭い。少なくとも２個の半導体チップ３００が占めるフットプリントは、上部再配線構造物２６０及び／又は下部再配線構造物２１０のすべてを垂直方向に重畳する。上部再配線構造物２６０の上部再配線パターン２６２の一部、及び下部再配線構造物２１０の下部再配線パターン２１２の一部は、少なくとも２個の半導体チップ３００が共に占めるフットプリントから、水平方向に外側にさらに突出するように延長され得る。
半導体パッケージ１は、下部再配線構造物２１０の下側に付着されるボード連結部材２７０をさらに含んでもよい。一部実施形態において、ボード連結部材２７０は、下部再配線構造物２１０が有する複数の下部絶縁層２１６のうち最下層を貫通するパッド開口部ＰＯを介して、下部再配線パターン２１２の下面と接することができる。ボード連結部材２７０は、例えば、バンプ、はんだボール又は導電性ピラーでもある。
一部実施形態において、半導体パッケージ１は、パッケージベース基板１００をさらに含んでもよい。パッケージベース基板１００は、ベースボード層１１０、並びに該ベースボード層１１０の上面及び下面にそれぞれ配置される上面パッド１２２及び下面パッド１２４を含んでもよい。
一部実施形態において、パッケージベース基板１００は、印刷回路基板（printed circuit board）であり得る。例えば、パッケージベース基板１００は、マルチレイヤ印刷回路基板（multi-layer printed circuit board）であり得る。ベースボード層１１０は、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも１つの物質を含んでよい。ベースボード層１１０は、例えば、ＦＲ４（Flame Retardant ４）、四官能性エポキシ（tetrafunctional epoxy）、ポリフェニレンエーテル（polyphenylene ether）、エポキシ／ポリフェニレンオキシド（epoxy/polyphenylene oxide）、ビスマレイミド・トリアジン（ＢＴ：bismaleimide triazine）、ソマウント（Thermount）、シアネートエステル（cyanate ester）、ポリイミド（polyimide）及び液晶高分子（liquid crystal polymer）のうちから選択される少なくとも１つの物質を含んでよい。
ベースボード層１１０の上面及び下面のそれぞれには、上面パッド１２２及び下面パッド１２４を露出させる上面ソルダレジスト層１３２及び下面ソルダレジスト層１３４が形成されてよい。上面パッド１２２には、ボード連結部材２７０が連結され、下面パッド１２４には、外部連結端子１５０が連結される。
パッケージベース基板１００は、上面パッド１２２と下面パッド１２４とを電気的に連結する配線パターン、及び該配線パターン間を電気的に連結する導電ビアを含んでもよい。配線パターンは、ベースボード層１１０の上面、下面及び／又は内部にも配置される。配線パターンは、例えば、ＥＤ（electrolytically deposited）銅ホイル（copper foil）、ＲＡ（rolled-annealed）銅ホイル、ステンレス・スチール・ホイル（stainless steel foil）、アルミニウムホイル（aluminum foil）、超極薄銅ホイル（ultra-thin copper foils）、スパッタされた銅（sputtered copper）、銅合金（copper alloys）などを含み得る。
導電ビアは、ベースボード層１１０の少なくとも一部分を貫通するように形成され得る。一部実施形態において、導電ビアは、銅、ニッケル、ステンレス・スチール又はベリリウム銅（beryllium copper）を含んでよい。
一部実施形態において、半導体パッケージ１が、パッケージベース基板１００を含まない場合、ボード連結部材２７０が、外部連結端子の機能を遂行することができる。
一部実施形態において、半導体パッケージ１は、熱放出部材５００をさらに含むことができる。熱放出部材５００は、例えば、ヒートスラッグ（heat slug）又はヒートシンク（heat sink）であり得る。熱放出部材５００は、図１Ａから分かるように、パッケージベース基板１００の上面と接し、少なくとも２個の半導体チップ３００を覆い包むことができるが、それに限定されるものではない。一部実施形態において、熱放出部材５００は、少なくとも２個の半導体チップ３００の上面と接し、パッケージベース基板１００の上面とは接しない。一部実施形態において、熱放出部材５００と、少なくとも２個の半導体チップ３００の上面との間には、熱伝導性界面物質層（ＴＩＭ：thermal interface material）が配置されてもよい。
一部実施形態において、熱放出部材５００の外側表面には、電磁波（ＥＭＩ：electro-magneticinterference）遮蔽層が形成されてもよい。電磁波遮蔽層は、パッケージベース基板１００が有する接地層と電気的に連結される。
図１Ｂは、半導体パッケージ内のインターポーザの連結配線パターン、及び上部再配線構造物の上部再配線パターンを概略的に示す平面レイアウトである。図１Ｂは、図１Ａに示された半導体パッケージ、及び図２〜図８に示された半導体パッケージそれぞれ内のインターポーザ、及び上部再配線構造物それぞれが有する配線を概略的に示す平面レイアウトである。
図１Ａ及び図１Ｂを共に参照すれば、インターポーザ２３０は、連結配線パターン２３４、及び該連結配線パターン２３４の両端と連結される第２連結ピラー２３６を含む。上部再配線構造物２６０は、上部ビアパターン２６４と第２連結ピラー２３６とを連結する上部再配線パターン２６２を含む。上部ビアパターン２６４は、第１半導体チップ３１０の第１チップパッド３１４、及び第２半導体チップ３２０の第２チップパッド３２４とも電気的に連結される。
上部再配線パターン２６２の幅Ｗ１及び最小ピッチＰ１は、それぞれ連結配線パターン２３４の幅Ｗ２及び最小ピッチＰ２より大きい値を有することができる。下部再配線パターン２１２の幅、最小ピッチ及び厚みは、上部再配線パターン２６２の幅Ｗ１、最小ピッチＰ１及び厚みｔ１と同一であるか、あるいは類似した値を有することができる。一部実施形態において、上部再配線パターン２６２の厚みｔ１は、連結配線パターン２３４の厚みｔ２より大きい値を有することができる。
第１半導体チップ３１０は、上部再配線構造物２６０の上部再配線パターン２６２及び上部ビアパターン２６４、第１連結ピラー２２０、並びに下部再配線構造物２１０の下部再配線パターン２１２及び下部ビアパターン２１４を介して、パッケージベース基板１００に電気的に連結され、第２半導体チップ３２０は、上部再配線構造物２６０の上部再配線パターン２６２及び上部ビアパターン２６４、第１連結ピラー２２０、並びに下部再配線構造物２１０の下部再配線パターン２１２及び下部ビアパターン２１４を介して、パッケージベース基板１００にも電気的に連結される。第１半導体チップ３１０と第２半導体チップ３２０は、半導体パッケージ１内において、下部再配線構造物２１０の下部再配線パターン２１２及び下部ビアパターン２１４を経由せず、上部再配線構造物２６０の上部再配線パターン２６２及び上部ビアパターン２６４、並びにインターポーザ２３０を介して、互いに電気的に連結される。
例えば、ボード連結部材２７０から、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれへの電力信号、接地信号、制御信号、クロック信号などの伝送、並びに第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれとボード連結部材２７０との間のデータ送信及び／又は受信は、下部再配線構造物２１０の下部再配線パターン２１２及び下部ビアパターン２１４、第１連結ピラー２２０、並びに上部再配線構造物２６０の上部再配線パターン２６２及び上部ビアパターン２６４を介して行われる。一方、例えば、第１半導体チップ３１０と第２半導体チップ３２０との間のデータ送信及び／又は受信、第１半導体チップ３１０と第２半導体チップ３２０との間のクロック同期のための信号伝達などは、下部再配線構造物２１０の下部再配線パターン２１２、及び下部ビアパターン２１４を経由せず、上部再配線構造物２６０の上部再配線パターン２６２及び上部ビアパターン２６４、並びにインターポーザ２３０を介して行われ得る。
本発明による半導体パッケージ１は、少なくとも２個の半導体チップ３００の間、例えば、第１半導体チップ３１０と第２半導体チップ３２０との間の信号を、相対的に微細ピッチ（fine pitch）を具現することができるインターポーザ２３０を介して伝達し、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれとボード連結部材２７０との間の信号を、相対的に低コストで生産することができる第１連結ピラー２２０及び下部再配線構造物２１０を介して伝達する。
例えば、２個の半導体チップのそれぞれとパッケージベース基板との間の信号、及び２個の半導体チップ間の信号を、いずれもインターポーザを介して伝達する半導体パッケージは、相対的に大きいサイズのインターポーザを含むので、製造コストが増大してしまう。反対に、２個の半導体チップそれぞれとパッケージベース基板との間の信号、及び２個の半導体チップ間の信号を、いずれも再配線構造物を介して伝達する半導体パッケージは、微細ピッチの具現が容易ではないので、半導体パッケージのサイズが増大するか、あるいは収率が減少してしまう。
しかし、本発明による半導体パッケージ１では、第１半導体チップ３１０と第２半導体チップ３２０との間の信号は、インターポーザ２３０を介して伝達され、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれとパッケージベース基板１００との間の信号は、第１連結ピラー２２０及び下部再配線構造物２１０を介して伝達されるので、要求されるインターポーザ２３０のサイズが相対的に小さくなる。したがって、半導体パッケージ１の製造コストの節減、及び収率の向上を共になすことができる。
図２〜図８は、本発明の一実施形態による半導体パッケージを示す断面図である。図２〜図８に係わる内容のうち、図１Ａ及び図１Ｂと重複する説明は省略され、違いを主として詳述する。
図２を参照すれば、半導体パッケージ１ａは、下部再配線構造物２１０、インターポーザ２３０、上部再配線構造物２６０、及び少なくとも２個の半導体チップ３００を含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０上に付着され得る。
半導体パッケージ１ａは、上部再配線構造物２６０上において、少なくとも２個の半導体チップ３００を覆い包むモールディング部材４００をさらに含む。モールディング部材４００は、例えば、ＥＭＣから形成されてよい。モールディング部材４００は、上部再配線構造物２６０の上面と、少なくとも２個の半導体チップ３００のそれぞれ、すなわち、第１半導体チップ３１０及び第２半導体チップ３２０の側面を覆い包むことができる。
モールディング部材４００は、少なくとも２個の半導体チップ３００のそれぞれの上面、すなわち、第１半導体チップ３１０の上面及び第２半導体チップ３２０の上面を覆わずに露出させることができる。モールディング部材４００の上面と、少なくとも２個の半導体チップ３００のそれぞれの上面、すなわち、第１半導体チップ３１０の上面及び第２半導体チップ３２０の上面は、同一平面上に位置することができる。
一部実施形態において、アンダーフィル物質層３８０は、ＭＵＦ（molded under-fill）で形成されるモールディング部材４００の一部分であり得る。熱放出部材５００は、少なくとも２個の半導体チップ３００の上面、及びモールディング部材４００の上面と接することができる。下部再配線構造物２１０の側面、充填絶縁層２５２の側面、上部再配線構造物２６０の側面、及びモールディング部材４００の側面は、相互に垂直方向に整列され得る。
図３を参照すれば、半導体パッケージ１ｂは、下部再配線構造物２１０、インターポーザ２３１、上部再配線構造物２６０、及び少なくとも２個の半導体チップ３００を含む。インターポーザ２３１は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０上に付着され得る。
インターポーザ２３１は、インターポーザ基板２３２と、インターポーザ基板２３２の上面に配置される連結配線パターン２３４と、連結配線パターン２３４の一部分上に配置される第２連結ピラー２３６と、インターポーザ基板２３２を貫通し、かつ連結配線パターン２３４の下面と接する貫通電極２３８とを含む。
貫通電極２３８は、連結配線パターン２３４と下部再配線パターン２１２とを電気的に連結することができる。一部実施形態において、貫通電極２３８と下部再配線パターン２１２との間には、ダイ接着フィルム２４０を貫通する連結バンプ２２５が配置されてもよい。ダイ接着フィルム２４０は、例えば、非伝導性フィルムであり得る。
一部実施形態において、連結バンプ２２５は、第１連結ピラー２２０と類似した方法で、下部再配線パターン２１２上に形成されてもよい。他の一部実施形態において、連結バンプ２２５は、インターポーザ２３１を製造する過程において、インターポーザ２３１の下面の貫通電極２３８上に形成されてもよい。さらに他の一部実施形態において、連結バンプ２２５は、インターポーザ２３１を製造する過程において、インターポーザ２３１の下面の貫通電極２３８上に形成された上側部分と、第１連結ピラー２２０と類似した方法で下部再配線パターン２１２上に形成された下側部分とを含み得る。
本発明による半導体パッケージ１ｂでは、少なくとも２個の半導体チップ３００の間、例えば、第１半導体チップ３１０と第２半導体チップ３２０との間の信号は、下部再配線構造物２１０を経ずに、インターポーザ２３１を介して伝達され、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、ボード連結部材２７０との間の信号のうち一部は、インターポーザ２３１を経ずに、第１連結ピラー２２０及び下部再配線構造物２１０を介して伝達され、他の一部は、インターポーザ２３１及び下部再配線構造物２１０を共に介して伝達されることができる。
例えば、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、ボード連結部材２７０との間の信号のうち、電力信号、接地信号、データの送受信などは、下部再配線構造物２１０を介して行われてよく、制御信号又はクロック信号の送受信などは、インターポーザ２３１及び下部再配線構造物２１０を共に介して行われることができるが、それらは、例示的なものであり、それらに限定されるものではない。すなわち、第１連結ピラー２２０及び貫通電極２３８のそれぞれの水平断面積と、それぞれの電気的特性とを考慮し、第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、ボード連結部材２７０との間の信号の経路を決定することができる。
図４を参照すれば、半導体パッケージ１ｃは、下部再配線構造物２１０、インターポーザ２３１、上部再配線構造物２６０、及び少なくとも２個の半導体チップ３００を含む。インターポーザ２３１は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０上に付着され得る。半導体パッケージ１ｃは、上部再配線構造物２６０上において、少なくとも２個の半導体チップ３００を覆い包むモールディング部材４００をさらに含む。
インターポーザ２３１は、インターポーザ基板２３２、該インターポーザ基板２３２の上面に配置される連結配線パターン２３４、連結配線パターン２３４の一部分上に配置される第２連結ピラー２３６、及びインターポーザ基板２３２を貫通し、連結配線パターン２３４の下面と接する貫通電極２３８を含む。
図５を参照すれば、半導体パッケージ１ｄは、下部再配線構造物２１０、インターポーザ２３０、上部再配線構造物２６０、及び少なくとも２個の半導体チップ３００を含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０上に付着され得る。
半導体パッケージ１ｄは、下部再配線構造物２１０に付着される受動素子６００をさらに含む。受動素子６００は、例えば、チップ抵抗、チップキャパシタ、インダクタンス、クロック発生のためのクオーツ（quartz）、又は温度センサなどであってよい。一部実施形態において、半導体パッケージ１ｄは、受動素子６００と類似し、下部再配線構造物２１０に付着されるスイッチ、ＤＣ・ＤＣコンバータ又は電圧レギュレータなどの能動素子をさらに含んでもよい。
受動素子６００は、第１連結ピラー２２０及びインターポーザ２３０と離隔されるように、下部再配線構造物２１０上に配置され得る。受動素子６００は、下部再配線パターン２１２の一部分上に配置され得る。受動素子６００は、例えば、下部再配線構造物２１０が有する最上端のレイヤ上に配置され、例えば、下部再配線構造物２１０が３層のレイヤを有する場合、第３下部レイヤＬＹ１３に配置される下部再配線パターン２１２上に配置され得る。
充填絶縁層２５２は、下部再配線構造物２１０と、上部再配線構造物２６０との間で、第１連結ピラー２２０、インターポーザ２３０及び受動素子６００を覆い包むことができる。
図６を参照すれば、半導体パッケージ１ｅは、下部再配線構造物２１０、該下部再配線構造物２１０に付着される受動素子６００、インターポーザ２３０、上部再配線構造物２６０、少なくとも２個の半導体チップ３００、及び上部再配線構造物２６０上で少なくとも２個の半導体チップ３００を覆い包むモールディング部材４００を含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、少なくとも２個の半導体チップ３００は、上部再配線構造物２６０上に付着され得る。
図７を参照すれば、半導体パッケージ１ｆは、下部再配線構造物２１０、インターポーザ２３０、上部再配線構造物２６０及び複数の半導体チップ３００ａを含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、複数の半導体チップ３００ａは、上部再配線構造物２６０上に付着され得る。
複数の半導体チップ３００ａは、第１半導体チップ３１０及び第２半導体チップ３３０を含むことができる。第１半導体チップ３１０は、例えば、中央処理装置チップ、グラフィック処理装置チップ又はアプリケーションプロセッサチップでもあり、第２半導体チップ３３０は、ＨＢＭ（high bandwidth memory）ＤＲＡＭ半導体チップであり得る。
一部実施形態において、第２半導体チップ３２０は、複数のメモリ半導体チップのスタックでもあってよく、ここで、ＪＥＤＥＣ標準化規格（Standard Definition）によれば、スタックは、１つのアセンブリ内にまとめられるシステムメモリ内のすべてのメモリチップを示す。すなわち、第２半導体チップ３２０は、複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを含んでよく、ここで、ＪＥＤＥＣ標準化規格によれば、スライスは、メモリチップのスタック内の１つのメモリチップを示す。
一部実施形態において、複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄのうち、最下側のスライス３３０ａは、直列・並列変換回路を含むバッファチップであってよく、残りスライス３３０ｂ、３３０ｃ、３３０ｄのそれぞれは、ＨＢＭ ＤＲＡＭ半導体チップであってよい。
複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄのそれぞれは、半導体基板３３２と、半導体基板３３２の活性面である下面に配置される下面チップパッド３３４とを含む。複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄのうち、最上側のスライス３３０ｄを除いたスライス３３０ａ、３３０ｂ、３３０ｃのそれぞれは、半導体基板３３２の非活性面である上面に配置される上面チップパッド３３６と下面チップパッド３３４とを電気的に連結する貫通電極３３８を有することができる。
複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄの間に、スライス連結端子３７２と、該スライス連結端子３７２を覆い包むスライス接着層３８２とを配置することができ、スライス連結端子３７２及びスライス接着層３８２は、複数のスライス３３０ａ、３３０ｂ、３３０ｃ、３３０ｄのうち、上側スライスの下面チップパッド３３４と、下側スライスの上面チップパッド３３６とを電気的に連結する。スライス連結端子３７２は、例えば、バンプやはんだボールであり得る。スライス接着層３８２は、例えば、非伝導性フィルムであり得る。
図８を参照すれば、半導体パッケージ１ｇは、下部再配線構造物２１０、下部再配線構造物２１０に付着される受動素子６００、インターポーザ２３０、上部再配線構造物２６０、複数の半導体チップ３００ａ、及び上部再配線構造物２６０上で複数の半導体チップ３００ａを覆い包むモールディング部材４００を含む。インターポーザ２３０は、下部再配線構造物２１０と、上部再配線構造物２６０との間に配置され、複数の半導体チップ３００ａは、上部再配線構造物２６０上にも付着され得る。
図９Ａ〜図９Ｉは、本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。具体的には、図９Ａ〜図９Ｉは、図１Ａに示される半導体パッケージの製造方法を段階的に示す断面図である。
図９Ａを参照すれば、離型フィルム（release film）２０が付着されたキャリア基板１０上に、下部再配線構造物２１０を形成する。下部再配線構造物２１０は、複数の下部絶縁層２１６と、複数の下部絶縁層２１６のそれぞれの上面又は下面に配置される下部再配線パターン２１２と、複数の下部絶縁層２１６のそれぞれを貫通する下部ビアパターン２１４を含むことができる。
下部再配線構造物２１０は、複数の下部絶縁層２１６のそれぞれと、下部再配線パターン２１２又は下部ビアパターン２１４と下部再配線パターン２１２の双方を順次に積層して形成することができる。
例えば、下部再配線構造物２１０の具体的な製造方法は、次の通りである。まず、最下層の下部絶縁層２１６を形成し、該最下層の下部絶縁層２１６上に、最下端のレイヤ、例えば、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２を形成する。その後、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２の一部分を露出させる下部絶縁層２１６を、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２上に形成し、下部再配線パターン２１２と連結され、第１下部レイヤＬＹ１１を構成する下部ビアパターン２１４を形成する。このとき、下部ビアパターン２１４と下部再配線パターン２１２は、共に形成されて一体をなすことができる。そのような過程を反復し、複数の下部絶縁層２１６、第１下部レイヤＬＹ１１、第２下部レイヤＬＹ１２及び第３下部レイヤＬＹ１３を含む複数層のレイヤを有する下部再配線構造物２１０を形成することができる。
一部実施形態において、下部再配線構造物２１０の最上層の下部絶縁層２１６は、最上端のレイヤ、例えば、第３下部レイヤＬＹ１３を構成する下部再配線パターン２１２をいずれも覆うように形成されてもよい。
図９Ｂを参照すれば、一例として、下部再配線構造物２１０の最上端のレイヤと連結される、例えば第３下部レイヤＬＹ１３を構成する下部再配線パターン２１２と連結される第１連結ピラー２２０を、下部再配線構造物２１０上に形成する。
第１連結ピラー２２０を形成するために、下部再配線構造物２１０上に、第１連結ピラー２２０が形成される位置をオープンさせるマスクパターンを形成した後、マスクパターンをエッチングマスクとして使用して、下部再配線構造物２１０の最上層の下部絶縁層２１６の露出部分を除去し、これにより、下部再配線構造物２１０の最上端のレイヤ、例えば、第３下部レイヤＬＹ１３を構成する下部再配線パターン２１２の一部分を露出させる。その後、露出された下部再配線パターン２１２上に無電解メッキを遂行し、第１連結ピラー２２０を形成することができる。一部実施形態において、下部再配線構造物２１０上にシード層を形成した後、シード層をシードとして使用して無電解メッキを遂行して導電物質層を形成した後、マスクパターンを除去し、第１連結ピラー２２０を形成することができる。
図９Ｃを参照すれば、下部再配線構造物２１０上に、インターポーザ２３０を付着させる。インターポーザ２３０は、第１連結ピラー２２０と離隔されるように、下部再配線構造物２１０にも配置され得る。インターポーザ２３０は、例えば、ダイ接着フィルム２４０により、下部再配線構造物２１０上に付着され得る。インターポーザ２３０は、下部再配線構造物２１０に含まれる複数の下部絶縁層２１６のうち最上層の上面に付着され得る。
インターポーザ２３０は、インターポーザ基板２３２、該インターポーザ基板２３２の上面に配置される連結配線パターン２３４、及び連結配線パターン２３４の一部分上に配置される第２連結ピラー２３６を含んでもよい。インターポーザ基板２３２の上面は、第１連結ピラー２２０の最上端より低いレベルに位置することができる。
図３に示された半導体パッケージ１ｂ、又は図４に示された半導体パッケージ１ｃは、インターポーザ２３０の代わりに、図３又は図４に示されたインターポーザ基板２３２と、インターポーザ基板２３２の上面に配置される連結配線パターン２３４と、連結配線パターン２３４の一部分上に配置される第２連結ピラー２３６と、インターポーザ基板２３２を貫通し、かつ連結配線パターン２３４の下面と接する貫通電極２３８とを含むインターポーザ２３１を、下部再配線構造物２１０上に付着させて形成することができる。
図９Ｄを参照すれば、下部再配線構造物２１０上に、第１連結ピラー２２０及びインターポーザ２３０を覆う充填絶縁物質層２５０を形成する。充填絶縁物質層２５０は、ＥＭＣ（epoxy molding compound）又は高分子物質から形成され得る。
図５に示された半導体パッケージ１ｄ、又は図６に示された半導体パッケージ１ｅは、充填絶縁物質層２５０を形成する前に、図５又は図６に示された受動素子６００を、第１連結ピラー２２０及びインターポーザ２３０と離隔されるように、下部再配線構造物２１０に付着させて形成することができる。
図９Ｅを参照すれば、図９Ｄに示された離型フィルム２０が付着されたキャリア基板１０を、下部再配線構造物２１０から分離する。その後、複数の下部絶縁層２１６のうち最下層の下部絶縁層２１６の一部分を除去し、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２の一部分が露出されるパッド開口部ＰＯを形成し、パッド開口部ＰＯを介して、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２の下面と接するボード連結部材２７０を付着させる。
図９Ｆを参照すれば、第１連結ピラー２２０及び第２連結ピラー２３６が露出されるように、図９Ｅに示された充填絶縁物質層２５０の上側の一部分を除去し、充填絶縁層２５２を形成する。充填絶縁層２５２は、下部再配線構造物２１０の上面、及び第１連結ピラー２２０の側面を覆い、第２連結ピラー２３６の最上端を除いたインターポーザ２３０の側面及び上面を覆うことができる。すなわち、充填絶縁層２５２は、第１連結ピラー２２０及び第２連結ピラー２３６のそれぞれの側面を覆うが、上面を覆わずに露出させることができる。
第１連結ピラー２２０の最上端、第２連結ピラー２３６の最上端、及び上部再配線構造物２６０下面は、同一レベルに位置するように形成することができる。また、第１連結ピラー２２０の最上端、第２連結ピラー２３６の最上端、及び充填絶縁層２５２の上面は、同一平面上に位置するように形成することができる。
図９Ｇを参照すれば、充填絶縁層２５２上に、上部再配線構造物２６０を形成する。上部再配線構造物２６０は、少なくとも１層の上部絶縁層２６６と、少なくとも１層の上部絶縁層２６６の上面又は下面に配置される上部再配線パターン２６２と、上部絶縁層２６６を貫通する上部ビアパターン２６４を含んでもよい。
上部再配線構造物２６０は、上部ビアパターン２６４又は上部再配線パターン２６２と上部再配線パターン２６２、そして上部絶縁層２６６を順次に積層して形成することができる。
例えば、上部再配線構造物２６０の具体的な製造方法は、次の通りである。まず、上部再配線構造物２６０の最下端のレイヤ、例えば、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２を、第１連結ピラー２２０及び第２連結ピラー２３６それぞれと接するように形成する。その後、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２の一部分を露出させる上部絶縁層２６６を、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２上に形成し、上部再配線パターン２６２と連結され、第１上部レイヤＬＹ２１を構成する上部ビアパターン２６４を形成する。このとき、上部ビアパターン２６４と上部再配線パターン２６２は、共に形成され、一体をなすことができる。そのような過程を介して、少なくとも１層の上部絶縁層２６６と、第１上部レイヤＬＹ２１及び第２上部レイヤＬＹ２２を含む複数層のレイヤを有する上部再配線構造物２６０とを形成することができる。
上部再配線構造物２６０が有するレイヤの層数は、下部再配線構造物２１０が有するレイヤの層数より少ないように形成することができる。例えば、下部再配線構造物２１０は、少なくとも３層のレイヤを有するように形成することができ、上部再配線構造物２６０は、下部再配線構造物２１０が有するレイヤの層数より少ない、少なくとも２層のレイヤを有するように形成することができる。
図９Ｈを参照すれば、上部再配線構造物２６０上に、少なくとも２個の半導体チップ３００を付着させる。少なくとも２個の半導体チップ３００は、第１半導体チップ３１０及び第２半導体チップ３２０を含んでもよい。
第１半導体チップ３１０の第１チップパッド３１４、及び第２半導体チップ３２０の第２チップパッド３２４は、それぞれチップ連結部材３７０を介して、上部再配線構造物２６０の上部再配線パターン２６２と連結される。
第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、上部再配線構造物２６０との間には、チップ連結部材３７０を覆い包むアンダーフィル物質層３８０が充填されるように形成することができる。
図７に示された半導体パッケージ１ｆは、第２半導体チップ３２０の代わりに、図７に図示される第２半導体チップ３３０を上部再配線構造物２６０上に付着させて形成することができる。
図９Ｉを参照すれば、ベースボード層１１０、並びにベースボード層１１０の上面及び下面にそれぞれ配置される上面パッド１２２及び下面パッド１２４を含むパッケージベース基板１００を準備した後、ボード連結部材２７０がパッケージベース基板１００の上面パッド１２２に連結されるように、図９Ｈの結果物をパッケージベース基板１００上に付着させる。
パッケージベース基板１００の下面パッド１２４には、外部連結端子１５０を付着させる。
その後、図１Ａから分かるように、熱放出部材５００を、少なくとも２個の半導体チップ３００の上面と接するように配置し、半導体パッケージ１を形成することができる。一部実施形態において、熱放出部材５００を、パッケージベース基板１００の上面と接し、かつ少なくとも２個の半導体チップ３００を覆い包むように配置して、半導体パッケージ１を形成することができる。
図１０Ａ〜図１０Ｇは、本発明の一実施形態による半導体パッケージの製造方法を段階的に示す断面図である。具体的には、図１０Ａ〜図１０Ｇは、図２に示された半導体パッケージの製造方法を段階的に示す断面図であり、図１０Ａは、図９Ｄ以後の段階を示す。
図１０Ａを参照すれば、第１連結ピラー２２０及び第２連結ピラー２３６が露出されるように、図９Ｄに示された充填絶縁物質層２５０の上側の一部分を除去し、充填絶縁層２５２を形成する。充填絶縁層２５２は、下部再配線構造物２１０の上面及び第１連結ピラー２２０の側面を覆い、第２連結ピラー２３６の最上端を除いたインターポーザ２３０の側面及び上面を覆うことができる。すなわち、充填絶縁層２５２は、第１連結ピラー２２０及び第２連結ピラー２３６のそれぞれの側面を覆うが、上面を覆わずに露出させることができる。
図１０Ｂを参照すれば、充填絶縁層２５２上に、上部再配線構造物２６０を形成する。上部再配線構造物２６０は、少なくとも１層の上部絶縁層２６６、該少なくとも１層の上部絶縁層２６６の上面又は下面に配置される上部再配線パターン２６２、そして上部絶縁層２６６を貫通する上部ビアパターン２６４を含んでもよい。
上部再配線構造物２６０は、上部再配線パターン２６２又は上部ビアパターン２６４と上部再配線パターン２６２、そして上部絶縁層２６６を順次に積層して形成することができる。
例えば、上部再配線構造物２６０の具体的な製造方法は、次の通りである。まず、上部再配線構造物２６０の最下端のレイヤ、例えば、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２を、第１連結ピラー２２０及び第２連結ピラー２３６のそれぞれと接するように形成する。その後、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２の一部分を露出させる上部絶縁層２６６を、第１上部レイヤＬＹ２１を構成する上部再配線パターン２６２上に形成し、上部再配線パターン２６２と連結され、第１上部レイヤＬＹ２１を構成する上部ビアパターン２６４を形成する。このとき、上部ビアパターン２６４と上部再配線パターン２６２は、共に形成されて一体をなすことができる。そのような過程を介して、少なくとも１層の上部絶縁層２６６と、第１上部レイヤＬＹ２１及び第２上部レイヤＬＹ２２を含む複数層のレイヤを有する上部再配線構造物２６０とを形成することができる。
上部再配線構造物２６０が有するレイヤの層数は、下部再配線構造物２１０が有するレイヤの層数より少ないように形成することができる。例えば、下部再配線構造物２１０は、少なくとも３層のレイヤを有するように形成することができ、上部再配線構造物２６０は、下部再配線構造物２１０が有するレイヤの層数より少ない少なくとも２層のレイヤを有するように形成することができる。
図１０Ｃを参照すれば、上部再配線構造物２６０上に、少なくとも２個の半導体チップ３００を付着させる。少なくとも２個の半導体チップ３００は、第１半導体チップ３１０及び第２半導体チップ３２０を含んでよい。
第１半導体チップ３１０の第１チップパッド３１４、及び第２半導体チップ３２０の第２チップパッド３２４は、それぞれチップ連結部材３７０を介して、上部再配線構造物２６０の上部再配線パターン２６２と連結される。
第１半導体チップ３１０及び第２半導体チップ３２０のそれぞれと、上部再配線構造物２６０との間には、チップ連結部材３７０を覆い包むアンダーフィル物質層３８０が充填されるように形成することができる。
図８に示された半導体パッケージ１ｇは、第２半導体チップ３２０の代わりに、図８に示された第２半導体チップ３３０を、上部再配線構造物２６０上に付着させて形成することができる。
図１０Ｄを参照すれば、上部再配線構造物２６０上において、少なくとも２個の半導体チップ３００を覆い包む予備モールディング部材４００Ｐを形成する。モールディング部材４００Ｐは、例えば、ＥＭＣから形成され得る。予備モールディング部材４００Ｐは、上部再配線構造物２６０の上面と、少なくとも２個の半導体チップ３００のそれぞれ、すなわち、第１半導体チップ３１０及び第２半導体チップ３２０の側面及び上面とを覆い包むことができる。
図１０Ｅを参照すれば、少なくとも２個の半導体チップ３００のそれぞれ、すなわち、第１半導体チップ３１０及び第２半導体チップ３２０の上面が露出されるように、図１０Ｄに示された予備モールディング部材４００Ｐの上側の一部分を除去し、モールディング部材４００を形成する。モールディング部材４００の上面と、少なくとも２個の半導体チップ３００のそれぞれの上面、すなわち、第１半導体チップ３１０の上面及び第２半導体チップ３２０の上面は、同一平面上に位置するように形成することができる。モールディング部材４００は、上部再配線構造物２６０の上面と、少なくとも２個の半導体チップ３００のそれぞれ、すなわち、第１半導体チップ３１０及び第２半導体チップ３２０の側面を覆い包むことができる。
図１０Ｆを参照すれば、図１０Ｅに示された離型フィルム２０が付着されたキャリア基板１０を、下部再配線構造物２１０から分離する。その後、複数の下部絶縁層２１６のうち最下層の下部絶縁層２１６の一部分を除去し、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２の一部分が露出されるパッド開口部ＰＯを形成し、パッド開口部ＰＯを介して、第１下部レイヤＬＹ１１を構成する下部再配線パターン２１２の下面と接するボード連結部材２７０を付着させる。
図１０Ｇを参照すれば、ベースボード層１１０と、ベースボード層１１０の上面及び下面にそれぞれ配置される上面パッド１２２及び下面パッド１２４とを含む、パッケージベース基板１００を準備した後、ボード連結部材２７０が、パッケージベース基板１００の上面パッド１２２に連結されるように、図１０Ｆの結果物をパッケージベース基板１００上に付着させる。
パッケージベース基板１００の下面パッド１２４には、外部連結端子１５０を付着させる。
その後、図２から分かるように、熱放出部材５００を少なくとも２個の半導体チップ３００の上面と接するように配置し、半導体パッケージ１ａを形成することができる。一部実施形態において、熱放出部材５００を、パッケージベース基板１００の上面と接し、かつ少なくとも２個の半導体チップ３００を覆い包むように配置し、半導体パッケージ１ａを形成することができる。
図１１〜図１４は、本発明の一実施形態による半導体パッケージの平面配置図である。図１Ａ〜図８に示された半導体パッケージ１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇは、図１１〜図１４に図示される半導体パッケージ２、３、４、５の全部又は一部分に係わる断面図でもある。
図１１を参照すれば、半導体パッケージ２は、インターポーザ２３０ａ上の上部再配線構造物２６０と、上部再配線構造物２６０上に配置される第１半導体チップ３１０ａ及び第２半導体チップ３２０ａを含む少なくとも２個の半導体チップ３０２とを含む。
第１半導体チップ３１０ａと第２半導体チップ３２０ａは、互いに離隔されるように、上部再配線構造物２６０上に配置され得る。第１半導体チップ３１０ａの一部分、及び第２半導体チップ３２０ａの一部分は、インターポーザ２３０ａの互いに異なる部分とそれぞれオーバーラップされる。
第１半導体チップ３１０ａと第２半導体チップ３２０ａは、半導体パッケージ２内において、上部再配線構造物２６０及びインターポーザ２３０ａを介して、互いに電気的に連結される。
例えば、第１半導体チップ３１０ａと第２半導体チップ３２０ａとのデータ送信及び／又は受信、第１半導体チップ３１０ａと第２半導体チップ３２０ａとのクロック同期のための信号伝達などは、上部再配線構造物２６０及びインターポーザ２３０を介して行われ得る。
本発明による半導体パッケージ２では、第１半導体チップ３１０ａと第２半導体チップ３２０ａとの間の信号は、上部再配線構造物２６０及びインターポーザ２３０ａを介して伝達され、他の信号は、インターポーザ２３０ａを経由しないので、要求されるインターポーザ２３０ａのサイズが相対的に小さくなる。したがって、半導体パッケージ２の製造コストの節減、及び収率の向上を共になすことができる。
図１２は、本発明の一実施形態による半導体パッケージの平面配置図である。
図１２を参照すれば、半導体パッケージ３は、複数のインターポーザ２３０ｂ上の上部再配線構造物２６０と、該上部再配線構造物２６０上に配置される複数の半導体チップ３０３とを含む。複数の半導体チップ３０３のそれぞれは、互いに離隔されるように、上部再配線構造物２６０上に配置され得る。複数の半導体チップ３０３は、メイン半導体チップ３１０ｂ、第１サブ半導体チップ３２０ｂ−Ｉ、第２サブ半導体チップ３２０ｂ−ＩＩ、第３サブ半導体チップ３２０ｂ−ＩＩＩ及び第４サブ半導体チップ３２０ｂ−ＩＶを含んでもよい。
複数のインターポーザ２３０ｂは、互いに離隔され得る。複数のインターポーザ２３０ｂは、第１サブインターポーザ２３０ｂ−Ｉ、第２サブインターポーザ２３０ｂ−ＩＩ、第３サブインターポーザ２３０ｂ−ＩＩＩ及び第４サブインターポーザ２３０ｂ−ＩＶを含んでもよい。
メイン半導体チップ３１０ｂの互いに異なる一部分は、複数のインターポーザ２３０ｂのそれぞれの一部分とオーバーラップされる。第１サブ半導体チップ３２０ｂ−Ｉ、第２サブ半導体チップ３２０ｂ−ＩＩ、第３サブ半導体チップ３２０ｂ−ＩＩＩ及び第４サブ半導体チップ３２０ｂ−ＩＶのそれぞれの一部分は、第１サブインターポーザ２３０ｂ−Ｉ、第２サブインターポーザ２３０ｂ−ＩＩ、第３サブインターポーザ２３０ｂ−ＩＩＩ及び第４サブインターポーザ２３０ｂ−ＩＶのそれぞれの一部分とオーバーラップされる。
図１２では、複数の半導体チップ３０３が、１個のメイン半導体チップ３１０ｂとその周辺に配置される４個のサブ半導体チップ、すなわち、第１サブ半導体チップ３２０ｂ−Ｉ、第２サブ半導体チップ３２０ｂ−ＩＩ、第３サブ半導体チップ３２０ｂ−ＩＩＩ及び第４サブ半導体チップ３２０ｂ−ＩＶを含むように図示されているが、それらは、例示的なものであり、複数の半導体チップ３０３は、１個のメイン半導体チップ３１０ｂと、その周辺に配置される２個以上のサブ半導体チップと、を含んでもよい。複数のインターポーザ２３０ｂの個数は、複数の半導体チップ３０３に含まれるサブ半導体チップの個数と同一であるか、あるいはサブ半導体チップの個数の整数倍でもある。
メイン半導体チップ３１０ｂと、第１サブ半導体チップ３２０ｂ−Ｉ、第２サブ半導体チップ３２０ｂ−ＩＩ、第３サブ半導体チップ３２０ｂ−ＩＩＩ及び第４サブ半導体チップ３２０ｂ−ＩＶのそれぞれは、半導体パッケージ３内において、上部再配線構造物２６０、第１サブインターポーザ２３０ｂ−Ｉ、第２サブインターポーザ２３０ｂ−ＩＩ、第３サブインターポーザ２３０ｂ−ＩＩＩ及び第４サブインターポーザ２３０ｂ−ＩＶのそれぞれを介して、互いに電気的に連結される。
本発明による半導体パッケージ３は、メイン半導体チップ３１０ｂと、第１サブ半導体チップ３２０ｂ−Ｉ、第２サブ半導体チップ３２０ｂ−ＩＩ、第３サブ半導体チップ３２０ｂ−ＩＩＩ及び第４サブ半導体チップ３２０ｂ−ＩＶのそれぞれとの間の信号は、上部再配線構造物２６０、互いに離隔される第１サブインターポーザ２３０ｂ−Ｉ、第２サブインターポーザ２３０ｂ−ＩＩ、第３サブインターポーザ２３０ｂ−ＩＩＩ、及び第４サブインターポーザ２３０ｂ−ＩＶのそれぞれを介して伝達され、他の信号は、複数のインターポーザ２３０ｂを経由しないので、要求される複数のインターポーザ２３０ｂのサイズが相対的に小さくなる。したがって、半導体パッケージ３の製造コストの節減、及び収率の向上を共になすことができる。
図１３は、本発明の一実施形態による半導体パッケージの平面配置図である。
図１３を参照すれば、半導体パッケージ４は、互いに離隔される複数のインターポーザ２３０ｃ上の上部再配線構造物２６０と、上部再配線構造物２６０上に配置される第１半導体チップ３１０ｃ、第２半導体チップ３２０ｃ及び第３半導体チップ３３０ｃを含む複数の半導体チップ３０４とを含む。複数のインターポーザ２３０ｃは、第１サブインターポーザ２３０ｃ−Ｉ及び第２サブインターポーザ２３０ｃ−ＩＩを含んでもよい。
第１半導体チップ３１０ｃ、第２半導体チップ３２０ｃ及び第３半導体チップ３３０ｃは、互いに離隔されるように、上部再配線構造物２６０上に配置され得る。第１半導体チップ３１０ｃの一部分、及び第２半導体チップ３２０ｃの一部分は、第１サブインターポーザ２３０ｃ−Ｉの互いに異なる部分とそれぞれオーバーラップされ、第２半導体チップ３２０ｃの一部分、及び第３半導体チップ３３０ｃの一部分は、第２サブインターポーザ２３０ｃ−ＩＩの互いに異なる部分とそれぞれオーバーラップされる。
第１半導体チップ３１０ｃと第２半導体チップ３２０ｃは、半導体パッケージ４内において、上部再配線構造物２６０及び第１サブインターポーザ２３０ｃ−Ｉを介して、互いに電気的に連結され、第２半導体チップ３２０ｃと第３半導体チップ３３０ｃは、半導体パッケージ４内において、上部再配線構造物２６０及び第２サブインターポーザ２３０ｃ−ＩＩを介して、互いに電気的に連結される。
本発明による半導体パッケージ４は、第１半導体チップ３１０ｃと第２半導体チップ３２０ｃとの間の信号、及び第２半導体チップ３２０ｃと第３半導体チップ３３０ｃとの間の信号は、上部再配線構造物２６０、及び互いに離隔される複数のインターポーザ２３０ｃを介して伝達され、他の信号は、複数のインターポーザ２３０ｃを経由しないので、要求される複数のインターポーザ２３０ｃのサイズが相対的に小さくなる。したがって、半導体パッケージ４の製造コストの節減、及び収率の向上を共になすことができる。
図１４は、本発明の一実施形態による半導体パッケージの平面配置図である。
図１４を参照すれば、半導体パッケージ５は、互いに離隔される複数のインターポーザ２３０ｄ上の上部再配線構造物２６０と、該上部再配線構造物２６０上に配置される第１半導体チップ３１０ｄ及び第２半導体チップ３２０ｄを含む少なくとも２個の半導体チップ３０５とを含む。複数のインターポーザ２３０ｄは、第１サブインターポーザ２３０ｄ−Ｉ及び第２サブインターポーザ２３０ｄ−ＩＩを含んでもよい。
第１半導体チップ３１０ｄと第２半導体チップ３２０ｄは、互いに離隔されるように、上部再配線構造物２６０上にも配置される。第１半導体チップ３１０ｄの互いに異なる一部分、及び第２半導体チップ３２０ｄの互いに異なる一部分は、複数のインターポーザ２３０ｄの互いに異なる部分とそれぞれオーバーラップされる。具体的に、第１半導体チップ３１０ｄの互いに異なる一部分は、第１サブインターポーザ２３０ｄ−Ｉの一部分、及び第２サブインターポーザ２３０ｄ−ＩＩの一部分とオーバーラップされ、第２半導体チップ３２０ｄの互いに異なる一部分は、第１サブインターポーザ２３０ｄ−Ｉの他の一部分、及び第２サブインターポーザ２３０ｄ−ＩＩの他の一部分とオーバーラップされる。
第１半導体チップ３１０ｄと第２半導体チップ３２０ｄは、半導体パッケージ５内において、上部再配線構造物２６０及び第１サブインターポーザ２３０ｄ−Ｉを介して、並びに再配線構造物２６０及び第２サブインターポーザ２３０ｄ−ＩＩを介して、互いに電気的に連結され得る。
本発明による半導体パッケージ５では、第１半導体チップ３１０ｄと第２半導体チップ３２０ｄとの間の信号は、上部再配線構造物２６０及び複数のインターポーザ２３０ｄを介して伝達され、他の信号は、複数のインターポーザ２３０ｄを経由しない。また、複数のインターポーザ２３０ｄは、互いに離隔される第１サブインターポーザ２３０ｄ−Ｉ及び第２サブインターポーザ２３０ｄ−ＩＩを含むので、要求される複数のインターポーザ２３０ｄのサイズが相対的に小さくなる。また、第１半導体チップ３１０ｄと第２半導体チップ３２０ｄとの間の信号は、互いに離隔される第１サブインターポーザ２３０ｄ−Ｉ及び第２サブインターポーザ２３０ｄ−ＩＩに分離されて伝達されるので、第１半導体チップ３１０ｄ及び第２半導体チップ３２０ｄのそれぞれの信号伝達のためのチップパッド（例えば、第１チップパッド３１４（図１Ａ）及び第２チップパッド３２４（図１Ａ））の設計自由度が増大する。したがって、半導体パッケージ５の製造コストの節減、及び収率の向上を共になすことができる。
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前述の実施形態に限定されるものではなく、本発明の技術的思想及び範囲内において、当技術分野の当業者によってさまざまな変形及び変更が可能であろう。
本発明に係るインターポーザを有する半導体パッケージは、例えば、電子機器関連の技術分野に効果的に適用可能である。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、２、３、４、５ 半導体パッケージ
１００ パッケージベース基板
２１０ 下部再配線構造物
２２０ 第１連結ピラー
２３０、２３１、２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ インターポーザ
２３６ 第２連結ピラー
２５２ 充填絶縁層
２６０ 上部再配線構造物
３００、３００ａ、３０２、３０３、３０４、３０５ 半導体チップ

Claims (20)

  1. 複数の下部絶縁層と、前記複数の下部絶縁層のそれぞれの上面又は下面のうち少なくとも一面に配置される複数の下部再配線パターンとを有する下部再配線構造物と、
    前記複数の下部再配線パターンの一部分上にそれぞれ配置される複数の第１連結ピラーと、
    前記下部再配線構造物の上に前記複数の第１連結ピラーと離隔されるように配置され、かつインターポーザ基板と、前記インターポーザ基板の上面に配置される複数の連結配線パターンと、前記複数の連結配線パターンのそれぞれの一部分上に配置される複数の第２連結ピラーとを含む、インターポーザと、
    少なくとも１層の上部絶縁層と、前記少なくとも１層の上部絶縁層の上面又は下面に配置され、前記複数の第１連結ピラー及び前記複数の第２連結ピラーのそれぞれと連結される複数の上部再配線パターンとを有する、上部再配線構造物と、
    前記上部再配線構造物の上に付着され、前記複数の上部再配線パターンと電気的に連結されて互いに離隔される、少なくとも２個の半導体チップと、を含む半導体パッケージ。
  2. 前記下部再配線構造物及び前記上部再配線構造物のそれぞれは、前記複数の下部再配線パターン及び前記複数の上部再配線パターンが配置される回路配線を有する複数のレイヤを有し、
    前記上部再配線構造物が有するレイヤの層数は、前記下部再配線構造物が有するレイヤの層数より少ないことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１連結ピラーの高さは、前記第２連結ピラーの高さより高いことを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記第１連結ピラーの高さは、前記インターポーザの高さより大きい値を有することを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記第１連結ピラーの最上端と前記第２連結ピラーの最上端は、同一レベルに位置することを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記第１連結ピラーの最下端は、前記インターポーザの下面より低いレベルに位置することを特徴とする請求項１に記載の半導体パッケージ。
  7. 前記下部再配線構造物と前記上部再配線構造物との間で、前記第１連結ピラー及び前記インターポーザを覆い包む充填絶縁層をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
  8. 前記複数の第１連結ピラーの最上端、前記複数の第２連結ピラーの最上端、及び前記充填絶縁層の上面は、同一平面上に位置することを特徴とする請求項７に記載の半導体パッケージ。
  9. パッケージベース基板と、
    前記パッケージベース基板の上に配置され、複数の下部再配線パターンを有する下部再配線構造物と、
    前記下部再配線構造物の上で互いに離隔されるように配置され、かつ前記複数の下部再配線パターンの一部分とそれぞれ連結される複数の第１連結ピラーと、複数の連結配線パターンとを有する、少なくとも１つのインターポーザと、
    前記複数の第１連結ピラー及び前記少なくとも１つのインターポーザの上で、前記複数の第１連結ピラー及び前記複数の連結配線パターンと電気的に連結される複数の上部再配線パターンを有する、上部再配線構造物と、
    前記上部再配線構造物の上に互いに離隔されて付着され、前記複数の上部再配線パターンと電気的に連結される、少なくとも２個の半導体チップと、を含む半導体パッケージ。
  10. 前記少なくとも２個の半導体チップの間の信号伝達は、前記上部再配線構造物及び前記インターポーザを介して行われ、
    前記少なくとも２個の半導体チップそれぞれと、前記パッケージベース基板との間の信号伝達は、前記上部再配線構造物、前記第１連結ピラー及び前記下部再配線構造物を介して行われることを特徴とする請求項９に記載の半導体パッケージ。
  11. 前記複数の上部再配線パターンの最小ピッチは、前記複数の連結配線パターンの最小ピッチより大きい値を有することを特徴とする請求項９に記載の半導体パッケージ。
  12. 前記複数の上部再配線パターンの幅及び厚みは、前記複数の連結配線パターンの幅及び厚みよりそれぞれ大きい値を有することを特徴とする請求項９に記載の半導体パッケージ。
  13. 前記少なくとも２個の半導体チップは、メイン半導体チップ及び複数個のサブ半導体チップを含み、
    前記少なくとも１つのインターポーザは、前記メイン半導体チップの一部分、及び前記複数個のサブ半導体チップのそれぞれの一部分とオーバーラップし、前記メイン半導体チップ、及び前記複数個のサブ半導体チップのそれぞれを電気的に連結する、複数個のサブインターポーザを含むことを特徴とする請求項９に記載の半導体パッケージ。
  14. 前記少なくとも２個の半導体チップは、第１半導体チップ、第２半導体チップ及び第３半導体チップを含み、
    前記少なくとも１つのインターポーザは、前記第１半導体チップの一部分、及び前記第２半導体チップの一部分とそれぞれオーバーラップし、前記第１半導体チップと前記第２半導体チップとを電気的に連結する第１サブインターポーザと、前記第２半導体チップの一部分及び前記第３半導体チップの一部分とそれぞれオーバーラップし、前記第２半導体チップと前記第３半導体チップとを電気的に連結する第２サブインターポーザと、を含むことを特徴とする請求項９に記載の半導体パッケージ。
  15. 前記少なくとも２個の半導体チップの上面と接する熱放出部材をさらに含むことを特徴とする請求項９に記載の半導体パッケージ。
  16. 前記熱放出部材は、前記パッケージベース基板の上面と接し、前記少なくとも２個の半導体チップを覆い包むことを特徴とする請求項１５に記載の半導体パッケージ。
  17. 前記少なくとも２個の半導体チップは、第１半導体チップ及び第２半導体チップを含み、
    前記少なくとも１つのインターポーザは、それぞれ前記第１半導体チップと前記第２半導体チップとを電気的に連結し、前記第１半導体チップの一部分及び前記第２半導体チップの一部分とオーバーラップする第１サブインターポーザ、並びに前記第１半導体チップの他の一部分、及び前記第２半導体チップの他の一部分とオーバーラップする第２サブインターポーザを含むことを特徴とする請求項９に記載の半導体パッケージ。
  18. 複数の下部再配線パターンを有する下部再配線構造物と、
    前記下部再配線構造物の上で、前記複数の下部再配線パターンと連結される複数の第１連結ピラーと、インターポーザ基板と、前記インターポーザ基板の上の複数の連結配線パターンと、前記複数の連結配線パターンの上の複数の第２連結ピラーとを有する、インターポーザと、
    前記複数の第１連結ピラー及び前記インターポーザの上で、前記複数の第１連結ピラー及び前記複数の第２連結ピラーと電気的に連結される複数の上部再配線パターンを有する、上部再配線構造物と、
    前記上部再配線構造物の上に付着され、前記複数の上部再配線パターンと電気的に連結される、少なくとも２個の半導体チップと、を含み、
    前記複数の上部再配線パターンの一部、及び前記複数の下部再配線パターンの一部は、前記少なくとも２個の半導体チップが共に占めるフットプリントから水平方向に外側にさらに突出するように延長される、半導体パッケージ。
  19. 前記下部再配線構造物の上で、前記複数の下部再配線パターンの一部と連結される受動素子をさらに含むことを特徴とする請求項１８に記載の半導体パッケージ。
  20. 前記インターポーザは、前記インターポーザ基板を貫通することで、前記複数の連結配線パターンと前記複数の下部再配線パターンとを連結する貫通電極をさらに含むことを特徴とする請求項１８に記載の半導体パッケージ。
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