JP2019050256A - 半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ - Google Patents

半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ Download PDF

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Abstract

【課題】デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハ及び半導体ウエハの製造方法、並びに、当該半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供する。【解決手段】第１主面５０ａに直交する方向から見て、エネルギー線感応領域αを含むチップ部５１を画成している、第１仮想切断線と該第１仮想切断線よりも第２半導体領域５の縁までの最短距離が小さい第２仮想切断線とのうち、該第２仮想切断線に沿って半導体ウエハ５０を厚さ方向に貫通する貫通スリットβを設けることで、第１半導体領域３が露出する側面５０ｃをチップ部５１に形成する工程と、側面５０ｃに不純物を添加して、当該側面５０ｃ側に第１導電型の第４半導体領域１１を設ける工程と、を備える。【選択図】図４

Description

本発明は、半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハに関する。
特許文献１は、半導体ウエハの製造方法を開示している。この製造方法では、半導体ウエハから素子を分離するための仮想切断線に沿って、複数の穴が半導体ウエハに形成される。形成された複数の穴から不純物が半導体ウエハに添加され、当該不純物が添加された領域が、各穴の周りに形成される。
特表２０１５−１９５４０号公報
互いに対向する第１主面と第２主面とを有する半導体基板を備えている半導体エネルギー線検出素子が存在する。この半導体エネルギー線検出素子では、半導体基板が、第１主面側に位置する第１導電型の第１半導体領域と、第１主面側に位置し、第１半導体領域とでエネルギー線感応領域を構成する、第２導電型の第２半導体領域と、第２主面側に位置し、第１半導体領域よりも高い不純物濃度を有する第１導電型の第３半導体領域と、を有している。
上述した半導体エネルギー線検出素子を動作させるために、半導体エネルギー線検出素子にバイアス電圧（たとえば、数十〜一千Ｖ程度）が印加される。この場合、第１半導体領域は、第２半導体領域から拡がる空乏層が第１主面側から第３半導体領域との界面まで到達した完全空乏化状態とされる必要がある。半導体基板（第一半導体領域）が完全空乏化される際に、空乏層が半導体基板（第一半導体層）の側面に到達すると、側面からのリーク電流が増加するおそれがある。このため、上記側面と第２半導体領域との間隔は、第１半導体層が完全空乏化された場合でも、空乏層が上記側面に到達しないように比較的大きな値に設定されることが考えられる。
半導体基板における、上記側面と第２半導体領域との間の領域は、エネルギー線の検出に貢献し難い領域（デッドエリア）である。デッドエリアを縮小することが可能であれば、エネルギー線の検出に貢献する領域（有効エリア）の拡大などを図ることが可能となる。しかし、デッドエリアを縮小すれば、上述した空乏層による側面からのリーク電流の増加が懸念される。そこで、半導体基板（第一半導体層）が完全空乏化された状態で、空乏層が半導体基板の側面に到達するのを抑制するために、半導体基板の側面側に、第１半導体領域よりも高い不純物濃度を有する第１導電型の第４半導体領域が設けられることが考えられる。
第４半導体領域を形成するために、特許文献１に開示された方法が適用された場合、以下の問題点が生じるおそれがある。穴の径が小さい場合、不純物が半導体ウエハに添加され難く、仮想切断線に沿って、不純物が添加されていない領域が存在するおそれがある。不純物が添加されていない領域が存在している場合、当該領域を通して空乏層が上記側面に到達するおそれがある。穴の径が大きい場合、不純物が半導体ウエハに添加され易いものの、不純物が添加された領域、すなわち第４半導体領域の厚みが大きくなるおそれがある。第４半導体領域は、デッドエリアであるため、第４半導体領域の厚みが大きくなると、有効エリアが縮小する。
本発明は、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハ及び半導体ウエハの製造方法、並びに、当該半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供することを目的とする。
本発明に係る半導体ウエハの製造方法は、互いに対向する第１主面及び第２主面を含む第１導電型の第１半導体領域を有する半導体ウエハを準備する工程と、第１半導体領域の第１主面側に、該第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域を設ける工程と、第１半導体領域の第２主面側に、第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域を設ける工程と、第１主面に直交する方向から見て、エネルギー線感応領域を含むチップ部を画成している、第１仮想切断線と該第１仮想切断線よりも第２半導体領域の縁までの最短距離が小さい第２仮想切断線とのうち、該第２仮想切断線に沿って半導体ウエハを厚さ方向に貫通する貫通スリットを設けることで、第１半導体領域が露出する側面をチップ部に形成する工程と、側面に不純物を添加して、当該側面側に第１導電型の第４半導体領域を設ける工程と、を備える。
本発明に係る半導体ウエハの製造方法では、第１主面に直交する方向から見て、第２半導体領域の縁までの最短距離が、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。本製造方法では、上記第２仮想切断線に沿って、貫通スリットを設けることで、第１半導体領域が露出する側面を半導体ウエハに形成し、当該側面に第１導電型の第４半導体領域を設けている。このため、本製造方法によって製造される半導体ウエハは、デッドエリアが低減されていると共に第４半導体領域によって側面からのリーク電流の増加が抑制され得るチップ部を有する。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。
貫通スリットは、ドライエッチングによって設けられてもよい。この場合、ウェットエッチングで貫通スリットを設ける場合よりも、側面の傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。
第１主面及び第２主面にメタル層を設ける工程を更に備え、不純物は、メタル層を設けた後に、イオン注入によってチップ部の側面に添加されてもよい。この場合、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハが製造され得る。
第３半導体領域は、該第３半導体領域の厚さ方向における長さが第２半導体領域の厚さ方向における長さよりも小さくなるように設けられてもよい。この場合、たとえば、軟Ｘ線などの光透過率が低いエネルギー線が第３半導体領域において吸収され難いため、検出精度が向上され得る。本製造方法では、貫通スリットを設けることによって露出する側面に不純物を添加する。このため、この場合においても、第３半導体領域と第４半導体領域とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
本発明に係る半導体エネルギー線検出素子の製造方法は、上述した製造方法によって製造された半導体ウエハを準備する工程と、第１仮想切断線に沿ってチップ部を切り離す工程と、を備える。
本発明に係る半導体エネルギー線検出素子の製造方法では、第１主面に直交する方向から見て、第２半導体領域の縁までの最短距離が、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。この第２仮想切断線に沿って、貫通スリットを設けることで、第１半導体領域が露出する側面を半導体ウエハに形成し、当該側面に第１導電型の第４半導体領域を設けている。このため、本製造方法によって製造される半導体エネルギー線検出素子では、デッドエリアが低減されていると共に、第４半導体領域によって側面からのリーク電流の増加が抑制され得る。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。第２半導体領域の縁までの最短距離は、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。すなわち、第２半導体領域の縁までの最短距離が、第２仮想切断線よりも第１仮想切断線の方が大きく設定されている。したがって、空乏層が第１仮想切断線に沿った切断面に到達し難い。
本発明に係る半導体ウエハは、互いに対向する第１主面及び第２主面を有する半導体ウエハであって、第１主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含むチップ部を備え、チップ部は、第１主面側に位置している第１導電型の第１半導体領域と、第１主面側に位置していると共に、第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域と、第２主面側に位置していると共に、第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、第１主面及び第２主面に接続されている側面側に位置していると共に、第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域と、を有し、チップ部の側面は、第２半導体領域の縁までの最短距離が仮想切断線よりも小さい。
本発明に係る半導体ウエハでは、チップ部が、側面に位置している第４半導体領域を有している。チップ部の側面は、仮想切断線よりも第２半導体領域の縁までの最短距離が小さい。このため、仮想切断線でチップ部を切断することによって、デッドエリアが低減されていると共に、第４半導体領域で側面からのリーク電流の増加が抑制され得る半導体エネルギー線検出素子が製造され得る。
本発明によれば、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハ及び半導体ウエハの製造方法、並びに、当該半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供できる。
実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。 半導体エネルギー線検出素子の配置例を示す概略平面図である。 半導体ウエハの概略平面図である。 半導体ウエハの断面構成を説明するための図である。 半導体ウエハの製造方法を説明するための図である。 半導体ウエハの製造方法を説明するための図である。 半導体ウエハの製造方法を説明するための図である。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１及び図２を参照して、本実施形態に係る半導体エネルギー線検出素子ＥＤ１の構成を説明する。図１は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。図２は、半導体エネルギー線検出素子の配置例を示す概略平面図である。
半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、半導体基板１を備える。半導体基板１は、互いに対向する一対の主面１ａ，１ｂと、複数の側面１ｃと、側面１ｄを有する、第１導電型（たとえば、Ｎ型）のシリコン基板である。複数の側面１ｃ及び側面１ｄは、一対の主面１ａ，１ｂ間を連結するように一対の主面１ａ，１ｂの対向方向（厚さ方向）に延びている。
半導体基板１は、図２に示されるように、平面視で矩形状を呈している。本実施形態では、複数の半導体エネルギー線検出素子ＥＤ１が半導体エネルギー線検出素子群ＥＤ１０を構成している。すなわち、半導体エネルギー線検出素子群ＥＤ１０は、複数の半導体エネルギー線検出素子ＥＤ１を備えている。複数の半導体エネルギー線検出素子ＥＤ１は、厚さ方向から見て、２次元マトリックス状に配列されている。具体的には、８つの半導体エネルギー線検出素子ＥＤ１が２行４列で各側面１ｃを隣接した状態で配列されている。側面１ｃによって半導体エネルギー線検出素子群ＥＤ１０の外枠の互いに対向する側面１０ａ，１０ｂが形成されており、側面１ｄによって半導体エネルギー線検出素子群ＥＤ１０の外枠の互いに対向する側面１０ｃ，１０ｄが形成されている。
半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、半導体基板１に設けられた絶縁膜１３及び電極１５，１７を有する。絶縁膜１３は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａを覆うように設けられている。絶縁膜１３は、たとえばＳｉＯ２からなる。電極１５，１７は、絶縁膜１３の上に設けられている。電極１５，１７は、たとえば、アルミニウムなどの電極材料からなる。図示は省略するが、半導体基板１の主面１ｂ側にも電極が形成されている。
半導体エネルギー線検出素子ＥＤ１は、更に、パッシベーション膜２１及びバンプ電極２３を有する。パッシベーション膜２１は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａ、絶縁膜１３、及び電極１５，１７を覆うように配置されている。パッシベーション膜２１は、たとえばＳｉＮからなる。バンプ電極２３は、電極１５の上に配置されており、パッシベーション膜２１が一部除去された部分から対応する電極１５にそれぞれ電気的に接続されている。バンプ電極２３は、たとえばＳｎ−Ａｇからなる。
半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、ＲＯＩＣチップＲＣに実装されている。具体的には、半導体エネルギー線検出素子ＥＤ１は、ＲＯＩＣチップＲＣにバンプ接続されている。ＲＯＩＣチップＲＣは、複数のパッド電極２５を備えており、互いに対応するパッド電極２５とバンプ電極２３とが接続されている。半導体エネルギー線検出素子ＥＤ１とＲＯＩＣチップＲＣとは、互いに近接して配置される。半導体基板１の主面１ａが、ＲＯＩＣチップＲＣに対向している。
半導体エネルギー線検出素子ＥＤ１では、上述した実施形態では、半導体基板１の主面１ａが、エネルギー線が半導体基板１に入射する面（入射面）であってもよく、半導体基板１の主面１ｂが入射面であってもよい。本実施形態では、半導体基板１の主面１ｂが入射面である。
半導体エネルギー線検出素子ＥＤ１では、半導体基板１にバイアス電圧（逆バイアス電圧）が印加されることによって、半導体基板１に空乏層が拡がり、完全空乏化状態となる。完全空乏化状態とすることで、半導体エネルギー線検出素子ＥＤ１からエネルギー線に応じた信号がＲＯＩＣチップＲＣへ適切に出力され得る。
次に、図３及び図４を参照して、半導体エネルギー線検出素子ＥＤ１の半導体基板１の製造に用いられる半導体ウエハ５０の構成について説明する。図３は、半導体ウエハ５０の概略平面図である。図４は、図３に示した半導体ウエハ５０のＩＶ−ＩＶ線における概略断面図である。
半導体ウエハ５０は、平面視で円形形状を呈しており、互いに対向する一対の主面５０ａ，５０ｂを有する。図３に示されているように、半導体ウエハ５０は、エネルギー線感応領域αを含むチップ部５１と、チップ部５１を除いた余白部５２とを備える。チップ部５１は、平面視で矩形状を呈しており、半導体ウエハ５０の中央付近に配置されている。余白部５２は、チップ部５１を囲むように配置されている。
チップ部５１は、主面５０ａに直交する方向（厚さ方向）から見て、厚さ方向に貫通している貫通スリットβと仮想切断線５３とによって画成されている。チップ部５１と余白部５２とは、仮想切断線５３で接続されている。本実施形態では、チップ部５１の縁の４辺のうち、３辺に沿って貫通スリットβが設けられ、残りの１辺に沿って仮想切断線５３が設定されている。仮想切断線５３で半導体ウエハ５０を切断してチップ部５１を切り離すことで、半導体基板１が形成される。図４に示されているように、チップ部５１は、貫通スリットβに沿って、主面５０ａ及び主面５０ｂに接続されている側面５０ｃを有している。
チップ部５１は、主面５０ａ側に位置している第１導電型（たとえば、Ｎ型）の半導体領域３と、主面５０ａ側に位置している複数の第２導電型（たとえば、Ｐ型）の半導体領域５と、を有している。半導体領域３は、第１導電型の不純物（たとえば、アンチモン、砒素、又はリンなど）が添加された領域である。半導体領域３は、余白部５２にも設けられている。チップ部５１における半導体領域３は、仮想切断線５３を通って余白部５２の半導体領域３に接続されている。複数の半導体領域５は、厚さ方向から見て、２次元マトリクス状に配列されている。
各半導体領域５の間には、半導体領域３の一部が介在している。すなわち、半導体領域５同士は、離隔している。各半導体領域５は、第２導電型の不純物（硼素など）が添加された領域であり、半導体領域３よりも不純物濃度が高い。半導体領域３と各半導体領域５とで、ＰＮ接合によるエネルギー線感応領域αが構成されている。
チップ部５１は、主面５０ｂ側に位置している第１導電型（たとえば、Ｎ型）の半導体領域７を更に有している。半導体領域７は、半導体領域３よりも不純物濃度が高い。半導体領域７は、第１導電型の不純物（たとえば、アンチモン、砒素、又はリンなど）が添加された領域であり、半導体領域３よりも不純物濃度が高い。
半導体領域７は、余白部５２の主面５０ｂ側にも設けられている。チップ部５１の外縁における半導体領域７は、仮想切断線５３を通って余白部５２の半導体領域７に接続されている。半導体領域７の厚さ方向における長さＴ１は、半導体領域５の厚さ方向における長さＴ２よりも小さい。
チップ部５１は、主面５０ａ側に、第１導電型（たとえば、Ｎ型）の半導体領域９を有している。半導体領域９も、第１導電型の不純物（たとえば、アンチモン、砒素、又はリンなど）が添加された領域であり、半導体領域３よりも不純物濃度が高い。半導体領域９は、余白部５２の主面５０ａ側にも設けられている。チップ部５１の外縁における半導体領域９は、仮想切断線５３を通って余白部５２の半導体領域９に接続されている。
チップ部５１の半導体領域９は、厚さ方向から見て、主面５０ａ側においてチップ部５１の外縁に沿って、複数の半導体領域５が位置する領域の周囲を囲むように位置している。チップ部５１の半導体領域９は、ガードリングとして機能する。チップ部５１において、半導体領域５と半導体領域９との間には、半導体領域３の一部が介在している。すなわち、半導体領域５と半導体領域９とは、離隔している。
図４に示されるように、最短距離Ｌ１は、最短距離Ｌ２よりも小さい。最短距離Ｌ１は、側面５０ｃから、側面５０ｃに最も近い半導体領域５の縁までの最短距離である。最短距離Ｌ２は、仮想切断線５３から、仮想切断線５３に最も近い半導体領域５の縁までの最短距離である。すなわち、側面５０ｃは、半導体領域５の縁までの最短距離が仮想切断線５３よりも小さい。半導体領域５は、上述したように、エネルギー線感応領域αを構成する。したがって、側面５０ｃからエネルギー線感応領域αまでの最短距離は、仮想切断線５３からエネルギー線感応領域αまでの最短距離よりも小さい。
チップ部５１は、主面５０ａを覆う絶縁膜１３を有し、半導体領域５、半導体領域７、及び半導体領域９の上に、電極１５，１７を有している。絶縁膜１３が一部除去された部分から、電極１５は半導体領域５に接続されており、電極１７は半導体領域９に接続されている。図示は省略するが、主面５０ｂ側にも、半導体領域７に接続された電極が形成されている。チップ部５１は、更に、絶縁膜１３、及び電極１５，１７を覆うパッシベーション膜２１を有し、電極１５の上にパッシベーション膜２１が一部除去された部分から電極１５に電気的に接続されているバンプ電極２３を有する。
チップ部５１は、側面５０ｃ側に位置している第１導電型（たとえば、Ｎ型）の半導体領域１１を有している。半導体領域１１は、半導体領域３よりも不純物濃度が高い。半導体領域１１は、半導体領域７及び半導体領域９と接続されている。半導体領域１１は、側面５０ｃに露出しており、側面５０ｃの少なくとも一部を構成している。本実施形態では、側面５０ｃに、半導体領域７、半導体領域９、及び半導体領域１１が露出しており、半導体領域７、半導体領域９、及び半導体領域１１が側面５０ｃを構成している。すなわち、側面５０ｃは、半導体領域３よりも不純物濃度が高い半導体領域により構成されている。半導体領域３は、側面５０ｃに露出していない。半導体領域１１が、側面５０ｃの全体を構成していてもよい。
以上の構成を有する半導体ウエハ５０のチップ部５１は、半導体エネルギー線検出素子ＥＤ１として機能する。半導体領域５と半導体領域７との間にバイアス電圧（逆バイアス電圧）が印加されることにより、半導体領域５から半導体領域３に空乏層が拡がる。空乏層が半導体領域７に到達した状態が、完全空乏化状態である。完全空乏化状態とすることで、半導体エネルギー線検出素子ＥＤ１からエネルギー線に応じた信号が出力され得る。
次に、半導体ウエハ５０の製造方法の一例について、図５〜図７を参照して説明する。図５〜図７には、図４に示した半導体ウエハ５０の断面における各構成が示されている。
まず、互いに対向する主面５０ａ及び主面５０ｂを含む第１導電型（たとえば、Ｎ型）の半導体領域３を有する半導体ウエハ５０Ａを準備する。半導体ウエハ５０Ａは、加工前の半導体ウエハ５０であり、第１導電型のシリコン基板である。
続いて、半導体領域３の主面５０ａ側に、第２導電型（たとえば、Ｐ型）の半導体領域５を設ける。本実施形態では、イオン注入法により、第２導電型の不純物を主面５０ａ側から半導体ウエハ５０Ａに添加することで、主面５０ａ側に半導体領域５を設ける。これにより、半導体領域３と半導体領域５とでエネルギー線感応領域αが構成される。
続いて、半導体領域の主面５０ｂ側に、半導体領域３よりも不純物濃度が高い第１導電型の半導体領域７を設ける。本実施形態では、イオン注入法により、第１導電型の不純物を主面５０ｂ側から半導体ウエハ５０Ａに添加することで、主面５０ｂ側に半導体領域７を設ける。半導体領域７は、半導体領域７の厚さ方向における長さＴ１が半導体領域５の厚さ方向における長さＴ２よりも小さくなるように設けられる。
続いて、主面５０ａ上に、半導体ウエハ５０Ａの主面５０ａを覆うように絶縁膜１３を形成する。絶縁膜１３は、たとえば、熱酸化法、スパッタ法、又はＰＥＣＶＤ（Plasma-enhanced Chemical Vapor Deposition）法などにより形成される。続いて、半導体領域５、及び半導体領域９上に形成された絶縁膜１３の一部を除去した後に、半導体領域５及び半導体領域９上にメタル層１９を設けることで、電極１５，１７を形成する。図示は省略するが、絶縁膜１３及び電極１５，１７の形成と同様に、主面５０ｂ上に絶縁膜を形成し、当該絶縁膜の一部を除去した後に、半導体領域７上にメタル層を設けることで、半導体領域７に接続される電極を形成する。
ここで、図４及び図５に示しているように、主面５０ａに直交する方向（厚さ方向）から見て、チップ部５１を画成する仮想切断線５３Ａと仮想切断線５３Ｂとが設定されている。すなわち、チップ部５１の外縁は、仮想切断線５３Ａと仮想切断線５３Ｂによって規定されている。仮想切断線５３Ｂから、仮想切断線５３Ｂに最も近い半導体領域５の縁までの最短距離Ｌ１は、仮想切断線５３Ａから、仮想切断線５３Ａに最も近い半導体領域５の縁までの最短距離Ｌ２よりも小さい。すなわち、仮想切断線５３Ｂは、仮想切断線５３Ａよりも半導体領域５の縁までの最短距離が小さい。
続いて、図６に示しているように、仮想切断線５３Ｂに沿って、半導体ウエハ５０Ａを厚さ方向に貫通する貫通スリットβを設けることで、半導体領域３が露出する側面５０ｃをチップ部５１に形成する。本実施形態では、貫通スリットβは、半導体ウエハ５０Ａに対してドライエッチングを行うことで設けられる。
続いて、側面５０ｃに不純物を添加して、側面５０ｃ側に第１導電型の半導体領域１１を設ける。本実施形態では、図７に示しているように、イオン注入法により、第１導電型の不純物を側面５０ｃ側から貫通スリットβを通してチップ部５１に添加することで、側面５０ｃ側に第１導電型の半導体領域１１を設ける。図７に示されている矢印は、不純物の注入方向を示している。すなわち、側面５０ｃに対して交差する方向から不純物が注入される。貫通スリットβの幅が大きいほど、不純物の注入方向の側面５０ｃに対する傾斜を大きくし得る。半導体領域５、半導体領域７、半導体領域９、及び半導体領域１１は、イオン注入法でなく、拡散法によって不純物を添加することによって設けられてもよい。
続いて、半導体ウエハ５０Ａの主面５０ａ側に、絶縁膜１３及び電極１５，１７を覆うようにパッシベーション膜２１を設ける。パッシベーション膜２１は、たとえばＣＶＤ（Chemical Vapor Deposition）法により形成される。続いて、各電極１５上に形成されたパッシベーション膜２１の一部を除去した後、バンプ電極２３を設ける。各バンプ電極２３は、対応する電極１５とそれぞれ電気的に接続されている。バンプ電極２３の形成方法は、ハンダボールを搭載する手法又は印刷法を用いることができる。
以上の製造方法によって、半導体ウエハ５０が製造される。半導体ウエハ５０を用いて、半導体エネルギー線検出素子ＥＤ１を製造することができる。本実施形態では、半導体ウエハ５０を準備し、ＲＯＩＣチップＲＣが備えている複数のパッド電極２５を対応するバンプ電極２３に接続した後に、半導体ウエハ５０の仮想切断線５３（仮想切断線５３Ａ）に沿ってチップ部５１を切り離す。切り離されたチップ部５１は、半導体エネルギー線検出素子ＥＤ１として機能する。本実施形態では、一般的に利用されている切削工具（ダイシングソー等）を用いて仮想切断線５３（仮想切断線５３Ａ）に沿って切削を行うことで、余白部５２とチップ部５１とを切り離す。
以上説明したように、半導体ウエハ５０の製造方法では、主面５０ａに直交する方向から見て、半導体領域５の縁までの最短距離が、仮想切断線５３Ａよりも仮想切断線５３Ｂの方が小さく設定されている。本製造方法では、上記仮想切断線５３Ｂに沿って、貫通スリットβを設けることで、半導体領域３が露出する側面５０ｃを半導体ウエハ５０Ａに形成し、当該側面５０ｃに第１導電型の半導体領域１１を設けている。このため、本製造方法によって製造される半導体ウエハ５０は、デッドエリアが低減されていると共に半導体領域１１によって側面５０ｃからのリーク電流の増加が抑制され得るチップ部５１を有する。
特許文献１に示されているように半導体ウエハ５０を貫通しない穴から不純物を添加して半導体領域１１を形成する手法では、穴底によって不純物が遮断され、側面５０ｃの全体に不純物が添加されないおそれがある。この場合、側面５０ｃにおいて十分に不純物が添加されていない部分からリーク電流が増加するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面５０ｃに不純物を添加して半導体領域１１を設けるため、穴から不純物が添加される場合よりも、側面５０ｃの全体に半導体領域１１を適切に形成できる。
上述した実施形態に係る製造方法では、貫通スリットβを設けることで露出した側面５０ｃに第１導電型の半導体領域１１を設けた後に、パッシベーション膜２１、パターニング、バンプ電極２３などを形成する。すなわち、パッシベーション膜２１、パターニング、バンプ電極２３などを形成する際に、半導体領域１１が半導体ウエハ５０Ａに既に設けられている。このため、パッシベーション膜２１、パターニング、バンプ電極２３などを容易に形成できる。
貫通スリットβは、ドライエッチングによって設けられる。これにより、ウェットエッチングで貫通スリットβを設ける場合よりも、側面５０ｃの傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。また、たとえば、図２に示しているように、複数の半導体エネルギー線検出素子ＥＤ１が各側面１ｃを隣接して配列される場合に、半導体エネルギー線検出素子ＥＤ１における側面１ｃ（チップ部５１の側面５０ｃ）の成形の手間が削減され得る。
主面５０ａ及び主面５０ｂにメタル層を設ける工程を更に備え、不純物は、メタル層を設けた後に、イオン注入によって半導体ウエハ５０Ａの側面５０ｃに添加されている。これにより、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハ５０Ａに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハ５０が製造され得る。
半導体領域７は、該半導体領域７の厚さ方向における長さＴ１が半導体領域５の厚さ方向における長さＴ２よりも小さくなるように設けられている。たとえば、軟Ｘ線などの光透過率が低いエネルギー線が半導体領域７において吸収され難い。このため、軟Ｘ線などの光透過率が低いエネルギー線について検出精度が向上され得る。
上述したように、特許文献１に示しめされているように半導体ウエハ５０を貫通しない穴から不純物を添加して半導体領域１１を形成する手法では、穴底によって不純物が遮断され、側面５０ｃの全体に不純物が添加されないおそれがある。特に、光透過率が低いエネルギー線を検出するために半導体領域７の厚さ方向における長さが低減される場合、半導体領域７と半導体領域１１とが接続され難く、不純物が添加されていない領域が存在するおそれがある。この場合、当該領域を通して空乏層が側面１ｃに到達するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面５０ｃに不純物を添加し、半導体領域１１を形成するため、半導体領域７と半導体領域１１とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
半導体エネルギー線検出素子ＥＤ１は、上述した製造方法によって製造された半導体ウエハ５０を準備し、仮想切断線５３Ａに沿ってチップ部５１を切り離すことで製造される。本製造方法によって製造される半導体エネルギー線検出素子ＥＤ１では、デッドエリアが低減されていると共に、半導体領域１１によって側面５０ｃからのリーク電流の増加が抑制され得る。貫通スリットβを設けることによって露出する側面５０ｃに不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。
半導体エネルギー線検出素子ＥＤ１の製造方法では、半導体領域５の縁までの最短距離は、仮想切断線５３Ａよりも仮想切断線５３Ｂの方が小さく設定されている。すなわち、半導体領域５の縁までの最短距離が、仮想切断線５３Ｂよりも仮想切断線５３Ａの方が大きく設定されている。空乏層は、半導体領域５から拡がる。したがって、半導体エネルギー線検出素子ＥＤ１では、空乏層が仮想切断線５３Ａに沿った切断面に到達し難い。
半導体ウエハ５０では、チップ部５１が、側面５０ｃに位置している半導体領域１１を有している。側面５０ｃは、仮想切断線５３（仮想切断線５３Ａ）よりも半導体領域５の縁までの最短距離が小さい。このため、仮想切断線５３（仮想切断線５３Ａ）でチップ部５１を切断することによって、デッドエリアが低減されていると共に、半導体領域１１で側面５０ｃからのリーク電流の増加が抑制され得る半導体エネルギー線検出素子ＥＤ１が製造され得る。
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
上述した実施形態では、１つのチップ部５１が１つの半導体ウエハ５０に配置されている。しかしながら、半導体ウエハ５０に配置されるチップ部５１の数は、一つに限られない。複数のチップ部５１が、１つの半導体ウエハ５０に配置されていてもよい。
半導体基板１及びチップ部５１は、上述した実施形態では平面視で矩形状であるがこれに限定されない。たとえば、平面視で六角形状であってもよい。この場合、チップ部５１の縁の６辺のうち、５辺に沿って貫通スリットβが設けられ、残りの１辺に沿って仮想切断線５３が設定される構成であってもよい。
半導体領域５、半導体領域７、半導体領域９、及び半導体領域１１を設ける順番は、本実施形態に示した順番に限定されない。半導体領域９は設けなくてもよい。この場合、半導体ウエハ５０の主面５０ａ側において、半導体領域３に側面５０ｃ側に設けられた半導体領域１１が隣接する。
絶縁膜１３、電極１５，１７、パッシベーション膜２１、バンプ電極２３、及び貫通スリットβを設ける順番は、本実施形態に記載したものに限定されない。たとえば、バンプ電極２３を設けた後に、貫通スリットβが設けられてもよい。絶縁膜１３、電極１５，１７、パッシベーション膜２１、及びバンプ電極２３は、半導体ウエハ５０を製造する段階でなく、半導体ウエハ５０を用いて半導体エネルギー線検出素子ＥＤ１を製造する段階で設けられてもよい。
半導体基板１及び半導体ウエハ５０は、第１導電型（たとえば、Ｎ型）の半導体領域と第２導電型（たとえば、Ｐ型）の半導体領域との位置が逆転して構成されてもよい。
３，５，７，１１…半導体領域、１９…メタル層、５０，５０Ａ…半導体ウエハ、５０ａ，５０ｂ…主面、５０ｃ…側面、５１…チップ部、５３，５３Ａ，５３Ｂ…仮想切断線、α…エネルギー線感応領域、β…貫通スリット、ＥＤ１…半導体エネルギー線検出素子。

Claims (6)

  1. 互いに対向する第１主面及び第２主面を含む第１導電型の第１半導体領域を有する半導体ウエハを準備する工程と、
    前記第１半導体領域の前記第１主面側に、該第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域を設ける工程と、
    前記第１半導体領域の前記第２主面側に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域を設ける工程と、
    前記第１主面に直交する方向から見て、前記エネルギー線感応領域を含むチップ部を画成している、第１仮想切断線と該第１仮想切断線よりも前記第２半導体領域の縁までの最短距離が小さい第２仮想切断線とのうち、該第２仮想切断線に沿って前記半導体ウエハを厚さ方向に貫通する貫通スリットを設けることで、前記第１半導体領域が露出する側面を前記チップ部に形成する工程と、
    前記側面に不純物を添加して、当該側面側に前記第１導電型の第４半導体領域を設ける工程と、を備える、半導体ウエハの製造方法。
  2. 前記貫通スリットは、ドライエッチングによって設けられる、請求項１に記載の半導体ウエハの製造方法。
  3. 前記第１主面及び前記第２主面にメタル層を設ける工程を更に備え、
    前記不純物は、前記メタル層を設けた後に、イオン注入によって前記チップ部の側面に添加される、請求項１又は２に記載の半導体ウエハの製造方法。
  4. 前記第３半導体領域は、該第３半導体領域の厚さ方向における長さが前記第２半導体領域の厚さ方向における長さよりも小さくなるように設けられる、請求項１〜３のいずれか１項に記載の半導体ウエハの製造方法。
  5. 請求項１〜４のいずれか１項に記載の製造方法によって製造された半導体ウエハを準備する工程と、
    前記第１仮想切断線に沿ってチップ部を切り離す工程と、を備える、半導体エネルギー線検出素子の製造方法。
  6. 互いに対向する第１主面及び第２主面を有する半導体ウエハであって、
    前記第１主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含むチップ部を備え、
    前記チップ部は、
    前記第１主面側に位置している第１導電型の第１半導体領域と、
    前記第１主面側に位置していると共に、前記第１半導体領域とで前記エネルギー線感応領域を構成する第２導電型の第２半導体領域と、
    前記第２主面側に位置していると共に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
    前記第１主面及び前記第２主面に接続されている側面側に位置していると共に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域と、を有し、
    前記チップ部の前記側面は、前記第２半導体領域の縁までの最短距離が前記仮想切断線よりも小さい、半導体ウエハ。
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