CN111066156B - 半导体晶片的制造方法、半导体能量线检测元件的制造方法及半导体晶片 - Google Patents

半导体晶片的制造方法、半导体能量线检测元件的制造方法及半导体晶片 Download PDF

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Abstract

在半导体晶片中设置贯通狭缝。从与第一主面正交的方向观察，第一假想切割线界定包括能量线感应区域的芯片部。第二假想切割线至第二半导体区域的边缘的最短距离小于该第一假想切割线至第二半导体区域的边缘的最短距离。贯通狭缝沿着第二假想切割线沿厚度方向贯通半导体晶片。通过设置贯通狭缝，将第一半导体区域(3)露出的侧面形成于芯片部。通过向第一半导体区域(3)露出的侧面添加杂质，将第一导电型的第四半导体区域设置于芯片部的该侧面侧。

Description

半导体晶片的制造方法、半导体能量线检测元件的制造方法 及半导体晶片
技术领域
本发明涉及半导体晶片的制造方法、半导体能量线检测元件的制造方法及半导体晶片。
背景技术
专利文献1公开了一种半导体晶片的制造方法。在该制造方法中，沿着用于从半导体晶片分离元件的假想切割线，在半导体晶片上形成多个孔。将杂质从多个孔添加于半导体晶片。其结果，添加了杂质的区域形成于各孔的周围。
现有技术文献
专利文献
专利文献1：日本特表2015－19540号公报
发明内容
发明所要解决的问题
已知的半导体能量线检测元件包括具有相互对置的第一主面和第二主面的半导体基板。在该半导体能量线检测元件中，半导体基板具有：第一导电型的第一半导体区域，其位于第一主面侧；第二导电型的第二半导体区域，其位于第一主面侧，并且与第一半导体区域构成能量线感应区域；以及第一导电型的第三半导体区域，其位于第二主面侧，并且具有高于第一半导体区域的杂质浓度。
为了使上述的半导体能量线检测元件动作，对半导体能量线检测元件施加偏置电压。偏置电压例如为几十～一千V左右。在该情况下，需要将第一半导体区域设为从第二半导体区域扩展的耗尽层从第一主面侧到达与第三半导体区域的界面的完全耗尽化状态。在半导体基板(第一半导体区域)完全耗尽化时，如果耗尽层到达半导体基板(第一半导体层)的侧面，则来自侧面的漏电流可能增加。因此，即使在第一半导体层完全耗尽化的情况下，考虑以耗尽层不到达上述侧面的方式将上述侧面和第二半导体区域的间隔设定为较大的值。
半导体基板中的上述侧面和第二半导体区域之间的区域是难以有助于能量线的检测的区域。以下，将难以有助于能量线的检测的区域称为“死区”。如果能够缩小死区，则能够实现有助于能量线的检测的区域的扩大等。以下，将有助于能量线的检测的区域称为“有效区”。但是，如果缩小死区，则上述的耗尽层引起的来自侧面的漏电流可能增加。因此，为了抑制在半导体基板(第一半导体层)完全耗尽化的状态下耗尽层到达半导体基板的侧面，考虑在半导体基板的侧面侧设置具有高于第一半导体区域的杂质浓度的第一导电型的第四半导体区域。
在为了形成第四半导体区域而应用专利文献1所公开的方法的情况下，可能产生以下的问题点。在孔径小的情况下，难以将杂质添加到半导体晶片，可能存在没有沿着假想切割线添加杂质的区域。在存在没有添加杂质的区域的情况下，耗尽层可能通过该区域到达上述侧面。在孔径大的情况下，虽然容易将杂质添加到半导体晶片，但添加了杂质的区域，即第四半导体区域的厚度容易变大。因为第四半导体区域是死区，所以如果第四半导体区域的厚度变大，则有效区缩小。
本发明的第一方案目的在于提供一种半导体晶片的制造方法，该半导体晶片用于减小死区，且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造。本发明的第二方案目的在于提供一种半导体能量线检测元件的制造方法，该半导体能量线检测元件的制造方法使用用于减小死区，且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造的半导体晶片。本发明的第三方案目的在于提供一种半导体晶片，其用于减小死区，且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造。
用于解决问题的技术方案
本发明的第一方案是半导体晶片的制造方法。在第一方案中，准备半导体晶片，所述半导体晶片具有包括相互对置的第一主面及第二主面的第一导电型的第一半导体区域。在第一半导体区域的第一主面侧设置与该第一半导体区域构成能量线感应区域的第二导电型的第二半导体区域。在第一半导体区域的第二主面侧设置杂质浓度高于第一半导体区域的第一导电型的第三半导体区域。从与第一主面正交的方向观察，沿着第一假想切割线和第二假想切割线中的该第二假想切割线设置沿厚度方向贯通半导体晶片的贯通狭缝。第一假想切割线界定包括能量线感应区域的芯片部。第二假想切割线的至第二半导体区域的边缘的最短距离小于该第一假想切割线。通过设置该贯通狭缝，将第一半导体区域露出的侧面形成于芯片部。在侧面添加杂质，在该侧面侧设置第一导电型的第四半导体区域。
在本第一方案中，从与第一主面正交的方向观察，将第二假想切割线的至第二半导体区域的边缘的最短距离设定为小于第一假想切割线。在本制造方法中，通过沿着上述第二假想切割线设置贯通狭缝，将第一半导体区域露出的侧面形成于半导体晶片，在该侧面设置第一导电型的第四半导体区域。因此，通过本制造方法制造的半导体晶片具有芯片部，该芯片部减小死区，并且可以通过第四半导体区域抑制来自侧面的漏电流的增加。因为对通过设置贯通狭缝而露出的侧面添加杂质，所以比从孔添加杂质的情况更适当地添加杂质。
在本第一方案中也可以是，贯通狭缝通过干式蚀刻而设置。在该情况下，比通过湿式蚀刻设置贯通狭缝的情况更能减小侧面的倾斜。因此，与由于使用湿式蚀刻而侧面倾斜的情况相比，可以缩小死区。
在本第一方案中也可以是，在第一主面及第二主面设置金属层。可在设置了金属层后，通过离子注入将杂质添加到芯片部的侧面。在该情况下，由于通过离子注入添加杂质，从而比通过扩散添加杂质更能减小对半导体晶片施加的热。因此，可以制造可以适当地形成金属层并且充分地添加了杂质的半导体晶片。
在本第一方案中也可以是，第三半导体区域被设置为该第三半导体区域的厚度方向上的长度小于第二半导体区域的厚度方向上的长度。在该情况下，例如，因为软X线等透光率低的能量线在第三半导体区域中难以被吸收，所以检测精度提高。在本制造方法中，对通过设置贯通狭缝而露出的侧面添加杂质。因此，即使在该情况下，将第三半导体区域和第四半导体区域简易且适当地连接，可以抑制漏电流的增加。
本发明的第二方案是半导体能量线检测元件的制造方法。第二方案准备通过上述的制造方法制造的半导体晶片。沿着第一假想切割线切离芯片部。
在本第二方案中，从与第一主面正交的方向观察，将第二假想切割线的至第二半导体区域的边缘的最短距离设定为小于第一假想切割线。通过沿着该第二假想切割线设置贯通狭缝，将第一半导体区域露出的侧面形成于半导体晶片。在该侧面设置第一导电型的第四半导体区域。因此，在通过本制造方法制造的半导体能量线检测元件中，减小了死区，并且可以通过第四半导体区域抑制来自侧面的漏电流的增加。因为对通过设置贯通狭缝而露出的侧面添加杂质，所以可以比从孔添加杂质的情况更适当地添加杂质。将第二假想切割线的至第二半导体区域的边缘的最短距离设定为小于第一假想切割线。即，将第一假想切割线的至第二半导体区域的边缘的最短距离设定为大于第二假想切割线。因此，耗尽层难以到达沿着第一假想切割线的切割面。
本发明的第三方案是半导体晶片。该半导体晶片具有相互对置的第一主面及第二主面。该半导体晶片包括芯片部。从与第一主面正交的方向观察，芯片部由沿厚度方向贯通的贯通狭缝和假想切割线界定，并且包括能量线感应区域。芯片部具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域以及第一导电型的第四半导体区域。第一半导体区域位于第一主面侧。第二半导体区域位于第一主面侧，并且与第一半导体区域构成能量线感应区域。第三半导体区域位于第二主面侧，并且杂质浓度高于第一半导体区域。第四半导体区域位于与第一主面及第二主面连接的侧面侧，并且杂质浓度高于第一半导体区域。芯片部的侧面的至第二半导体区域的边缘的最短距离小于假想切割线。
在本第三方案中，芯片部具有位于侧面的第四半导体区域。芯片部的侧面的至第二半导体区域的边缘的最短距离小于假想切割线。因此，可以制造半导体能量线检测元件，该半导体能量线检测元件通过由假想切割线分离芯片部，减小了死区，并且可以通过第四半导体区域抑制来自侧面的漏电流的增加。
发明效果
根据本发明的第一方案，提供一种半导体晶片的制造方法，该半导体晶片用于减小死区，并且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造。根据本发明的第二方案，提供一种半导体能量线检测元件的制造方法，该半导体能量线检测元件的制造方法使用用于减小死区，并且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造的半导体晶片。根据本发明的第三方案，提供一种半导体晶片，该半导体晶片用于减小死区，并且能够抑制来自侧面的漏电流的增加的半导体能量线检测元件的制造。
附图说明
图1是用于对一实施方式的半导体能量线检测元件的截面结构进行说明的图。
图2是表示半导体能量线检测元件的配置例的概略俯视图。
图3是半导体晶片的概略俯视图。
图4是表示半导体晶片的截面结构的图。
图5是表示半导体晶片的制造方法的图。
图6是表示半导体晶片的制造方法的图。
图7是表示半导体晶片的制造方法的图。
具体实施方式
以下，参照附图，对本发明的实施方式详细地进行说明。此外，在说明中，对相同要素或具有相同功能的要素使用相同符号，省略重复的说明。
参照图1及图2，对本实施方式的半导体能量线检测元件ED1的结构进行说明。图1是用于对本实施方式的半导体能量线检测元件的截面结构进行说明的图。图2是表示半导体能量线检测元件的配置例的概略俯视图。
如图1所示，半导体能量线检测元件ED1包括半导体基板1。半导体基板1是具有相互对置的一对主面1a、1b、多个侧面1c以及侧面1d的第一导电型的硅基板。第一导电型例如是N型。多个侧面1c及侧面1d以在一对主面1a、1b之间进行连结的方式沿一对主面1a、1b的对置方向延伸。一对主面1a、1b的对置方向是厚度方向。
如图2所示，半导体基板1俯视呈矩形状。在本实施方式中，多个半导体能量线检测元件ED1构成半导体能量线检测元件组ED10。即，半导体能量线检测元件组ED10包括多个半导体能量线检测元件ED1。从厚度方向观察，多个半导体能量线检测元件ED1排列成二维矩阵状。具体来说，八个半导体能量线检测元件ED1以2行4列在各侧面1c以相邻的状态排列。通过侧面1c形成半导体能量线检测元件组ED10的外框的相互对置的侧面10a、10b，通过侧面1d形成半导体能量线检测元件组ED10的外框的相互对置的侧面10c、10d。
如图1所示，半导体能量线检测元件ED1具有设置于半导体基板1的绝缘膜13及电极15、17。绝缘膜13被设置为在半导体基板1的主面1a侧覆盖半导体基板1的主面1a。绝缘膜13例如由SiO2构成。电极15、17设置于绝缘膜13之上。电极15、17例如由铝等电极材料构成。虽然省略图示，但在半导体基板1的主面1b侧也形成有电极。
半导体能量线检测元件ED1还具有钝化膜21及凸起电极23。钝化膜21被配置为在半导体基板1的主面1a侧覆盖半导体基板1的主面1a、绝缘膜13及电极15、17。钝化膜21例如由SiN构成。凸起电极23配置于电极15之上，从除去一部分钝化膜21的部分分别电连接到对应的电极15。凸起电极23例如由Sn－Ag构成。
如图1所示，半导体能量线检测元件ED1安装于ROIC芯片RC。具体来说，半导体能量线检测元件ED1与ROIC芯片RC凸起连接。ROIC芯片RC包括多个焊盘电极25，将相互对应的焊盘电极25(パッド電極)和凸起电极23(バンプ電極)连接。半导体能量线检测元件ED1和ROIC芯片RC被相互靠近配置。半导体基板1的主面1a与ROIC芯片RC对置。
在半导体能量线检测元件ED1中，在上述的实施方式中，半导体基板1的主面1a也可以是能量线入射至半导体基板1的面(入射面)，半导体基板1的主面1b也可以是入射面。在本实施方式中，半导体基板1的主面1b是入射面。
在半导体能量线检测元件ED1中，通过对半导体基板1施加偏置电压，耗尽层扩展到半导体基板1，成为完全耗尽化状态。施加于半导体基板1的电压例如是反向偏置电压。通过设为完全耗尽化状态，可以从半导体能量线检测元件ED1向ROIC芯片RC适当地输出与能量线相应的信号。
接下来，参照图3及图4，对用于半导体能量线检测元件ED1的半导体基板1的制造的半导体晶片50的结构进行说明。图3是半导体晶片50的概略俯视图。图4是图3所示的半导体晶片50的IV－IV线的概略剖视图。
半导体晶片50俯视呈圆形形状，具有相互对置的一对主面50a、50b。如图3所示，半导体晶片50具备包括能量线感应区域α的芯片部51和除去芯片部51之外的空白部52。芯片部51俯视呈矩形状，配置于半导体晶片50的中央附近。空白部52以围绕芯片部51的方式配置。
从与主面50a正交的方向(厚度方向)观察，芯片部51由沿厚度方向贯通的贯通狭缝β和假想切割线53界定。芯片部51和空白部52由假想切割线53连接。在本实施方式中，沿着芯片部51的边缘的四个边中的三个边设置贯通狭缝β，沿着剩余的一个边设定假想切割线53。通过由假想切割线53切割半导体晶片50并分离芯片部51，形成半导体基板1。如图4所示，芯片部51具有沿着贯通狭缝β与主面50a及主面50b连接的侧面50c。
芯片部51具有位于主面50a侧的第一导电型的半导体区域3和位于主面50a侧的多个第二导电型的半导体区域5。第一导电型例如是N型，第二导电型例如是P型。半导体区域3是添加了第一导电型的杂质的区域。添加到半导体区域3的第一导电型的杂质例如是锑、砷或磷等。半导体区域3也设置于空白部52。芯片部51中的半导体区域3穿过假想切割线53与空白部52的半导体区域3连接。从厚度方向观察，多个半导体区域5排列成二维矩阵状。
在各半导体区域5之间介设有半导体区域3的一部分。即，半导体区域5彼此分离。各半导体区域5是添加了第二导电型的杂质的区域，杂质浓度高于半导体区域3。第二导电型的杂质例如是硼等。由半导体区域3和各半导体区域5构成PN结形成的能量线感应区域α。
芯片部51还具有位于主面50b侧的第一导电型的半导体区域7。半导体区域7的杂质浓度高于半导体区域3。半导体区域7是添加了第一导电型的杂质的区域，杂质浓度高于半导体区域3。添加到半导体区域7的第一导电型的杂质例如是锑、砷或磷等。
半导体区域7也设于空白部52的主面50b侧。芯片部51的外缘中的半导体区域7穿过假想切割线53与空白部52的半导体区域7连接。半导体区域7的厚度方向上的长度T1小于半导体区域5的厚度方向上的长度T2。
芯片部51在主面50a侧具有第一导电型的半导体区域9。半导体区域9也是添加了第一导电型的杂质的区域，杂质浓度高于半导体区域3。添加到半导体区域9的第一导电型的杂质例如是锑、砷或磷等。半导体区域9也设置于空白部52的主面50a侧。芯片部51的外缘中的半导体区域9穿过假想切割线53与空白部52的半导体区域9连接。
从厚度方向观察，芯片部51的半导体区域9被定位成在主面50a侧沿着芯片部51的外缘围绕多个半导体区域5所在的区域的周围。芯片部51的半导体区域9作为护圈发挥作用。在芯片部51中，在半导体区域5和半导体区域9之间介设有半导体区域3的一部分。即，半导体区域5和半导体区域9分离。
如图4所示，最短距离L1小于最短距离L2。最短距离L1是从侧面50c至与侧面50c最近的半导体区域5的边缘的最短距离。最短距离L2是从假想切割线53至与假想切割线53最近的半导体区域5的边缘的最短距离。即，侧面50c的至半导体区域5的边缘的最短距离小于假想切割线53。如上所述，半导体区域5构成能量线感应区域α。因此，从侧面50c到能量线感应区域α的最短距离小于从假想切割线53到能量线感应区域α的最短距离。
芯片部51具有覆盖主面50a的绝缘膜13，在半导体区域5、半导体区域7及半导体区域9之上具有电极15、17。将电极15从除去了一部分绝缘膜13的部分连接到半导体区域5，电极17与半导体区域9连接。虽然省略了图示，但在主面50b侧也形成有与半导体区域7连接的电极。芯片部51还具备覆盖绝缘膜13及电极15、17的钝化膜21，具有从在电极15之上除去一部分钝化膜21的部分电连接到电极15的凸起电极23。
芯片部51具有位于侧面50c侧的第一导电型的半导体区域11。半导体区域11的杂质浓度高于半导体区域3。半导体区域11与半导体区域7及半导体区域9连接。半导体区域11露出到侧面50c，构成侧面50c的至少一部分。在本实施方式中，在侧面50c露出半导体区域7、半导体区域9及半导体区域11，半导体区域7、半导体区域9及半导体区域11构成侧面50c。即，侧面50c由杂质浓度高于半导体区域3的半导体区域构成。半导体区域3未露出到侧面50c。半导体区域11也可构成整个侧面50c。
具有以上的结构的半导体晶片50的芯片部51作为半导体能量线检测元件ED1发挥作用。通过在半导体区域5和半导体区域7之间施加偏置电压，耗尽层从半导体区域5扩展到半导体区域3。施加于半导体区域5和半导体区域7之间的偏置电压例如是反向偏置电压。耗尽层到达半导体区域7的状态是完全耗尽化状态。通过设为完全耗尽化状态，可以从半导体能量线检测元件ED1输出与能量线相应的信号。
接下来，参照图5～图7对半导体晶片50的制造方法的一例进行说明。在图5～图7中示出了图4所示的半导体晶片50的截面中的各结构。
首先，准备具有包括相互对置的主面50a及主面50b的第一导电型的半导体区域3的半导体晶片50A。半导体晶片50A是加工前的半导体晶片50，是第一导电型的硅基板。
接着，在半导体区域3的主面50a侧设置第二导电型的半导体区域5。在本实施方式中，通过离子注入法将第二导电型的杂质从主面50a侧添加到半导体晶片50A，由此，在主面50a侧设置半导体区域5。由此，由半导体区域3和半导体区域5构成能量线感应区域α。
接着，在半导体区域的主面50b侧设置杂质浓度高于半导体区域3的第一导电型的半导体区域7。在本实施方式中，通过离子注入法将第一导电型的杂质从主面50b侧添加到半导体晶片50A，由此，在主面50b侧设置半导体区域7。半导体区域7被设置为半导体区域7的厚度方向上的长度T1小于半导体区域5的厚度方向上的长度T2。
接着，以覆盖半导体晶片50A的主面50a的方式在主面50a上形成绝缘膜13。绝缘膜13例如通过热氧化法、溅射法或PECVD(Plasma-enhanced Chemical Vapor Deposition)法等形成。接着，除去形成于半导体区域5及半导体区域9上的绝缘膜13的一部分后，在半导体区域5及半导体区域9上设置金属层19，由此，形成电极15、17。虽然省略了图示，但与绝缘膜13及电极15、17的形成相同地，在主面50b上形成绝缘膜，除去该绝缘膜的一部分后，在半导体区域7上设置金属层，由此，形成与半导体区域7连接的电极。
在此，如图4及图5所示，从与主面50a正交的方向(厚度方向)观察，设定界定芯片部51的假想切割线53A和假想切割线53B。即，芯片部51的外缘由假想切割线53A和假想切割线53B规定。从假想切割线53B至与假想切割线53B最近的半导体区域5的边缘的最短距离L1小于从假想切割线53A至与假想切割线53A最近的半导体区域5的边缘的最短距离L2。即，假想切割线53B的至半导体区域5的边缘的最短距离小于假想切割线53A的。
接着，如图6所示，通过沿着假想切割线53B设置沿厚度方向贯通半导体晶片50A的贯通狭缝β，将半导体区域3露出的侧面50c形成于芯片部51。在本实施方式中，贯通狭缝β通过对半导体晶片50A进行干式蚀刻而设置。
接着，对侧面50c添加杂质，在侧面50c侧设置第一导电型的半导体区域11。在本实施方式中，如图7所示，通过离子注入法将第一导电型的杂质从侧面50c侧穿过贯通狭缝β添加到芯片部51，由此，在侧面50c侧设置第一导电型的半导体区域11。图7所示的箭头示出杂质的注入方向。即，从与侧面50c交叉的方向注入杂质。贯通狭缝β的宽度越大，可使杂质的注入方向相对于侧面50c的倾斜越大。半导体区域5、半导体区域7、半导体区域9及半导体区域11也可以不是利用离子注入法，而是通过利用扩散法添加杂质而设置。
接着，以覆盖绝缘膜13及电极15、17的方式在半导体晶片50A的主面50a侧设置钝化膜21。钝化膜21例如通过CVD(Chemical Vapor Deposition)法形成。接着，在除去形成于各电极15上的钝化膜21的一部分后，设置凸起电极23。各凸起电极23与对应的电极15分别电连接。凸起电极23的形成方法能够使用搭载锡球的方法或印刷法。
通过以上的制造方法制造半导体晶片50。使用半导体晶片50能够制造半导体能量线检测元件ED1。在本实施方式中，准备半导体晶片50，在将ROIC芯片RC所包括的多个焊盘电极25连接到对应的凸起电极23后，沿着半导体晶片50的假想切割线53(假想切割线53A)分离芯片部51。被分离的芯片部51作为半导体能量线检测元件ED1发挥作用。在本实施方式中，通过使用通常利用的切削工具沿着假想切割线53(假想切割线53A)进行切削，分开空白部52和芯片部51。使用的切削工具例如是划片机。
如以上所述，在半导体晶片50的制造方法中，从与主面50a正交的方向观察，将假想切割线53B的至半导体区域5的边缘的最短距离设定为小于假想切割线53A的。在本制造方法中，通过沿着上述假想切割线53B设置贯通狭缝β，将半导体区域3露出的侧面50c形成于半导体晶片50A，在该侧面50c设置第一导电型的半导体区域11。因此，通过本制造方法制造的半导体晶片50具有芯片部51，该芯片部51减小了死区，并且可以通过半导体区域11抑制来自侧面50c的漏电流的增加。
在如专利文献1所示的那样从不贯通半导体晶片50的孔添加杂质并形成半导体区域11的方法中，由于孔底而截断杂质，可能杂质未添加到整个侧面50c。在该情况下，漏电流可能从在侧面50c中未充分地添加杂质的部分增加。本制造方法因为对通过设置贯通狭缝β而露出的侧面50c添加杂质并设置半导体区域11，所以能够比从孔添加杂质的情况更适当地在整个侧面50c形成半导体区域11。
在上述的实施方式的制造方法中，在通过设置贯通狭缝β而露出的侧面50c设置第一导电型的半导体区域11后，形成钝化膜21、构图(图案结构)以及凸起电极23等。即，在形成钝化膜21、构图以及凸起电极23等时，半导体区域11已经设置于半导体晶片50A。因此，能够容易地形成钝化膜21、构图以及凸起电极23等。
贯通狭缝β通过干式蚀刻而设置。由此，比通过湿式蚀刻设置贯通狭缝β的情况更能减小侧面50c的倾斜。因此，与由于使用湿式蚀刻而侧面倾斜的情况相比，可以缩小死区。另外，例如，如图2所示，在多个半导体能量线检测元件ED1在各侧面1c相邻排列的情况下，可以减少半导体能量线检测元件ED1中的侧面1c(芯片部51的侧面50c)的成形的时间。
还包括在主面50a及主面50b设置金属层的工序，在设置了金属层后，通过离子注入将杂质添加到半导体晶片50A的侧面50c。由此，由于通过离子注入添加杂质，从而比通过扩散添加杂质更能减少施加于半导体晶片50A的热。因此，可适当地形成金属层，并且可以制造充分地添加了杂质的半导体晶片50。
半导体区域7被设置为该半导体区域7的厚度方向上的长度T1小于半导体区域5的厚度方向上的长度T2。例如，软X线等透光率低的能量线(能量束，エネルギー線)在半导体区域7难以被吸收。因此，软X线等透光率低的能量线的检测精度提高。
如上所述，在如专利文献1所示的那样从不贯通半导体晶片50的孔添加杂质并形成半导体区域11的方法中，由于孔底而截断杂质，可能未在整个侧面50c添加杂质。特别是在为了检测透光率低的能量线而减小半导体区域7的厚度方向上的长度的情况下，难以连接半导体区域7和半导体区域11，可能存在未添加杂质的区域。在该情况下，耗尽层可能穿过该区域到达侧面1c。本制造方法对通过设置贯通狭缝β而露出的侧面50c添加杂质，形成半导体区域11，因此将半导体区域7和半导体区域11简易且适当地连接，可以抑制漏电流的增加。
半导体能量线检测元件ED1通过准备通过上述的制造方法制造的半导体晶片50，且沿着假想切割线53A分离芯片部51而制造。在通过本制造方法制造的半导体能量线检测元件ED1中，减小了死区，并且可以通过半导体区域11抑制来自侧面50c的漏电流的增加。因为对通过设置贯通狭缝β而露出的侧面50c添加杂质，所以比从孔添加杂质的情况更适当地添加杂质。
在半导体能量线检测元件ED1的制造方法中，将假想切割线53B的至半导体区域5的边缘的最短距离设定为小于假想切割线53A。即，将假想切割线53A的至半导体区域5的边缘的最短距离设定为大于假想切割线53B。耗尽层从半导体区域5扩展。因此，在半导体能量线检测元件ED1中，耗尽层难以到达沿着假想切割线53A的切割面。
在半导体晶片50中，芯片部51具有位于侧面50c的半导体区域11。侧面50c的至半导体区域5的边缘的最短距离小于假想切割线53(假想切割线53A)。因此，可以制造半导体能量线检测元件ED1，该半导体能量线检测元件ED1通过由假想切割线53(假想切割线53A)切离芯片部51，减小了死区，可以通过半导体区域11抑制来自侧面50c的漏电流的增加。
以上，对本发明的优选的实施方式进行了说明，但本发明不必限定于上述的实施方式，在不脱离其主旨的范围内能够进行各种变更。
在上述的实施方式中，将一个芯片部51配置于一个半导体晶片50。但是，配置于半导体晶片50的芯片部51的数量不限于一个。也可以将多个芯片部51配置于一个半导体晶片50。
半导体基板1及芯片部51在上述的实施方式中俯视呈矩形状但不限于此。例如，也可以俯视为六边形状。在该情况下，也可以是沿着芯片部51的边缘的六个边中的五个边设置贯通狭缝β，并沿着剩余的一个边设定假想切割线53的结构。
设置半导体区域5、半导体区域7、半导体区域9及半导体区域11的顺序不限于本实施方式所示的顺序。也可以不设置半导体区域9。在该情况下，在半导体晶片50的主面50a侧，设置于侧面50c侧的半导体区域11与半导体区域3相邻。
设置绝缘膜13、电极15、17、钝化膜21、凸起电极23及贯通狭缝β的顺序不限于本实施方式所记载的顺序。例如，也可以在设置了凸起电极23后设置贯通狭缝β。绝缘膜13、电极15、17、钝化膜21及凸起电极23也可以不按照制造半导体晶片50的步骤设置，而是按照使用半导体晶片50制造半导体能量线检测元件ED1的步骤设置。
半导体基板1及半导体晶片50也可以倒转第一导电型的半导体区域和第二导电型的半导体区域的位置而构成。
符号说明
3、5、7、11：半导体区域；19：金属层；50、50A：半导体晶片；50a、50b：主面；50c：侧面；51：芯片部；53、53A、53B：假想切割线；α：能量线感应区域；β：贯通狭缝；ED1：半导体能量线检测元件。

Claims (6)

1.一种半导体晶片的制造方法，其中，包括：
准备半导体晶片，所述半导体晶片具有包括相互对置的第一主面和第二主面的第一导电型的第一半导体区域；
在所述第一半导体区域的所述第一主面侧，形成与该第一半导体区域一起构成能量线感应区域的第二导电型的第二半导体区域；
在所述第一半导体区域的所述第二主面侧，形成杂质浓度高于所述第一半导体区域的第一导电型的第三半导体区域；
从与所述第一主面正交的方向观察，沿着界定包括所述能量线感应区域的芯片部的第一假想切割线、和第二假想切割线二者之中的该第二假想切割线，形成沿厚度方向贯通所述半导体晶片的贯通狭缝，由此将所述第一半导体区域露出的侧面形成于所述芯片部；和
对通过设置所述贯通狭缝而露出的所述侧面添加杂质，从而在该侧面侧设置所述第一导电型的第四半导体区域，
所述第二假想切割线与所述第二半导体区域的边缘的最短距离，小于所述第一假想切割线与所述第二半导体区域的边缘的最短距离。
2.根据权利要求1所述的半导体晶片的制造方法，其中，
所述贯通狭缝通过干式蚀刻而形成。
3.根据权利要求1所述的半导体晶片的制造方法，其中，
还包括：在所述第一主面和所述第二主面设置金属层，
在设置了所述金属层后，通过离子注入将所述杂质添加到所述芯片部的侧面。
4.根据权利要求2所述的半导体晶片的制造方法，其中，
还包括：在所述第一主面和所述第二主面设置金属层，
在设置了所述金属层后，通过离子注入将所述杂质添加到所述芯片部的侧面。
5.根据权利要求1～4中任一项所述的半导体晶片的制造方法，其中，
所述第三半导体区域被设置成该第三半导体区域的厚度方向上的长度小于所述第二半导体区域的厚度方向上的长度。
6.一种半导体能量线检测元件的制造方法，其中，包括：
准备通过权利要求1～5中任一项所述的制造方法制造的半导体晶片；和
沿着所述第一假想切割线分离芯片部。
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