JP2018533845A - 加工基板上のチップスケールパッケージの固体デバイス用のリフトオフ工程 - Google Patents

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Abstract

加工基板構造体を処理する方法は、多結晶基板と、該多結晶基板を封止する加工層とを含む加工基板構造体を提供することと、加工層に結合された犠牲層を形成することと、犠牲層に固体デバイス構造体を接合することと、固体デバイス構造体の１つ以上の部分を除去して犠牲層の１つ以上の部分を露出することによって固体デバイス構造体内に１つ以上のチャネルを形成することと、エッチング薬液を１つ以上のチャネルを通って犠牲層の１つ以上の露出部まで流すことと、エッチング薬液と犠牲層との間の相互作用によって犠牲層を溶解し、それにより固体デバイス構造体から加工基板構造体を分離することとを含む。

Description

関連出願の相互参照
[0001]本出願は、２０１６年１０月７日に出願された米国非仮特許出願第１５／２８８，５０６号、および２０１５年１０月１９日に出願された米国仮特許出願第６２／２４３，５４０号の利益を主張するものであり、その内容はその全体が参照により組み込まれる。
[0002]ワイドバンドギャップ（ＷＢＧ）半導体デバイスは、製造するのに高価であり、時間がかかる。例えば、窒化ガリウム（ＧａＮ）材料は、堆積したＧａＮとは異なる格子構造（または格子定数）を有する半導体キャリア基板上にＧａＮを堆積することを伴うヘテロエピタキシャル（エピ）成長工程によって形成される。ＧａＮとキャリア基板との格子不整合は、デバイスの歩留まりおよび性能に悪影響を及ぼし得る欠陥、転位、および歪みを生じさせる場合がある。加えて、ＧａＮ層およびキャリア基板は、異なる熱膨張係数（ＣＴＥ）を有する場合がある。熱処理（例えば、ＧａＮエピタキシャル成長）は、ＧａＮに亀裂を入れるか、もしくはＧａＮを剥離し、またはキャリア基板を曲げ、かつ場合よりそれを砕く可能性がある。異なるＣＴＥは、基板ウェハサイズを制限する場合があり、規模を限定し、ＷＢＧデバイスおよびソリューションの全体的な製造コストの低減を妨げる。
[0003]本発明は、一般に加工基板上に形成されたチップスケールパッケージの固体デバイスのためのリフトオフ工程に関する。より具体的には、本発明は、エピタキシャル成長工程を用いて固体デバイスを製造するのに適した方法およびシステムに関する。本明細書に記載するように、本発明のいくつかの実施形態は、エピタキシャル成長によって加工基板構造体上に固体デバイスを製造するための方法およびシステムに適用されており、加工基板構造体は固体デバイスを形成するエピタキシャル層に略一致する熱膨張係数（ＣＴＥ）を特徴とする。本発明のいくつかの実施形態は、デバイスが形成された後に固体デバイスから加工基板構造体を分離するための方法を含む。分離された加工基板は、より多くのデバイスを製造するために後に再利用することができ、これはデバイスを製造するコストを低減する。本方法および技術は、様々な半導体処理工程に適用することができる。
[0004]本発明の一実施形態によれば、加工基板構造体を処理する方法は、加工基板構造体を提供することを含む。加工基板は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。本方法は、加工層に結合された犠牲層を形成することと、犠牲層に固体デバイス構造体を接合することとを更に含む。本方法は、固体デバイス構造体の１つ以上の部分を除去して犠牲層の１つ以上の部分を露出することによって固体デバイス構造体内に１つ以上のチャネルを形成することと、エッチング薬液を１つ以上のチャネルを通って犠牲層の１つ以上の露出部まで流すことと、エッチング薬液と犠牲層との間の相互作用によって犠牲層を溶解し、それにより固体デバイス構造体から加工基板構造体を分離することとを更に含む。
[0005]本発明の別の実施形態によれば、加工基板構造体を処理する方法は、加工基板構造体を提供することを含む。加工基板構造体は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。本方法は、加工層に結合された犠牲層を形成することを更に含む。犠牲層は、露出した周辺部を有する。本方法は、犠牲層に固体デバイス構造体を接合することと、犠牲層の露出した周辺部にエッチング薬液を塗布することと、エッチング薬液と犠牲層との間の相互作用によって犠牲層を溶解し、それにより固体デバイス構造体から加工基板構造体を分離することとを更に含む。
[0006]本発明の更なる実施形態によれば、加工基板構造体を処理する方法は、加工基板構造体を提供することを含む。加工基板構造体は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。加工層は、露出した周辺部を有する。本方法は、加工層に固体デバイス構造体を接合することと、加工層の露出した周辺部にエッチング薬液を塗布することと、エッチング薬液と加工層との間の相互作用によって加工層を溶解し、それにより固体デバイス構造体から多結晶基板を分離することとを更に含む。
[0007]本発明によって従来技術に勝る多くの便益が達成される。例えば、本発明の実施形態は、デバイスのエピタキシャル層の熱膨張係数（ＣＴＥ）に略一致するＣＴＥを有する加工基板上に形成された固体エミッタなどの固体デバイスを提供する。成長基板の熱膨張特性をエピタキシャル層に整合することにより、エピタキシャル層および／または加工基板内の応力を減少させる。応力は、いくつかの種類の欠陥の原因となる。例えば、応力は、エピタキシャル層内の転位密度を増加させる場合があり、これはエピタキシャル層の電気特性および光学特性を損なう。応力はまた、エピタキシャル層または基板内の残留歪みにつながる場合があり、残留歪みは後のステップにおいて応力亀裂、転位すべり、スリップ、反り、および歪みなど、付加的な処理の問題につながる場合がある。基板の熱膨張誘起の反りおよび歪みにより、自動化機器において材料の取り扱いが問題になり、デバイス製造に必要な付加的なリソグラフィのステップを行う能力を制限する場合がある。加えて、デバイス性能の寿命は、応力のかかった材料において減少する。応力緩和および応力誘起亀裂伝播、転位すべり、ならびに温度不整合から生じる他の格子移動は、デバイス性能低下からデバイスおよびデバイス層の破損または剥離までの状態の範囲での早期故障をもたらす場合がある。本発明の実施形態は、加工基板を破壊することなくデバイスのエピタキシャル層から加工基板を分離するための方法および技術を提供する。分離された加工基板は、より多くのデバイスを製造するために後に再利用することができ、これはデバイスを製造するコストを低減する。
[0008]本発明のこれらの実施形態および他の実施形態を、その利点および特徴の多くとともに、以下の文および添付の図と併せてより詳細に記載する。
加工基板上に形成されたＧａＮエピタキシャル層を示す。 加工基板上に形成されたＧａＮ発光ダイオード（ＬＥＤ）のエピタキシャル積層体を示す。 加工基板上に形成されたチップスケールパッケージ（ＣＳＰ）の固体発光ダイオード（ＬＥＤ）デバイスを示す。 加工基板除去後の図３のＣＳＰデバイス、およびその後の処理ステップを示す。 加工基板内に形成された犠牲層を示す。 ＣＳＰデバイス内に形成されたエッチングしたチャネルを示す。 加工基板からＧａＮエピタキシャル層を分離するためのケミカルリフトオフ工程を示す。 加工基板除去後の複数のＣＳＰデバイスを含むウェハ、およびその後の処理ステップを示す。 本発明の一実施形態による加工基板構造体を処理する方法を示す簡略化されたフローチャートを示す。 本発明の別の実施形態による加工基板構造体を処理する方法を示す簡略化されたフローチャートを示す。 本発明の更なる実施形態による加工基板構造体を処理する方法を示す簡略化されたフローチャートを示す。
[0020]本発明は、一般に加工基板上に形成されたチップスケールパッケージの固体デバイスのためのリフトオフ工程に関する。より具体的には、本発明は、エピタキシャル成長工程を用いて固体デバイスを製造するのに適した方法およびシステムに関する。本明細書に記載するように、本発明のいくつかの実施形態は、エピタキシャル成長によって加工基板構造体上に固体デバイスを製造するための方法およびシステムに適用されており、加工基板構造体は固体デバイスを形成するエピタキシャル層に略一致する熱膨張係数（ＣＴＥ）を特徴とする。本発明のいくつかの実施形態は、デバイスが形成された後に固体デバイスから加工基板構造体を分離するための方法を含む。分離された加工基板は、より多くのデバイスを製造するために後に再利用することができる。本方法および技術は、様々な半導体処理工程に適用することができる。
[0021]図１は、加工基板（ＥＳ）１１０上に形成されたＧａＮエピタキシャル層１３０を示す。加工基板１１０の製造は、窒化アルミニウム（ＡｌＮ）などのセラミック多結晶ウェハ１１２から始まる。ウェハ１１２は、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）など、他の多結晶材料を含むことができる。
[0022]酸化物、窒化物、およびポリシリコンの層など、一連の加工層１１４がセラミックウェハ１１２上に堆積される。加工層１１４は、その後のＧａＮエピタキシャル層に対する付着力、欠陥管理、および拡散バリアを提供する。付加的な酸化物層１１６は、セラミックウェハ１１２の片側に堆積されてもよい。酸化物層１１６の一部分は、その後のウェハ結合のために平滑面を生成するように化学機械平坦化（ＣＭＰ）工程を用いて戻って研磨される。
[0023]層転写工程は、シリコンウェハ１２０を用いて行われる。シリコンウェハ１２０には、Ｓｉ内に損傷界面を生じさせるようにいくつかの元素が注入され、これは酸化物層１１６に付着するための結合層１２２を形成するのに役立つ。原子的に圧力を加えることにより、シリコンウェハ１２０が酸化物層１１６に結合する。結合工程後、剥離工程は、Ｓｉウェハ内の損傷界面を活性化し、結合層１２２内の注入された元素を膨張させ、加工層１１４を有するセラミックウェハ１１２へのシリコンウェハ１２０の上部を切り離す。酸化物層１１６に結合された残りのシリコン層１２２は、約５ミクロン未満で比較的薄く、それ故に加工基板１１０のＣＴＥ特性に大きく寄与しない。したがって、加工基板１１０のＣＴＥ特性は、セラミックウェハ１１２のＣＴＥ係数によって決定される。
[0024]ＧａＮエピタキシャル層１３０（エピ層と呼ばれ得る）は、いくつかの層または副層をエピタキシャル成長させて加工基板１１０上にエピタキシャル構造体を形成することによって形成することができる。したがって、層という用語は、同じまたは異なる材料の複数の層または副層を含む構造体を含むことが理解されるべきである。セラミックウェハ１１２およびエピタキシャル層１３０は、実質的にＣＴＥ整合する。このＣＴＥ整合により、亀裂または反りを生じさせることなく、より大きいサイズのセラミックウェハ１１２上により厚く、より高い品質のエピタキシャル層を形成することが可能となる。例えば、エピタキシャル層１３０は、６インチ、８インチ、１２インチ、またはより大きいサイズの加工基板１１０上に形成することができる。より大きいウェハの製造は、１ウェハあたりのデバイス数を増加させ、安価なＧａＮデバイス製造をもたらす。
[0025]ＣＴＥ整合により、加工基板１１０上に著しくより厚いエピタキシャル層（数１０または数１００ミクロン）を形成することも可能となる。エピタキシャル層のより厚い組み合わせは、エピタキシャル層１３０とシリコン層１２２との間の格子構造のために全体的な転位密度を低下させることができる。加えて、より多くのエピタキシャル層は、ＧａＮ用途のより幅広いアレイに対してより複雑な回路を支持するために使用することができる。
[0026]発光ダイオード（ＬＥＤ）のアーキテクチャ
[0027]図２は、加工基板（ＥＳ）１１０上に既に形成されたＧａＮのＬＥＤエピタキシャル積層体２３１を示す。発光に好適なＬＥＤエピタキシャル積層体を図２および本発明の他の図に示したが、本発明の実施形態はＬＥＤ実装に限定されず、横または縦のアーキテクチャにおけるｐ−ｎダイオード、ショットキーダイオード、トランジスタ、ＨＥＭＴ、ＲＦデバイス、ハイブリッドまたは集積デバイスなどを含む他のデバイス構造体は本発明の範囲内に含まれる。したがって、当業者は、他の電子構造体を図２および本発明の他の図に示したＬＥＤ構造体に置き換えることができるであろう。当業者は、多くの変形形態、変更形態および代替形態を認識するであろう。
[0028]ＷＢＧ発光ダイオード（ＬＥＤ）を形成するために様々なアーキテクチャが使用される。例えば、横方向またはフリップチップアーキテクチャは、サファイアまたはＳｉＣなどの透明基板を使用して、ＬＥＤデバイスを形成することができる。垂直アーキテクチャは、デバイス製造中に除去されるシリコンなどの吸収基板を使用して、ＬＥＤデバイスを形成することができる。
[0029]典型的なＬＥＤのＧａＮエピタキシャル積層体２３１は、バッファ層１３２上に形成されたｎ型ＧａＮ層１３４を含むことができる。ＧａＮおよび窒化インジウムガリウム（ＩｎＧａＮ）の多層を有する活性領域は、多重量子井戸（ＭＱＷ）の活性領域１３６を形成する。窒化アルミニウムガリウム（ＡｌＧａＮ）の電流ブロック層１３８は、ＭＱＷ領域１３６に付着することができ、ｐ型ＧａＮ層１４０はＡｌＧａＮ層１３８に付着される。ｎ−ＧａＮ層
１３４とｐ−ＧａＮ層１４０との間にそれぞれ電圧を印加することにより、ＭＱＷ領域１３６にキャリアが注入され、発光を引き起こす。
[0030]言うまでもなく、これは、ほんの１つの例示的な加工基板１１０、および加工基板１１０上に形成された、ほんの１つの例示的なＧａＮのＬＥＤエピタキシャル積層体または構造体である。他の例示的な加工基板および他のエピタキシャル構造体は、次の米国特許、米国特許第７，３５８，１５２号明細書、米国特許第７，５３５，１００号明細書、米国特許第６，５９３，２１２号明細書、米国特許第６，４９７，７６３号明細書、米国特許第６，３２８，７９６号明細書、米国特許第６，３２３，１０８号明細書、米国特許出願第１２／８３６，９７０号明細書、米国特許出願第１３／７３２，７３９号明細書、米国特許出願第１３／２２３，１６２号明細書、米国特許出願第１３／７３２，９３４号明細書、米国特許出願第１２／９６９，３０２号明細書、米国特許出願第１２／８３６，９７０号明細書、米国特許第８，４３６，３６２号明細書、米国特許第８，７２９，５６３号明細書、および米国特許出願第１４／２８２，４０６号明細書に記載され、これらは全体がすべて参照により本明細書に組み込まれる。
[0031]図３は、加工基板１１０上に形成されたＧａＮのＬＥＤエピタキシャル積層体２３１を含む例示的ＬＥＤデバイス１５０の側断面図をより詳細に示す。メサ１５２は、ＧａＮのＬＥＤエピタキシャル積層体２３１のｎ−ＧａＮ層までエッチングされる。メサの側壁１５５は、電気的絶縁をもたらすように誘電材料で覆われる。埋込ｎ接点１６０は、ｎ−ＧａＮ層を、ルーティング層１５６を介してｎ電極１７０に接続する。反射性のｐ接点１５４は、ＧａＮのＬＥＤエピタキシャル積層体２３１のｐ−ＧａＮ層上に形成され、ルーティング層１５６を介してｐ電極１７２に接続する。電極１７０および１７２は、高さ約５０〜１００μｍまで銅めっきで堆積される。
[0032]エポキシ、エポキシモールディングコンパウンド（ＥＭＣ）、またはシートモールディングコンパウンド（ＳＭＣ）などのモールディング材料１５８が電極１７０および１７２の周囲に塗布される。エポキシは、最初に粘性であり、電極１７０および１７２の周囲に分注される。次にエポキシ１５８は加熱され、電極１７０および１７２の周囲に固体構造的支持体内に凝固するまで加圧される。
[0033]研磨工程は通常、ＧａＮのＬＥＤエピタキシャル積層体２３１から加工基板１１０を研削するのに使用される。しかし、研削工程は、相当な時間がかかり、ＥＳ１１０を破壊する。ＬＥＤデバイス１５０を製造するコストは、新しいＥＳ１１０が各ウェハに必要とされることにより、増加する。研削工程はまた、ＧａＮのＬＥＤエピタキシャル積層体２３１に応力を印加する。
[0034]図４は、加工基板１１０を除去し、かつＬＥＤデバイス１５０を反転した後の次の処理ステップを示す。ＧａＮのＬＥＤエピタキシャル積層体２３１の上面１８０は、光抽出を増大するように粗面化される。透明シリコーン１８２の層は、ＧａＮのＬＥＤエピタキシャル積層体２３１上に塗布され、付加的な構造的支持体のため硬化される。シリコーン１８２は、リン材料１８４を含むことができる。
[0035]電極１７２と電極１７０との間に電圧が印加され、ＭＱＷ領域１３６内の電子を励起し、青色光１８８を発光する。青色光１８８は、シリコーン１８２内に直接出射するか、または鏡像となるｐ接点１５４からシリコーン層１８２内に反射して戻る。青色光１８８は、シリコーン層１８２内のリン１８４を励起し、白色光１９０としてＬＥＤデバイス１５０から出力する黄色い光に変換する。
[0036]非破壊的基板除去
[0037]図５は、ＥＳ１１０を破壊することなくＧａＮのＬＥＤエピタキシャル積層体２３１から加工基板１１０を分離するための技術を示す。加工基板１１０は、窒化物層を含む複数の加工層１１４と、酸化物層１１６とを含むことができる。一例では、フッ化水素酸（ＨＦ）などの薬液２０４は、ＡｌＮウェハ１１２およびＧａＮのＬＥＤエピタキシャル積層体２３１が無傷のままである間、１つ以上の加工層１１４をエッチング除去するようにウェハ保持ＬＥＤデバイス１５０の側方に注入される。加工層１１４の１つをエッチングすることにより、再利用のためにセラミックウェハＡｌＮ１１２を保護しながら、ＥＳ１１０の残りからＧａＮのＬＥＤエピタキシャル積層体２３１が分離される。このケミカルリフトオフ工程もまた、前の研磨工程を取り除くことによってＬＥＤデバイス１５０上の全体の応力を低減する。
[0038]第２の例では、犠牲層２００は、加工層１１４および／もしくは加工層１１６のいずれかの上、またはそれらの間に形成される。一例では、犠牲層２００は、薬液２０４による分解の影響を受けやすい金属またはいくつかの他の物質を含む。例えば、犠牲層２００は、ＨＦに露出したときに溶解することに対する高い感受性を示すチタン（Ｔｉ）などの金属を使用することができる。いくつかの実施形態では、犠牲層２００は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせのうちの１つを含むことができる。薬液２０４は、加工基板１１０またはＧａＮのＬＥＤエピタキシャル積層体２３１を損傷することなく犠牲層２００をエッチング除去する。犠牲層２００の使用により、ＧａＮのＬＥＤエピタキシャル積層体２３１から加工基板１１０を切り離すのに必要な時間を更に減少させることができる。
[0039]別の例では、窒化ケイ素などの保護層２０２は、犠牲層２００の下、上、および／または周囲に形成することができる。保護層２０２は、エピタキシャルＧａＮ成長中にＴｉなどの犠牲層２００からＧａＮのＬＥＤエピタキシャル積層体２３１への材料の拡散を防ぐことができる。
[0040]図６は、加工基板を除去するための化学的分離時間を減少させるための別の技術を示す。ＬＥＤデバイス１５０Ａおよび１５０Ｂは、上述のようにＥＳ１１０上に形成される。上述にもあるように、犠牲層２００は、ＥＳ１１０内に既存の加工層のうちの１つを含むことができる。あるいは、犠牲層２００は、加工基板１１０内の他の加工層の間またはその上に形成された、チタンなどの付加的な指定した加工層を含むことができる。指定した犠牲層内に使用される材料は、リフトオフ工程の間、化学エッチングに対するより高い受容性がある特別に選択された層である。
[0041]チャネル２０２は、ＧａＮのＬＥＤエピタキシャル積層体２３１および加工層を通って犠牲層２００に至るまでエッチングされる。一例では、チャネル２０２は、略同じサイズであり、ＬＥＤデバイス１５０を含まないウェハ表面に形成されたダイと位置合わせされる。エッチング工程はまた、犠牲層２００に至るまでウェハの外周面の周囲に延在することができる。チャネルエッチングが完了した後、遮蔽マスクがモールディング１５８を施す前にチャネル２０２上に配置される。遮蔽マスクは、モールディング１５８がチャネル２０２に流入し、かつ犠牲層２００へのアクセスを妨げるのを防ぐ。
[0042]次に薬液２０４は、チャネル２０２、およびデバイスウェハの側面２０６を通って塗布される。薬液２０４は、犠牲層をエッチング除去し、ＥＳ１１０からＧａＮのＬＥＤエピタキシャル積層体２３１を分離する。チャネル２０２は、薬液２０４によってすぐにアクセス可能な犠牲層２００の表面積の量を増加させ、それ故に分離工程中のエッチング時間を大幅に減少させる。
[0043]図７は、上述したような例示的ケミカルリフトオフを示す。工程２１０Ａでは、チップスケールパッケージの固体ＬＥＤデバイス１５０は、ウェハ２１２の加工基板１１０上に形成される。ウェハ２１２上の各ダイ２１４は、別個のＬＥＤデバイス１５０を含むことができる。上述したように、各ＬＥＤデバイス１５０は、１対の電極１７０、１７２を有することができる。
[0044]工程２１０Ｂでは、チャネル２０２は、ＧａＮのＬＥＤエピタキシャル積層体２３１を通って、加工層を部分的に通って、加工基板１１０内の犠牲層に至るまでエッチングされる。上述したように、チャネル２０２は、空のダイ位置、ウェハ２１２の外周の周囲、またはウェハ２１２上の任意の他の位置でエッチングすることができる。遮蔽マスクは、ダイ２１４、およびチャネル２０２を含む任意の他の位置の上に位置決めされる。モールディング１５８（斜線で示す）は、チャネル２０２への自由なアクセスを維持しながら、デバイス１５０の電極１７０および１７２の周囲かつ／またはその上に塗布される。
[0045]工程２１０Ｃでは、リフトオフ工程は、Ｈ２ＳＯ４またはＨＦのような強酸などの薬液２０４をウェハ２１２上に形成されたチャネル２０２に塗布する。薬液２０４は、チャネル２０２から犠牲層に下方かつ半径方向に外へ浸透する。薬液２０４はまた、エッチングされたチャネル２０２からウェハ２１２の外周に、犠牲層内に半径方向内側にエッチングすることができる。犠牲層の十分なエッチングにより、加工基板１１０は、ＧａＮのＬＥＤエピタキシャル積層体２３１から分離する。
[0046]図８は、加工基板から分離したＧａＮのＬＥＤエピタキシャル積層体２３１を示す。ＧａＮのＬＥＤエピタキシャル積層体２３１の上面は粗面化され、シリコン１８２とリンとの組み合わせが上部に塗布される。ウェハ２１２は次に、別個のチップスケールパッケージ（ＣＳＰ）の固体ＬＥＤデバイス１５０Ａ〜１５０Ｃにダイシング（２２０）される。
[0047]上述の工程は、任意の種類の基板を用いて任意の集積回路デバイスから層を分離するのに使用することができる。例えば、化学的分離は、ウェハ結合分離、ウェハ除去、層転写、ならびにデバイス層の堆積および分離に使用することができる。
[0048]上記例は、ＧａＮのＬＥＤデバイスを説明している。しかし、ケミカルリフトオフ工程は、多接合ＧａＮデバイスおよび高電圧ＧａＮパワーデバイスなどの任意の集積回路（ＩＣ）デバイスとともに使用することができる。ケミカルリフトオフ工程はまた、ナノワイヤ、ナノコラム、またはマイクロエミッタを使用して、多波長を出力し、かつ白色光を提供する、ＧａＮデバイスに適用することができる。別の例では、リフトオフ工程は、モールディングを用いることなく行うことができる。この場合、一時結合が使用され得る。
[0049]図９は、本発明の一実施形態による加工基板構造体を処理する方法９００を示す簡略化されたフローチャートを示す。方法９００は、９０２では、加工基板構造体を提供することを含む。加工基板は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。方法９００は、９０４では、加工層に結合された犠牲層を形成することと、９０６では、犠牲層に固体デバイス構造体を接合することとを更に含む。方法９００は、９０８では、固体デバイス構造体の１つ以上の部分を除去して犠牲層の１つ以上の部分を露出することによって固体デバイス構造体内に１つ以上のチャネルを形成することと、９１０では、エッチング薬液を１つ以上のチャネルを通って犠牲層の１つ以上の露出部まで流すことと、９１２では、エッチング薬液と犠牲層との間の相互作用によって犠牲層を溶解し、それにより固体デバイス構造体から加工基板構造体を分離することとを更に含む。
[0050]図９に示した特定のステップは、本発明の一実施形態による加工基板構造体を処理する特定の方法を提供することが理解されるべきである。ステップの他の順序もまた、代替的実施形態に従って行うことができる。例えば、本発明の代替的実施形態は、異なる順序で上述したステップを行うことができる。さらに、図９に示した個々のステップは、個々のステップに適切な様々な順序で行うことができる複数の部分ステップを含むことができる。さらに、特定の用途に応じて付加的なステップを追加または削除することができる。当業者は、多くの変形形態、変更形態および代替形態を認識するであろう。
[0051]図１０は、本発明の別の実施形態による加工基板構造体を処理する方法１０００を示す簡略化されたフローチャートを示す。方法１０００は、１００２では、加工基板構造体を提供することを含む。加工基板構造体は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。方法１０００は、１００４では、加工層に結合された犠牲層を形成することを更に含む。犠牲層は、露出した周辺部を有する。方法１０００は、１００６では、犠牲層に固体デバイス構造体を接合することと、１００８では、犠牲層の露出した周辺部にエッチング薬液を塗布することと、１０１０では、エッチング薬液と犠牲層との間の相互作用によって犠牲層を溶解し、それにより固体デバイス構造体から加工基板構造体を分離することとを更に含む。
[0052]図１０に示した特定のステップは、本発明の一実施形態による加工基板構造体を処理する特定の方法を提供することが理解されるべきである。ステップの他の順序もまた、代替的実施形態に従って行うことができる。例えば、本発明の代替的実施形態は、異なる順序で上述したステップを行うことができる。さらに、図１０に示した個々のステップは、個々のステップに適切な様々な順序で行うことができる複数の部分ステップを含むことができる。さらに、特定の用途に応じて付加的なステップを追加または削除することができる。当業者は、多くの変形形態、変更形態および代替形態を認識するであろう。
[0053]図１１は、本発明の更なる実施形態による加工基板構造体を処理する方法１１００を示す簡略化されたフローチャートを示す。方法１１００は、１１０２では、加工基板構造体を提供することを含む。加工基板構造体は、多結晶基板と、該多結晶基板を封止する加工層とを含むことができる。加工層は、露出した周辺部を有する。方法１１００は、１１０４では、加工層に固体デバイス構造体を接合することと、１１０６では、加工層の露出した周辺部にエッチング薬液を塗布することと、１１０８では、エッチング薬液と加工層との間の相互作用によって加工層を溶解し、それにより固体デバイス構造体から多結晶基板を分離することとを更に含む。
[0054]図１１に示した特定のステップは、本発明の一実施形態による加工基板構造体を処理する特定の方法を提供することが理解されるべきである。ステップの他の順序もまた、代替的実施形態に従って行うことができる。例えば、本発明の代替的実施形態は、異なる順序で上述したステップを行うことができる。さらに、図１１に示した個々のステップは、個々のステップに適切な様々な順序で行うことができる複数の部分ステップを含むことができる。さらに、特定の用途に応じて付加的なステップを追加または削除することができる。当業者は、多くの変形形態、変更形態および代替形態を認識するであろう。
[0055]本明細書に記載した例および実施形態は、単に例示することが目的であり、様々な改変または変更が当業者に示唆され、本出願の趣旨および範囲内に、かつ添付の特許請求の範囲内に含まれるべきであることも理解される。

Claims (20)

  1. 加工基板構造体を処理する方法であって、前記方法は、
    多結晶基板と、
    前記多結晶基板を封止する加工層と
    を含む加工基板構造体を提供することと、
    前記加工層に結合された犠牲層を形成することと、
    前記犠牲層に固体デバイス構造体を接合することと、
    前記固体デバイス構造体の１つ以上の部分を除去して前記犠牲層の１つ以上の部分を露出することによって前記固体デバイス構造体内に１つ以上のチャネルを形成することと、
    エッチング薬液を前記１つ以上のチャネルを通って前記犠牲層の前記１つ以上の露出部まで流すことと、
    前記エッチング薬液と前記犠牲層との間の相互作用によって前記犠牲層を溶解し、それにより前記固体デバイス構造体から前記加工基板構造体を分離することと
    を含む、方法。
  2. 前記犠牲層は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせのうちの１つを含む、請求項１に記載の方法。
  3. 前記エッチング薬液は、フッ化水素酸（ＨＦ）または硫酸（Ｈ２ＳＯ４）を含む、請求項１に記載の方法。
  4. 前記多結晶基板は、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウム（ＡｌＮ）、炭化ケイ素（ＳｉＣ）、またはこれらの組み合わせのうちの１つを含む、請求項１に記載の方法。
  5. 前記犠牲層に結合された結合層を形成することと、
    前記結合層に結合された実質的に単結晶のシリコン層を形成することと、
    前記実質的に単結晶のシリコン層に結合された窒化ガリウム（ＧａＮ）層を形成することと、
    前記ＧａＮ層に結合された１つ以上の固体デバイスを形成することと、
    によって前記固体デバイス構造体を形成することを更に含む、請求項４に記載の方法。
  6. 前記ＧａＮ層を形成することは、前記実質的に単結晶のシリコン層上に前記ＧａＮ層をエピタキシャル成長させることを含む、請求項５に記載の方法。
  7. 前記１つ以上の固体デバイスを形成することは、
    エピタキシャル成長によって前記ＧａＮ層に結合されたＮ−ＧａＮ層を形成することと、
    エピタキシャル成長によって前記Ｎ−ＧａＮ層に結合されたＧａＮ系活性層を形成することと、
    エピタキシャル成長によって前記ＧａＮ系活性層に結合されたＰ−ＧａＮ層を形成することと
    を含む、請求項６に記載の方法。
  8. 前記１つ以上の固体デバイスを形成した後、かつ前記１つ以上のチャネルを形成する前に、前記固体デバイス構造体上にモールディング支持体を形成することを更に含む、請求項７に記載の方法。
  9. 前記１つ以上のチャネルの各々は、前記モールディング支持体、前記ＧａＮ層、前記実質的に単結晶のシリコン層、および前記結合層を通過する、請求項８に記載の方法。
  10. 加工基板構造体を処理する方法であって、前記方法は、
    多結晶基板と、
    前記多結晶基板を封止する加工層と
    を含む加工基板構造体を提供することと、
    前記加工層に結合された犠牲層を形成することであって、前記犠牲層が露出した周辺部を有する、前記犠牲層を形成することと、
    前記犠牲層に固体デバイス構造体を接合することと、
    前記犠牲層の前記露出した周辺部にエッチング薬液を塗布することと、
    前記エッチング薬液と前記犠牲層との間の相互作用によって前記犠牲層を溶解し、それにより前記固体デバイス構造体から前記加工基板構造体を分離することと
    を含む、方法。
  11. 前記犠牲層は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせのうちの１つを含む、請求項１０に記載の方法。
  12. 前記エッチング薬液は、フッ化水素酸（ＨＦ）または硫酸（Ｈ２ＳＯ４）を含む、請求項１０に記載の方法。
  13. 前記多結晶基板は、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウム（ＡｌＮ）、炭化ケイ素（ＳｉＣ）、またはこれらの組み合わせのうちの１つを含む、請求項１０に記載の方法。
  14. 前記犠牲層に結合された結合層を形成することと、
    前記結合層に結合された実質的に単結晶のシリコン層を形成することと、
    前記実質的に単結晶のシリコン層に結合された窒化ガリウム（ＧａＮ）層を形成することと、
    前記ＧａＮ層に結合された１つ以上のＧａＮ系デバイスを形成することと、
    によって前記固体デバイス構造体を形成することを更に含む、請求項１０に記載の方法。
  15. 前記１つ以上の固体デバイスを形成した後、かつ前記エッチング薬液を塗布する前に、前記固体デバイス構造体上にモールディング支持体を形成することを更に含む、請求項１４に記載の方法。
  16. 加工基板構造体を処理する方法であって、前記方法は、
    多結晶基板と、
    前記多結晶基板を封止する加工層であって、露出した周辺部を有する前記加工層と
    を含む加工基板構造体を提供することと、
    前記加工層に固体デバイス構造体を接合することと、
    前記加工層の前記露出した周辺部にエッチング薬液を塗布することと、
    前記エッチング薬液と前記加工層との間の相互作用によって前記加工層を溶解し、それにより前記固体デバイス構造体から前記多結晶基板を分離することと
    を含む、方法。
  17. 前記エッチング薬液は、フッ化水素酸（ＨＦ）または硫酸（Ｈ２ＳＯ４）を含む、請求項１６に記載の方法。
  18. 前記多結晶基板は、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウム（ＡｌＮ）、炭化ケイ素（ＳｉＣ）、またはこれらの組み合わせのうちの１つを含む、請求項１６に記載の方法。
  19. 前記加工層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせのうちの１つを含む、請求項１６に記載の方法。
  20. 前記加工層に結合された結合層を形成することと、
    前記結合層に結合された実質的に単結晶のシリコン層を形成することと、
    前記実質的に単結晶のシリコン層に結合された窒化ガリウム（ＧａＮ）層をエピタキシャル成長させることと、
    １つ以上のＧａＮ系層のエピタキシャル成長によって前記ＧａＮ層に結合された１つ以上のＧａＮ系デバイスを形成することと
    によって前記固体デバイス構造体を形成することを更に含む、請求項１８に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021230148A1 (ja) * 2020-05-11 2021-11-18 信越化学工業株式会社 Ｉｉｉ－ｖ族化合物結晶用ベース基板及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015006943T5 (de) * 2015-09-24 2018-06-14 Intel Corporation Mehrschicht-Silicium/Galliumnitrid-Halbleiter
US9997391B2 (en) 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
CN109844184B (zh) * 2016-06-14 2021-11-30 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
JP6991673B2 (ja) * 2018-02-27 2022-01-12 株式会社ディスコ 剥離方法
JP7204625B2 (ja) 2019-07-25 2023-01-16 信越化学工業株式会社 Ｉｉｉ族化合物基板の製造方法及びその製造方法により製造した基板
CN110491827B (zh) * 2019-08-13 2021-02-12 北京工业大学 一种半导体薄膜层的转移方法及复合晶圆的制备方法
US11127595B2 (en) 2019-09-19 2021-09-21 Microsoft Technology Licensing, Llc Method for bonding a semiconductor substrate to a carrier
CN112786515B (zh) * 2019-11-11 2022-12-13 上海新微技术研发中心有限公司 一种薄膜器件的加工方法
CN112786513B (zh) * 2019-11-11 2023-06-09 上海新微技术研发中心有限公司 一种薄膜器件的加工方法及薄膜器件
JP7398966B2 (ja) 2020-01-10 2023-12-15 信越化学工業株式会社 Ｉｉｉ族窒化物基板の製造方法及びｉｉｉ族窒化物基板
JP2021170596A (ja) * 2020-04-15 2021-10-28 国立大学法人東海国立大学機構 窒化ガリウム半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2014103397A (ja) * 2012-11-21 2014-06-05 Seoul Viosys Co Ltd 基板再生方法及び再生基板
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286335A (en) * 1992-04-08 1994-02-15 Georgia Tech Research Corporation Processes for lift-off and deposition of thin film materials
US7309620B2 (en) 2002-01-11 2007-12-18 The Penn State Research Foundation Use of sacrificial layers in the manufacture of high performance systems on tailored substrates
US20030189215A1 (en) * 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US8101498B2 (en) 2005-04-21 2012-01-24 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP2007095845A (ja) * 2005-09-27 2007-04-12 Oki Data Corp 半導体複合基板とそれを用いた半導体装置の製造方法
KR101390191B1 (ko) * 2007-07-27 2014-04-29 삼성전자주식회사 정전 방전 기능을 갖는 전자기기
CN102414837B (zh) * 2009-02-27 2016-04-20 奥塔装置公司 用于沉积和外延剥离过程的平铺衬底
KR101706915B1 (ko) 2009-05-12 2017-02-15 더 보드 오브 트러스티즈 오브 더 유니버시티 오브 일리노이 변형가능 및 반투과 디스플레이를 위한 초박형, 미세구조 무기발광다이오드의 인쇄 어셈블리
KR101105918B1 (ko) * 2009-11-30 2012-01-17 주식회사 엘지실트론 질화물 반도체 소자의 제조방법
JP2012186229A (ja) * 2011-03-03 2012-09-27 Univ Of Tokyo 単結晶シリコン薄膜の製造方法、単結晶シリコン薄膜デバイスの製造方法及び太陽電池デバイスの製造方法並びに単結晶シリコン薄膜及びそれを用いた単結晶シリコン薄膜デバイス及び太陽電池デバイス
KR101289602B1 (ko) * 2011-04-21 2013-07-24 영남대학교 산학협력단 발광 다이오드
US9269858B2 (en) 2011-08-31 2016-02-23 Micron Technology, Inc. Engineered substrates for semiconductor devices and associated systems and methods
WO2013099955A1 (ja) 2011-12-27 2013-07-04 富士フイルム株式会社 半導体基板製品の製造方法及びこれに利用されるエッチング方法
TW201414734A (zh) * 2012-07-10 2014-04-16 Takeda Pharmaceutical 氮雜吲哚衍生物
KR20140008012A (ko) * 2012-07-10 2014-01-21 서울바이오시스 주식회사 질화물 반도체층과 성장 기판 분리 방법
TW201503668A (zh) * 2013-07-04 2015-01-16 Novatek Microelectronics Corp 影像顯示系統與其方法
KR20150016759A (ko) * 2013-08-05 2015-02-13 서울바이오시스 주식회사 발광 소자 제조용 템플릿 재생 방법
US9230847B2 (en) * 2013-10-01 2016-01-05 Micron Technology, Inc. Engineered substrate assemblies with thermally opaque materials, and associated systems, devices, and methods
US9520697B2 (en) * 2014-02-10 2016-12-13 Soraa Laser Diode, Inc. Manufacturable multi-emitter laser diode
CN104810444B (zh) * 2015-03-04 2018-01-09 华灿光电(苏州）有限公司 发光二极管外延片及其制备方法、发光二极管芯片制备及衬底回收方法
US9997391B2 (en) 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2014103397A (ja) * 2012-11-21 2014-06-05 Seoul Viosys Co Ltd 基板再生方法及び再生基板
US20140183442A1 (en) * 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021230148A1 (ja) * 2020-05-11 2021-11-18 信越化学工業株式会社 Ｉｉｉ－ｖ族化合物結晶用ベース基板及びその製造方法
JP2021178768A (ja) * 2020-05-11 2021-11-18 信越化学工業株式会社 Ｉｉｉ−ｖ族化合物結晶用ベース基板及びその製造方法
JP7319227B2 (ja) 2020-05-11 2023-08-01 信越化学工業株式会社 Ｉｉｉ－ｖ族化合物結晶用ベース基板及びその製造方法

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