KR20140048268A - 반도체 장치를 지지 기판에 접착시키는 방법 - Google Patents

반도체 장치를 지지 기판에 접착시키는 방법 Download PDF

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Abstract

본 발명의 실시예들에 따른 방법은 성장 기판 상에 성장된 반도체 장치들의 웨이퍼를 제공하는 단계를 포함한다. 반도체 장치들의 웨이퍼는 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는다. 제2 표면은 성장 기판의 표면이다. 이 방법은 제1 표면을 제1 웨이퍼에 접착시키고 제2 표면을 제2 웨이퍼에 접착시키는 단계를 더 포함한다. 일부 실시예들에서, 제1 및 제2 웨이퍼는 각각 성장 기판과 다른 열 팽창 계수를 갖는다. 일부 실시예들에서, 제2 웨이퍼는 제1 웨이퍼에 의해 반도체 장치들의 웨이퍼에 유발되는 스트레스를 보상할 수 있다.

Description

반도체 장치를 지지 기판에 접착시키는 방법{METHOD OF BONDING A SEMICONDUCTOR DEVICE TO A SUPPORT SUBSTRATE}
본 발명은 III-질화물 발광 다이오드와 같은 반도체 발광 장치를 지지 기판에 부착시키는 방법에 관한 것이다.
발광 다이오드(LED), 공진 공동 발광 다이오드(RCLED), 수직 공동 레이저 다이오드(VCSEL) 및 에지 발광 레이저를 포함하는 반도체 발광 장치들은 현재 이용 가능한 가장 효율적인 광원들에 속한다. 가시 스펙트럼에 걸쳐 동작할 수 있는 고휘도 발광 장치들의 제조에 있어서 현재 관심 있는 재료 시스템들은 그룹 III-V 반도체들, 특히 III-질화물 재료로도 지칭되는 갈륨, 알루미늄, 인듐 및 질소의 이원, 삼원 및 사원 합금들을 포함한다. 통상적으로, III-질화물 발광 장치들은 금속-유기 화학 기상 침적(MOCVD), 분자 빔 에피텍시(MBE) 또는 다른 에피텍시 기술들에 의해 사파이어, 실리콘 탄화물, III-질화물 또는 다른 적절한 기판 상에 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택을 에피텍시 방식으로 성장시킴으로써 제조된다. 스택은 종종 기판 위에 형성된, 예를 들어 Si로 도핑된 하나 이상의 n형 층, n형 층 또는 층들 위에 형성된 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역 위에 형성된, 예를 들어 Mg로 도핑된 하나 이상의 p형 층을 포함한다. n형 및 p형 영역들 상에 전기적 콘택들이 형성된다.
도 9는 US 6,876,008에 더 상세히 설명되어 있는, 서브마운트(114)에 부착된 발광 다이오드 다이(110)를 나타낸다. 서브마운트의 상면 및 하면 상의 솔더링 가능한 표면들 사이의 전기적 접속들이 서브마운트 내에 형성된다. 솔더 볼들(122-1, 122-2)이 배치된, 서브마운트 상부의 솔더링 가능 영역들은 솔더 조인트(138)에 부착된, 서브마운트 하부의 솔더링 가능 영역들에 서브마운트 내의 도전성 경로에 의해 전기적으로 접속된다. 솔더 조인트(138)는 서브마운트 하부의 솔더링 가능 영역들을 보드(134)에 전기적으로 접속한다. 서브마운트(114)는 예를 들어 여러 상이한 영역을 갖는 실리콘/유리 합성물 서브마운트일 수 있다. 실리콘 영역들(114-2)은 서브마운트의 상면과 하면 사이에 도전성 경로를 형성하는 배선들(118-1, 118-2)에 의해 둘러싸인다. ESD 보호 회로와 같은 회로가 배선들(118-1, 118-2)에 의해 둘러싸인 실리콘 영역들(114-2) 내에 또는 다른 실리콘 영역(114-3) 내에 형성될 수 있다. 그러한 다른 실리콘 영역들(114-3)도 다이(110) 또는 보드(134)와 전기적으로 접촉할 수 있다. 유리 영역들(114-1)은 실리콘의 상이한 영역들을 전기적으로 격리시킨다. 솔더 조인트들(138)은 예를 들어 유전층 또는 공기일 수 있는 절연 영역(135)에 의해 전기적으로 격리될 수 있다.
도 9에 도시된 장치에서, 배선들(118-1, 118-2)을 포함하는 서브마운트(114)는 다이(110)가 서브마운트(114)에 부착되기 전에 다이(110)와 별개로 형성된다. 예를 들어, US 6,876,008은 다수의 서브마운트를 위한 장소들을 포함하는 실리콘 웨이퍼가 전술한 ESD 보호 회로와 같은 임의의 원하는 회로를 포함하도록 성장된다는 것을 설명하고 있다. 웨이퍼 내에는 전통적인 마스킹 및 에칭 단계들에 의해 구멍들이 형성된다. 웨이퍼 위에 그리고 구멍들 안에는 금속과 같은 도전층이 형성된다. 이어서, 도전층이 패턴화될 수 있다. 이어서, 웨이퍼 위에 그리고 구멍들 안에 유리층이 형성된다. 유리층 및 웨이퍼의 부분들이 제거되어 도전층이 노출된다. 이어서, 웨이퍼 하측의 도전층이 패턴화될 수 있고, 추가적인 도전층들이 추가되고 패턴화될 수 있다. 웨이퍼의 하측이 패턴화되면, 서브마운트 상의 도전성 영역들에 상호접속부들(122)에 의해 개별 LED 다이들(110)이 물리적으로, 전기적으로 접속될 수 있다. 즉, LED들(110)은 개별 다이오드들로 다이싱된 후에 서브마운트(114)에 부착된다.
발명의 요약
본 발명의 목적은 반도체 장치들의 웨이퍼를 지지 기판 웨이퍼에 부착하기 위한 웨이퍼-스케일 방법을 제공하는 것이며, 이러한 방법에서는 반도체 장치들의 웨이퍼가 지지 기판 웨이퍼에 부착된 후에 처리될 수 있도록 반도체 장치들의 웨이퍼 내의 뒤틀림(warp)이 충분히 작게 유지된다.
본 발명의 실시예들에 따른 방법은 성장 기판 상에 성장된 반도체 장치들의 웨이퍼를 제공하는 단계를 포함한다. 반도체 장치들의 웨이퍼는 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는다. 제2 표면은 성장 기판의 표면이다. 이 방법은 제1 표면을 제1 웨이퍼에 접착시키고 제2 표면을 제2 웨이퍼에 접착시키는 단계를 더 포함한다. 일부 실시예들에서, 제1 및 제2 웨이퍼는 각각 성장 기판과 다른 열 팽창 계수를 갖는다. 일부 실시예들에서, 제2 웨이퍼는 제1 웨이퍼에 의해 반도체 장치들의 웨이퍼에 유발되는 스트레스를 보상할 수 있다.
도 1은 반도체 발광 장치들의 웨이퍼의 일부를 나타낸다. 도 1에는 2개의 발광 장치가 도시되어 있다.
도 2는 하나 이상의 금속층 및 하나 이상의 폴리머층의 추가 후의 도 1의 장치들 중 하나를 나타낸다.
도 3은 n형 영역의 에지에 형성된 반사기를 나타낸다.
도 4는 지지 기판에 접착된 도 3의 구조를 나타낸다.
도 5는 스트레스 보상층에 접착된 도 4의 구조를 나타낸다.
도 6은 지지 기판에 비아들을 형성한 후의 도 5의 구조를 나타낸다.
도 7은 스트레스 보상층을 제거한 후의 도 6의 구조를 나타낸다.
도 8은 옵션으로서 성장 기판을 제거한 후의 도 7의 구조를 나타낸다.
도 9는 서브마운트 상에 실장된 LED를 포함하는 종래 기술의 장치를 나타낸다.
본 발명의 실시예들에서는, 웨이퍼 스케일 프로세스에서 반도체 발광 장치가 마운트에 접착된다. 아래의 예들에서는 반도체 발광 장치가 청색 또는 UV 광을 방출하는 III-질화물 LED이지만, 다른 III-V 재료들, III-인화물, III-비소화물, II-VI 재료들, ZnO 또는 Si 계열 재료들과 같은 다른 재료 시스템들로 제조된 레이저 다이오드들 및 반도체 발광 장치들과 같은 LED들 외의 반도체 발광 장치들이 사용될 수 있다.
도 1은 반도체 발광 장치들의 웨이퍼의 일부를 나타낸다. 도 1에는 2개의 장치가 도시되어 있다. 도 1에 도시된 구조를 형성하기 위하여, 예를 들어 사파이어, SiC, Si, GaN 또는 합성물 기판들과 같은 임의의 적절한 기판(10)일 수 있는 성장 기판 위에 반도체 구조가 성장된다. 반도체 구조는 n형 및 p형 영역들(12, 16) 사이에 삽입된 발광 또는 활성 영역(14)을 포함한다. n형 영역(12)이 먼저 성장될 수 있으며, 예를 들어 버퍼층들 또는 핵 형성 층들과 같은 준비층들 및/또는 n형이거나 의도적으로 도핑되지 않을 수 있는, 성장 기판의 제거를 돕도록 설계된 층들, 및 발광 영역이 효율적으로 발광하는 데 바람직한 특정 광학적 또는 전기적 특성들을 위해 설계된 n형 또는 심지어 p형 장치 층들을 포함하는 상이한 조성들 및 도펀트 농도의 다수의 층을 포함할 수 있다. n형 영역(12) 위에 발광 또는 활성 영역(14)이 성장된다. 적절한 발광 영역들의 예는 단일의 두껍거나 얇은 발광층, 또는 장벽층들에 의해 분리된 다수의 얇거나 두꺼운 발광층을 포함하는 다중 양자 우물 발광 영역을 포함한다. 이어서, 발광 영역(14) 위에 p형 영역(16)이 성장될 수 있다. n형 영역(12)과 같이, p형 영역(16)은 의도적으로 도핑되지 않은 층들 또는 n형 층들을 포함하는 상이한 조성, 두께 및 도펀트 농도의 다수의 층을 포함할 수 있다. 장치 내의 모든 반도체 재료의 전체 두께는 일부 실시예들에서 10㎛ 미만 그리고 일부 실시예들에서 6㎛ 미만이다. 일부 실시예들에서는, p형 영역이 먼저 성장되고, 이어서 활성 영역, 이어서 n형 영역이 성장된다. 일부 실시예들에서, 반도체 재료는 옵션으로서 성장 후에 200℃와 800℃ 사이에서 어닐링될 수 있다.
p형 영역(16) 상에 금속 콘택이 형성된다. 도 1의 장치에서, p 콘택은 2개의 금속층(18, 20)을 포함한다. 금속(18)은 예를 들어 증착 또는 스퍼터링에 의해 침적된 후에, 예를 들어 에칭 또는 리프트-오프를 포함하는 표준 포토리소그라피 작업들에 의해 패턴화될 수 있다. 금속(18)은 예를 들어 은과 같이 p형 III-질화물 재료와 옴 접촉(ohmic contact)을 형성하는 반사성 금속일 수 있다. 금속(18)은 또한 전이 금속과 은의 다층 스택일 수도 있다. 전이 금속은 예를 들어 니켈일 수 있다. 금속(18)의 두께는 일부 실시예들에서 100Å과 2000Å 사이이고, 일부 실시예들에서 500Å과 1700Å 사이이고, 일부 실시예들에서 1000Å과 1600Å 사이이다. 이 구조는 옵션으로서 금속(18)의 침적 후에 재차 어닐링될 수 있다.
옵션인 제2 p 콘택 금속(20)이 예를 들어 증착 또는 스퍼터링에 의해 p 콘택 금속(18) 위에 침적된 후에, 예를 들어 에칭 또는 리프트-오프와 같은 표준 포토리소그라피 작업들에 의해 패턴화될 수 있다. 금속(20)은 예를 들어 티타늄과 텅스텐의 합금과 같이 은과 최소로 반응하는 임의의 전기적 도전성 재료일 수 있다. 이러한 합금은 부분적으로 또는 전체적으로 질화되거나, 전혀 질화되지 않을 수 있다. 금속(20)은 대안으로서 크롬, 백금 또는 실리콘일 수 있거나, 둘러싼 층들에 대한 부착를 위해 그리고 금속(18)의 확산을 차단하기 위해 최적화된 임의의 상기 재료들의 다층 스택일 수 있다. 금속(20)의 두께는 일부 실시예들에서 1000Å과 10000Å 사이, 일부 실시예들에서 2000Å과 8000Å 사이, 일부 실시예들에서 2000Å과 7000Å 사이일 수 있다.
이어서, 이 구조는 표준 포토리소그라피 작업들에 의해 패턴화되고, 예를 들어 화학적으로 반응하는 플라즈마를 이용하여 반도체 재료를 제거하는 반응성 이온 에칭(RIE), 또는 유도 결합 플라즈마(ICP) 에칭, RF 급전 자기장에 의해 플라즈마가 생성되는 RIE 프로세스에 의해 에칭된다. 일부 실시예들에서, 패턴은 p 콘택 금속(20)을 패턴화하는 데 사용된 포토리소그라피 마스크에 의해 결정된다. 이러한 실시예들에서, 에칭은 단일 작업에서 p 콘택 금속(20)의 에칭 후에 수행될 수 있다. 일부 영역들에서, p형 영역(16)의 전체 두께 및 발광 영역(14)의 전체 두께가 제거되어, n형 영역(12)의 표면(13)이 노출된다. 이어서, n형 영역(12)은 장치들 사이의 영역들(11)에서 에칭으로 제거되어 성장 기판(10)이 노출되며, 따라서 III-질화물 재료가 최종 장치의 에지인 포인트(200)로부터 거리(202)만큼 후퇴되는데, 즉 장치들 사이의 노출된 기판(10)의 거리는 거리(202)의 2배이다. 일부 실시예들에서, 이웃 장치들은 예를 들어 영역(11)에서 톱질에 의해 분리된다. 예를 들어, III-질화물 재료는 장치의 에지로부터 일부 실시예들에서 1㎛ 내지 50㎛만큼, 일부 실시예들에서 20㎛ 미만만큼, 일부 실시예들에서 10㎛ 미만만큼, 일부 실시예들에서 6㎛ 미만만큼 후퇴될 수 있다.
도 1의 구조 위에, 예를 들어 플라즈마 강화 화학 기상 침적(PECVD), 화학 기상 침적(CVD) 또는 증착에 의해 유전체(22)가 침적될 수 있다. 유전체(22)는 n형 및 p형 영역들에 접속된 금속 콘택들에 대한 전기적 격리를 제공한다. 유전체(22)는 표준 포토리소그라피 작업들에 의해 패턴화되고, ICP 에칭 또는 RIE에 의해 에칭되어, 영역들(13)에서 n형 영역(12)이 노출되고, 영역들(24)에서 p 콘택 금속(20)이 노출된다. 유전체(22)는 리프트-오프에 의해 패턴화될 수도 있다. 유전체(22)는 실리콘 질화물, 실리콘 산화물 및 실리콘 산질화물을 포함하는 임의의 적절한 유전체일 수 있다. 일부 실시예들에서, 유전체(22)는 그 위에 입사하는 광을 반사하도록 최적화된 다층 유전체 스택이다. 유전체(22)의 두께는 일부 실시예들에서 2㎛ 미만, 일부 실시예들에서 200Å과 5000Å 사이, 일부 실시예들에서 500Å과 3200Å 사이일 수 있다.
본 명세서에서 설명되는 장치들이 장치들의 웨이퍼 상에 형성된다는 것을 나타내기 위해 도 1에는 2개의 장치가 도시되어 있다. 간소화를 위해 아래의 도면들에서는 하나의 장치만이 도시되지만, 그러한 도면들에 도시된 구조들은 웨이퍼 전체에 반복된다는 것을 이해해야 한다.
도 2에서, 영역들 내에 n형 영역(12)과 접촉하는 n 콘택(26) 및 추가적인 p 콘택층(32)을 형성하는 금속층(27)이 침적되고 패턴화된다. 금속(27)은 알루미늄을 포함하는 임의의 적절한 금속 또는 알루미늄, 티타늄-텅스텐 합금, 구리 및 금을 포함하는 금속들의 다층 스택일 수 있다. 금속(27)이 다층 스택인 실시예들에서, 제1 금속(즉, n형 영역(12)에 인접하는 금속)은 GaN에 대해 옴 접촉을 형성하고 청색 및 백색 광을 반사하도록 선택될 수 있다. 그러한 제1 층은 예를 들어 알루미늄일 수 있다.
도 2에 도시된 장치에서는 n 콘택(26)이 n형 영역(12)의 에지 위로 연장하여 성장 기판(10)에 닿지만, 일부 실시예들에서 n 콘택(26)은 n형 영역(12)의 에지로부터 후퇴될 수 있으며, 따라서 n 콘택(26)은 n형 영역(12)의 에지를 커버하지 않는다. 그러한 실시예들에서는 후술하는 폴리머층(28)이 더 넓을 수 있으며, 따라서 n 콘택(26)에 의해 커버되지 않은 n형 영역(12)의 일부에 닿는다. 일부 실시예들에서는, 장치의 일부를 도시하는 도 3에 도시된 바와 같이, 반사성 유전체 재료(70)가 n형 영역(12)의 에지들 주위에 침적된다. 반사성 유전체 재료(70)는 예를 들어 유전체(22)와 동시에 형성되거나 별개의 침적 및 패턴화 단계들에서 형성되는 반사성 유전체 스택일 수 있다. 어느 경우에나, n형 영역(12) 및 n 콘택(26) 양자는 장치의 에지(200)로부터 후퇴된다.
이어서, 하나 이상의 폴리머층이 침적되고 패턴화된다. 폴리머층(28)이 인접하는 장치들 사이에 배치된다. 폴리머층(30)은 p 콘택(32)과 n 콘택(26)을 분리한다. 폴리머층들(28, 30)은 동일 재료일 수 있으며, 동일 작업에서 침적 및 패턴화될 수 있지만, 이것들이 필요한 것은 아니다. 일부 실시예들에서, 폴리머층들(28, 30)은 고온에 견딘다. 적절한 재료들의 예는 벤조-사이클로부텐 계열 폴리머들, 폴리이미드 계열 폴리머들, 규소 수지 계열 폴리머들 및 에폭시들을 포함한다. 일부 실시예들에서, 폴리머층(28)은 티타늄 이산화물과 같은 산란 성분 또는 카본 블랙과 같은 흡광 물질로 도핑된다. 침적된 폴리머층들(28, 30)은 예를 들어 화학-기계 폴리싱, 기계 폴리싱 또는 플라이-커팅에 의해 평탄화될 수 있다.
도 1 및 2에 도시된 장치들은 본 발명의 실시예들과 함께 사용될 수 있는 장치의 일례일 뿐이다. 임의의 적절한 장치가 본 발명의 실시예들과 함께 사용될 수 있으며, 본 발명의 실시예들은 도 1 및 2에 도시된 상세들로 한정되지 않는다. 예를 들어, 도 1 및 2는 플립-칩 장치를 도시하지만, 본 발명의 실시예들은 다른 장치 구조들과 함께 사용될 수 있으며, 플립-칩 장치들로 한정되지 않는다.
도 4에 도시된 바와 같이, 도 2에 도시된 장치들의 웨이퍼가 도 2에 도시된 배향에 대해 뒤집히고, 지지 기판들의 웨이퍼에 접착된다. 도 4에 도시된 지지 기판(34)은 보디(35)를 포함한다. 보디(35)는 일부 실시예들에서 Si, GaAs 또는 Ge, 또는 임의의 다른 적절한 재료일 수 있다. 일부 실시예들에서는, 지지 기판(34) 내에 전자 장치들이 집적될 수 있다. 집적된 요소들은 예를 들어 정전기 방전 보호를 위해 사용되는 회로 요소들 또는 구동 전자 장치들을 포함할 수 있다. 적절한 집적 요소들의 예는 다이오드, 저항기 및 커패시터를 포함한다. 집적 요소들은 전통적인 반도체 처리 기술들에 의해 형성될 수 있다. 보디(35)의 두께는 예를 들어 일부 실시예들에서 적어도 100㎛, 일부 실시예들에서 400㎛ 이하, 일부 실시예들에서 적어도 150㎛, 일부 실시예들에서 250㎛ 이하일 수 있다.
접착 전에, 장치들의 웨이퍼 및 지지 기판들의 웨이퍼 중 한쪽 또는 양쪽에 접착층(36)이 형성된다. 접착층(36)은 예를 들어 접착 재료 또는 접착제로서 사용하기에 적합한 폴리머, 다른 유기 재료, 벤조-사이클로부텐 계열 폴리머, 폴리이미드 계열 폴리머, 규소 수지 계열 폴리머 또는 에폭시일 수 있다. 접착층(36)은 폴리머층들(28 및/또는 30)과 동일한 재료일 수 있으나, 이것이 필요한 것은 아니다. 접착층(36)은 예를 들어 스핀 코팅에 의해 형성될 수 있다. 접착층(36)의 형성 후에 그리고 접착 전에, 접착층(36)은 예를 들어 화학-기계 폴리싱, 기계 폴리싱 또는 플라이-커팅에 의해 평탄화될 수 있다. 일부 실시예들에서는, 접착층(36)이 생략되며, 지지 기판들의 웨이퍼는 장치들의 웨이퍼에 직접 접착된다.
이어서, 장치들의 웨이퍼와 지지 기판들의 웨이퍼가 종종 상승된 온도에서 함께 접착된다. 접착은 일부 실시예들에서 적어도 50℃의 온도에서, 일부 실시예들에서 400℃ 이하에서, 일부 실시예들에서 적어도 100℃에서, 일부 실시예들에서 350℃ 이하에서, 일부 실시예들에서 적어도 200℃에서, 일부 실시예들에서 300℃ 이하에서 수행될 수 있다. 일부 실시예들에서는 접착 동안 압축력이 가해질 수 있다. 예를 들어, 60MPa 미만의 압력이 장치들의 웨이퍼와 지지 기판들의 웨이퍼에 가해질 수 있다.
접착 후에 접착된 구조가 냉각됨에 따라, 지지 기판들의 웨이퍼와 장치들을 위한 성장 기판 사이의 열팽창 계수(CTE) 차이가 접착된 구조의 뒤틀림을 유발할 수 있다. 예를 들어, 실리콘 계열 지지 기판과 사파이어 성장 기판 상에 성장된 III-질화물 LED들의 경우에, 400㎛ 뒤틀린 접착 구조들이 관찰되었다. 그러한 큰 뒤틀림은 구조가 표준 웨이퍼 제조 장비에 의해 처리되지 못하게 할 수 있다.
본 발명의 실시예들은 웨이퍼 스케일 접착으로부터 냉각 동안에 발생하는 뒤틀림을 방지하기 위한 방법들 및 구조들을 포함한다.
일부 실시예들에서, 도 5에 도시된 바와 같이, 장치 구조에 대향하는 성장 기판의 면(도 4에 도시된 배향에서 성장 기판의 상부)에 제2 웨이퍼가 접착된다. 성장 기판 웨이퍼(10)에 접착된 웨이퍼(40)는 상승된 접착 온도로부터의 냉각 동안 구조 내에 유발되는 스트레스를 상쇄시킴으로써 뒤틀림을 줄이거나 제거할 수 있다. 성장 기판 웨이퍼(10)에 접착된 웨이퍼(40)는 본 명세서에서 지지 기판(34)과 구별하기 위해 스트레스 보상층 또는 스트레스 보상 웨이퍼로서 지칭될 수 있다.
스트레스 보상층(40)은 예를 들어 양극 접착, 융합 접착 또는 폴리머 접착과 같은 임의의 적절한 접착 기술에 의해 성장 기판(10)에 접착될 수 있다. 폴리머 접착을 형성하기 위하여, 접착 전에, 장치들이 성장되는 성장 기판 및 스트레스 보상층 중 한쪽 또는 양쪽에 접착층(38)이 형성된다. 접착층(38)은 장치들의 웨이퍼를 스트레스 보상 웨이퍼에 접착시킨 후에 수행되는 임의의 처리와 관련된 온도들에 견딜 수 있는 폴리머일 수 있다. 일부 실시예들에서, 접착층(38)은 임시 접착 재료이다. 적절한 임시 접착 재료들은 예를 들어 Brewer Scientific으로부터 입수 가능하다. 임시 접착 재료를 이용할 경우, 스트레스 보상 웨이퍼는 나중에 예를 들어 스트레스 보상 웨이퍼가 성장 기판으로부터 미끄러질 수 있을 때까지 이 구조를 가열함으로써 성장 기판으로부터 분리될 수 있다. 일부 실시예들에서, 접착층(38)이 생략되고, 스트레스 보상 웨이퍼는 반도체 장치들의 웨이퍼에 직접 접착된다.
일부 실시예들에서, 장치들의 웨이퍼는 지지 기판 웨이퍼(34) 및 스트레스 보상 웨이퍼(40)에 동시에 접착된다. 3 웨이퍼 스택이 형성되며, 지지 기판 웨이퍼와 스트레스 보상 웨이퍼 사이에 장치들의 웨이퍼가 삽입된다. 동시 접착은 장치들의 웨이퍼의 뒤틀림을 최소화할 수 있고, 처리 단계들의 수를 줄이며, 이는 각각의 장치의 생산 비용을 줄일 수 있다.
일부 실시예들에서, 스트레스 보상 웨이퍼(40)는 장치들의 웨이퍼가 지지 기판들의 웨이퍼에 접착된 후에 또는 장치들의 웨이퍼가 지지 기판들의 웨이퍼에 접착되기 전에 성장 기판(10)에 접착된다.
일부 실시예들에서, 스트레스 보상 웨이퍼(40)는 지지 기판(34)과 동일한 재료 및 동일한 두께이다. 예를 들어, 스트레스 보상 웨이퍼(40)는 일부 실시예들에서 적어도 100㎛ 두께, 일부 실시예들에서 3mm 이하의 두께, 일부 실시예들에서 적어도 150㎛ 두께, 일부 실시예들에서 2mm 이하의 두께, 일부 실시예들에서 적어도 200㎛ 두께, 일부 실시예들에서 1.5mm 이하의 두께의 실리콘 웨이퍼일 수 있다. 일부 실시예들에서, 스트레스 보상 웨이퍼(40)는 지지 기판(34)과 다른 재료이다. 스트레스 보상 웨이퍼(40)는 접착에 필요한 온도에 견딜 수 있고, 지지 기판(34)에 의해 유발되는 스트레스를 상쇄시키는 데 적합한 두께 및 CTE를 갖는 임의의 재료일 수 있다. 일부 실시예들에서, 지지 기판(34)은 실리콘 웨이퍼이며, 스트레스 보상 웨이퍼(40)는 예를 들어 유리, 실리콘, 실리카, 사파이어, SiC, AlN, GaAs, 석영, 세라믹, 금속, 합금, 단단한 폴리머 또는 플라스틱 또는 임의의 다른 적절한 재료이다.
스트레스 보상 웨이퍼에 의해 제공되는 스트레스 보상의 양은 지지 기판 웨이퍼의 두께 및 CTE에 비해 스트레스 보상 웨이퍼의 두께 및 스트레스 보상 웨이퍼의 CTE에 의존한다. 스트레스 보상 웨이퍼(40)가 지지 기판 웨이퍼보다 낮은 CTE를 갖는 재료일 경우, 스트레스 보상 웨이퍼는 지지 기판 웨이퍼에 의해 유발되는 뒤틀림을 줄이거나 제거하기 위하여 지지 기판 웨이퍼보다 두꺼워야 한다. 스트레스 보상 웨이퍼(40)가 지지 기판 웨이퍼보다 높은 CTE를 갖는 재료일 경우, 스트레스 보상 웨이퍼는 지지 기판 웨이퍼에 의해 유발되는 뒤틀림을 줄이거나 제거하기 위하여 지지 기판 웨이퍼보다 얇아야 한다. 스트레스 보상 웨이퍼의 적절한 두께들은 다음 식 (1), 즉 [(CTEgrowth - CTEstresscomp)(Tbond1-Troom)(Estresscomp)]/[(1-vstresscomp)(tstresscomp)] = [(CTEgrowth - CTEsupport)(Tbond2-Troom)(Esupport)]/[(1-vsupport)(tsupport)]에 따라 계산될 수 있으며, 여기서 CTEgrowth는 성장 기판의 CTE(사파이어의 경우에 약 5.8ppm/℃)이고, CTEstresscomp는 스트레스 보상 웨이퍼의 CTE(Si의 경우에 약 2.6ppm/℃)이고, CTEsupport는 지지 기판 웨이퍼의 CTE이고, Troom은 실온, 종종 25℃이고, Tbond1은 장치들의 웨이퍼와 스트레스 보상 웨이퍼 사이의 접착의 온도이고, Tbond2는 장치들의 웨이퍼와 지지 기판 웨이퍼 사이의 접착의 온도이고, Estresscomp는 스트레스 보상 웨이퍼의 영률이고, Esupport는 지지 기판 웨이퍼의 영률이고, vstresscomp는 스트레스 보상 웨이퍼의 푸아송 비이고, vsupport는 지지 기판 웨이퍼의 푸아송 비이고, tstresscomp는 스트레스 보상 웨이퍼의 두께이고, tsupport는 지지 기판 웨이퍼의 두께이다. 장치들의 웨이퍼, 지지 기판 웨이퍼 및 스트레스 보상 웨이퍼를 포함하는 접착된 스택이 상쇄된 스트레스들을 가짐으로써 스택이 냉각 동안 편평하게 유지되게 하기 위하여, 식 (1)의 양쪽은 등가이어야 한다. 일부 실시예들에서, 접착된 스택 내에 소량의 스트레스가 허용될 수 있다. 예를 들어, 식 1의 양쪽은 일부 실시예들에서 10% 이하, 일부 실시예들에서 5% 이하, 일부 실시예들에서 1% 이하만큼 다를 수 있다.
일부 실시예들에서, 스트레스 보상 웨이퍼는 장치들의 웨이퍼를 지지 기판들의 웨이퍼에 접착시키는 데 사용되는 영구 접착 재료보다 낮은 접착 온도를 갖는 임시 접착 재료를 이용하여 성장 기판에 접착된다. 결과적으로, 스트레스 보상 웨이퍼, 장치들의 웨이퍼 및 지지 기판들의 웨이퍼가 동시에 접착되는 경우에도, 영구 접착 재료의 더 높은 접착 온도에 도달하면, 장치들의 웨이퍼와 지지 기판들의 웨이퍼 사이의 스트레스는 록 인(lock in)된다. 구조가 계속 냉각됨에 따라, 스트레스 보상 웨이퍼는 장치들의 웨이퍼와 무관하게 수축되며, 따라서 임시 접착 재료의 더 낮은 접착 온도에 도달하고 임시 접착 재료가 응고될 때까지 지지 기판들의 웨이퍼로부터 록 인된 스트레스를 보상하지 못한다. 지지 기판 웨이퍼 및 스트레스 보상 웨이퍼가 동일 재료 및 동일 두께인 경우에, 스트레스 보상 웨이퍼는 접착 온도의 차이로 인해 지지 기판 웨이퍼에 의해 유발되는 뒤틀림을 완전히 제거하지 못할 것이다.
더 낮은 접착 온도를 보상하기 위하여, 스트레스 보상 웨이퍼와 지지 기판 웨이퍼가 동일 재료인 일부 실시예들에서, 스트레스 보상 웨이퍼(40)는 지지 기판들(34)의 웨이퍼의 보디(35)보다 두껍다. 유사하게, 스트레스 보상 웨이퍼가 지지 기판 웨이퍼보다 높은 접착 온도에서 접착되는 경우, 스트레스 보상 웨이퍼와 지지 기판 웨이퍼가 동일 재료인 일부 실시예들에서, 스트레스 보상 웨이퍼는 지지 기판보다 얇다. 스트레스 보상 웨이퍼의 적절한 두께들은 위의 식 (1)에 따라 계산될 수 있다. 스트레스 보상 웨이퍼 및 지지 기판 웨이퍼 양자가 실리콘이고, 스트레스 보상 웨이퍼가 Brewer Scientific으로부터 입수 가능한 임시 접착 재료를 이용하여 접착되고, 지지 기판 웨이퍼가 벤조-사이클로부텐 계열 폴리머를 이용하여 접착되는 실시예들에서, 스트레스 보상 웨이퍼는 예를 들어 지지 기판 웨이퍼보다 7배 두꺼울 수 있다.
접착 후에, 도 6에 도시된 바와 같이, 지지 기판(34)의 보디(35)를 통해 비아들(48)이 에칭된다. 2개의 비아, 즉 n형 영역(12)에 전기적으로 접속된 금속을 노출시키는 비아 및 p형 영역(16)에 전기적으로 접속된 금속을 노출시키는 비아가 도시된다. 도 6에 도시된 장치에서는, 비아들(48)이 보디(35) 및 접착층(36)을 통해 에칭되어, 금속층들(32, 26)이 노출된다. 비아들(48)은 예를 들어 깊은 반응성 이온 에칭, 반응성 이온 에칭, 습식 화학 에칭, 또는 임의의 다른 적절한 에칭 기술에 의해 에칭될 수 있다. 지지 기판(34)이 Si인 실시예들에서, 적절한 에천트 가스들은 예를 들어 SF6를 포함하며, 에칭은 예를 들어 Bosch 프로세스로서 일반적으로 지칭되는 프로세스에서 옥타플루오로사이클로부탄을 이용하여 Si 측벽들 상의 화학적으로 불활성인 패시베이션 층의 침적과 시간 다중화될 수 있다. 지지 기판(34)이 GaAs인 실시예들에서, 적절한 에천트 가스들은 예를 들어 Cl2, HBr 또는 Cl2와 HBr의 혼합물을 포함한다. 지지 기판(34)이 Ge인 실시예들에서, 적절한 에천트 가스들은 예를 들어 Cl2, SCl4 또는 Cl2와 SCl4의 혼합물을 포함한다. 지지 기판(34)이 GaAs 또는 Ge인 실시예들에서, 에칭은 또한 측벽들 상의 화학적으로 불활성인 패시베이션 층의 침적과 시간 다중화될 수 있다. 비아들(48)의 측벽들은 도 6에 도시된 바와 같이 보디(35)에 대해 수직이거나, 경사질 수 있다.
보디(35)의 표면 상에 그리고 비아들(48) 내에 유전체(50)가 침적된다. 유전체(50)는 예를 들어, 저온에서 예를 들어 PECVD에 의해 침적된 실리콘의 산화물, 실리콘의 질화물 또는 실리콘의 산질화물일 수 있다. 예를 들어, PECVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오서실리케이트 및 N2O 또는 O2의 분위기에서 150℃ 내지 400℃의 온도에서 침적될 수 있다. 유전체(50)의 두께는 일부 실시예들에서 100Å과 2㎛ 사이일 수 있다. 이어서, 유전체(50)가 패턴화되어, 비아들(48) 상부에서 금속층들(32, 26)이 노출된다.
이어서, 금속층이 침적된 후에 패턴화되어, p 및 n 콘택들에 대한 전기 접속부들(52, 54)을 형성한다. 전기적 접속부들(52, 54)의 두께는 일부 실시예들에서 1㎛와 20㎛ 사이, 일부 실시예들에서 6㎛와 10㎛ 사이일 수 있다. 비아들(48)은 도 6에 도시된 바와 같이 전기 접속부들(52, 54)에 의해 완전히 채워질 수 있지만, 이것은 필요하지는 않다. 전기 접속부들(52, 54)을 형성하는 금속층은 예를 들어 Cu와 같은 금속, 또는 예를 들어 스퍼터링, 도금 또는 스퍼터링과 도금의 조합에 의해 침적된 Ti, TiW, Cu, Ni 및 Au를 포함하는 다층 금속 스택일 수 있다.
유전체(55)가 침적되고 패턴화되어, 전기 접속부들(52, 54)을 전기적으로 격리 및/또는 보호한다. 유전체(55)는 하나 이상의 벤조-사이클로부텐 계열 폴리머 또는 하나 이상의 폴리이미드 계열 폴리머일 수 있다. 비아들(48)이 전기 접속부들(52, 54)을 형성하는 금속층에 의해 완전히 채워지지 않은 실시예들에서, 유전체(55)는 비아들(48)을 대부분 또는 완전히 채우도록 구성될 수 있거나, 비아들(48)이 채워지지 않은 상태로 남을 수 있다.
이어서, 옵션으로서, 추가적인 금속층이 침적되어 솔더 접속부들(56, 58)을 형성할 수 있다. 솔더 접속부들(56, 58)에 대한 적절한 구조들의 예는 스퍼터링된 NiV 또는 도금된 Ni의 제1 층에 이어지는 스퍼터링 또는 도금된 Au의 제2 박층, 스퍼터링된 TiW의 제1 층에 이어지는 스퍼터링된 NiV 또는 도금된 Ni의 제2 층에 이어지는 스퍼터링 또는 도금된 Au의 제3 박층, 또는 스퍼터링 또는 도금된 TiW의 제1 층에 이어지는 도금된 Cu의 제2 층에 이어지는 스퍼터링 또는 도금된 Au의 제3 층을 포함한다. 솔더 접속부들(56, 58)은 일부 실시예들에서 1㎛와 15㎛ 사이의 전체 두께를 가질 수 있다.
도 6을 참조하여 전술한 처리는 일부 실시예들에서 스트레스 보상 웨이퍼(40)가 발광 장치들의 웨이퍼에 부착되는 것과 더불어 행해진다.
도 6에 도시된 처리 후에, 도 7에 도시된 바와 같이, 스트레스 보상 웨이퍼(40)가 제거될 수 있다. 스트레스 보상 웨이퍼(40)는 웨이퍼 재료 및 접착층 재료에 적합한 임의의 기술에 의해 제거될 수 있다. 예를 들어, 임시 접착 재료의 접착층(38)을 이용하여 접착된 실리콘 또는 다른 스트레스 보상 웨이퍼(40)는 임시 접착 재료가 유연해질 때까지 구조를 가열한 후에 성장 기판으로부터 스트레스 보상 웨이퍼를 미끄러뜨리거나 들어올림으로써 제거될 수 있다. 영구 접착 재료를 이용하여 접착된 스트레스 보상 웨이퍼(40)는 연마와 같은 기계적 기술에 의해 또는 에칭에 의해 제거될 수 있다. 일부 실시예들에서, 스트레스 보상 웨이퍼(40)는 제거되지 않는다.
스트레스 보상 웨이퍼(40)를 제거한 후, 접착층(38)으로부터의 임의의 잔여 재료가 접착층 재료에 적합한 임의의 기술에 의해 제거될 수 있다. 예를 들어, Brewer Science로부터의 임시 접착 재료는 Brewer Science로부터 입수 가능한 접착 제거기에서 구조를 헹굼으로써 제거될 수 있다. 대안으로서, 접착층 재료는 예를 들어 도 7의 구조를 헹구거나 적절한 용매들, 액체 에칭 또는 O2, CF4 또는 O2와 CF4의 조합 내에서의 플라즈마 에칭에 노출시킴으로써 제거될 수 있다.
도 8에 도시된 바와 같이, 일부 실시예들에서, 성장 기판(10)이 장치들의 웨이퍼로부터 제거될 수 있다. 성장 기판(10)은 성장 기판 재료에 적합한 임의의 기술에 의해 제거될 수 있다. 예를 들어, 사파이어 성장 기판은 레이저 용해 또는 연마와 같은 기계적 기술에 의해 제거될 수 있다. 다른 기판들은 습식 또는 건식 에칭 또는 기계적 기술들에 의해 제거될 수 있다. 일부 실시예들에서, 성장 기판이 얇아지고, 성장 기판의 일부가 장치들의 웨이퍼에 부착된 상태로 유지된다. 일부 실시예들에서, 전체 성장 기판이 장치들의 웨이퍼에 부착된 상태로 유지된다.
성장 기판을 제거한 후, 반도체 구조는 옵션으로서 예를 들어 광 전기 화학 에칭에 의해 얇아질 수 있다. 기판을 제거함으로써 노출된 n형 영역(12)의 표면은 예를 들어 광 전기 화학 에칭 또는 임의의 다른 적절한 기술에 의해 거칠어지거나, 패턴화되거나, 텍스처화될 수 있다. 도 8에 도시된 배향으로 장치 상부를 통해 광이 추출되므로, n형 영역(12)의 표면을 거칠게 하거나, 패턴화하거나, 텍스처화하는 것은 장치로부터의 광 추출을 향상시킬 수 있다.
존재할 경우에 성장 기판(10) 위에 또는 성장 기판을 제거함으로써 노출된 n형 영역(12)의 표면 위에 이 분야에 공지된 하나 이상의 구조, 예를 들어 광학 장치, 파장 변환 층, 2색 층 또는 필터가 배치될 수 있다.
전술한 처리 후에, 지지 기판들에 접착된 장치들의 웨이퍼는 개별 발광 장치 칩들 또는 발광 장치들의 그룹들로 다이싱된다. 장치들 및 지지 기판들이 함께 다이싱되므로, 지지 기판은 위의 도면들에 도시된 바와 같이 장치보다 넓지 않다. 예를 들어 전통적인 톱질에 의해, 193nm, 248nm 또는 355nm 광을 이용하는 레이저 절단에 의해 또는 물 제트 절단에 의해 개별화가 수행될 수 있다. 개별화는 또한 선 긋기 및 기계적 파괴의 조합을 통해 수행될 수 있으며, 선 긋기는 예를 들어 전통적인 톱질에 의해, 193nm, 248nm 또는 355nm 광을 이용하는 레이저 절단에 의해 또는 물 제트 절단에 의해 수행될 수 있다.
도 8과 관련된 텍스트에서 설명된 옵션 단계들은 장치들의 웨이퍼의 다이싱 전 또는 후에 수행될 수 있다.
전술한 장치들은 웨이퍼 스케일로 지지 기판들에 접착되므로, 본 발명의 실시예들은 장치가 지지 기판에 다이별로 접착되는 전통적인 방식들보다 나은 효율 및 비용 절감을 제공할 수 있다. 예를 들어, 성장 기판 제거, 성장 기판 제거 후에 반도체 표면을 거칠게 하는 것 및 파장 변환 층을 형성하는 것을 포함하는, 전통적인 LED들에서 패키지 레벨에서 통상적으로 수행되는 많은 처리 작업을 통한 LED의 웨이퍼 레벨 처리의 가능성으로 인해 효율이 상승할 수 있다.
일부 실시예들에서, 지지 기판 웨이퍼는 접착 시에 피처(feature)를 포함하지 않으므로, 장치들의 웨이퍼는 정밀한 정렬 없이 지지 기판 웨이퍼에 접착될 수 있다. 장치 및 지지 기판 웨이퍼들은 예를 들어 시각적 정렬에 의해 대략 정렬되는 것만이 필요하며, 2개의 웨이퍼 상에 패턴화된 피처들의 정밀한 정렬을 필요로 하지 않는다. 접착 후에, 비아 에치 마스크가 LED 배선들에 정렬되어야 하며, 이는 (접착된 웨이퍼들을 조사하는) IR 정렬 또는 (지지 기판 웨이퍼 측 상의 마스크와 사파이어와 같은 투명한 성장 기판을 통해 보이는 바와 같은 LED 패턴의 뷰를 정렬하는) 배면 정렬을 통해 수행될 수 있다.
위의 실시예들은 발광 장치 웨이퍼들의 제조를 설명한다. 그러나, 본 발명의 실시예들은 임의의 다른 웨이퍼 처리된 장치의 제조, 특히 상이한 CTE들의 웨이퍼들의 접착을 포함하는 제조에 적용될 수 있다. 그 예들은 (1) 벌크 석영이 실리콘 웨이퍼들에 접착되는 MEMS 공진기들, (2) 예를 들어 GaAs와 같은 상이한 열팽창의 기판 재료들과 실리콘의 3D 적층을 포함하는 전력 및 고주파 응용들을 위한 반도체 장치들, 및 (3) 집적 자석들 또는 집적 인덕터들과 같이 실리콘 웨이퍼들 상에 집적되는 하이브리드 재료들의 두꺼운 막들의 제조를 포함하지만 이에 한정되지 않는다.
본 발명이 상세히 설명되었으며, 이 분야의 기술자들은 본 명세서가 주어지면 본 명세서에서 설명되는 발명 개념의 사상으로부터 벗어나지 않고서 본 발명에 대해 변경들이 이루어질 수 있다는 것을 알 것이다. 따라서, 본 발명의 범위는 예시되고 설명된 특정 실시예들로 한정되는 것을 의도하지 않는다.

Claims (20)

  1. 성장 기판 상에 성장된 반도체 장치들의 웨이퍼를 제공하는 단계 - 반도체 장치들의 상기 웨이퍼는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖고, 상기 제2 표면은 상기 성장 기판의 표면임 -;
    상기 제1 표면을 제1 웨이퍼에 접착시키는 단계; 및
    상기 제2 표면을 제2 웨이퍼에 접착시키는 단계 - 상기 제1 및 제2 웨이퍼 각각은 상기 성장 기판과 다른 열팽창 계수를 가짐 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 반도체 장치들은 n형 영역과 p형 영역 사이에 삽입된 발광층을 포함하는 방법.
  3. 제2항에 있어서,
    상기 제1 웨이퍼는 보디를 포함하고, 상기 방법은 상기 제1 표면을 상기 제1 웨이퍼에 접착시킨 후에 상기 보디 영역의 전체 두께를 통해 제1 비아를 에칭하여 상기 n형 영역에 전기적으로 접속된 금속을 노출시키고, 상기 보디의 전체 두께를 통해 제2 비아를 에칭하여 상기 p형 영역에 전기적으로 접속된 금속을 노출시키는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 비아 내에 제1 금속층을 배치하고, 상기 제2 비아 내에 제2 금속층을 배치하는 단계를 더 포함하며, 상기 제1 및 제2 금속 층들은 상기 보디의 상기 제1 표면을 상기 제1 표면에 대향하는 상기 보디의 제2 표면에 전기적으로 접속시키는 방법.
  5. 제3항에 있어서,
    상기 제1 및 제2 비아들을 에칭한 후에 상기 제2 웨이퍼를 제거하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 제2 표면과 상기 제2 웨이퍼 사이에 접착층이 배치되며;
    상기 제2 웨이퍼를 제거하는 단계는 상기 접착층을 상기 접착층이 유연해지는 온도로 가열하는 단계 및 상기 성장 기판으로부터 상기 제2 웨이퍼를 미끄러뜨리거나 들어올리는 단계를 포함하는 방법.
  7. 제5항에 있어서,
    상기 제2 웨이퍼를 제거하는 단계는 상기 성장 기판으로부터 상기 제2 웨이퍼를 연마하는 단계를 포함하는 방법.
  8. 제5항에 있어서,
    상기 제2 웨이퍼를 제거한 후에 상기 성장 기판을 제거하는 단계를 더 포함하는 방법.
  9. 제5항에 있어서,
    상기 제2 웨이퍼를 제거한 후에 반도체 장치들의 상기 웨이퍼를 다이싱하는(dicing) 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 성장 기판은 사파이어이고, 상기 제1 및 제2 웨이퍼들은 실리콘인 방법.
  11. 제1항에 있어서,
    상기 제1 및 제2 웨이퍼들은 실질적으로 동일한 두께인 방법.
  12. 제1항에 있어서,
    상기 제1 표면을 제1 웨이퍼에 접착시키는 단계와 상기 제2 표면을 제2 웨이퍼에 접착시키는 단계는 단일 접착 단계에서 발생하는 방법.
  13. 제1항에 있어서,
    상기 제1 표면을 제1 웨이퍼에 접착시키는 단계는 상기 제2 표면을 제2 웨이퍼에 접착시키는 단계 전에 발생하는 방법.
  14. 제1항에 있어서,
    상기 제1 표면을 제1 웨이퍼에 접착시키는 단계는 상기 제2 표면을 제2 웨이퍼에 접착시키는 단계 후에 발생하는 방법.
  15. 성장 기판 상에 성장된 반도체 장치들의 웨이퍼를 제공하는 단계 - 반도체 장치들의 상기 웨이퍼는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖고, 상기 제2 표면은 상기 성장 기판의 표면임 -;
    상기 제1 표면을 제1 웨이퍼에 접착시키는 단계; 및
    상기 제2 표면을 제2 웨이퍼에 접착시키는 단계 - 상기 제2 웨이퍼는 상기 제1 웨이퍼에 대한 접착에 의해 유발되는 반도체 장치들의 상기 웨이퍼의 뒤틀림(warp)을 줄이도록 구성됨 -
    를 포함하는 방법.
  16. 제1항에 있어서,
    상기 반도체 장치들은 n형 영역과 p형 영역 사이에 삽입된 III-질화물 발광층을 포함하는 방법.
  17. 제1항에 있어서,
    상기 제1 표면과 상기 제1 웨이퍼 사이에 제1 접착층이 배치되고, 상기 제2 표면과 상기 제2 웨이퍼 사이에 제2 접착층이 배치되는 방법.
  18. 제17항에 있어서,
    상기 제1 접착층은 상기 제2 접착층보다 높은 온도에서 접착하는 방법.
  19. 제17항에 있어서,
    상기 제1 웨이퍼는 실리콘이고, 영구 접착 재료(permanent bonding material)에 의해 상기 제1 표면에 접착되며,
    상기 제2 웨이퍼는 실리콘이고, 임시 접착 재료(temporary bonding material)에 의해 상기 제2 표면에 접착되며,
    상기 제2 웨이퍼는 상기 제1 웨이퍼보다 두꺼운 방법.
  20. 제15항에 있어서,
    상기 제2 웨이퍼의 두께는 [(CTEgrowth - CTEsecond)(Tbond1-Troom)(Esecond)]/[(1-vsecond)(tsecond)] = [(CTEgrowth - CTEfirst)(Tbond2-Troom)(Efirst)]/[(1-vfirst)(tfirst)]를 충족시키며, 여기서 CTEgrowth는 상기 성장 기판의 열팽창 계수이고, CTEsecond는 상기 제2 웨이퍼의 열팽창 계수이고, CTEfirst는 상기 제1 웨이퍼의 열팽창 계수이고, Troom은 25℃이고, Tbond1은 반도체 장치들의 상기 웨이퍼와 상기 제2 웨이퍼 사이의 상기 접착의 접착 온도이고, Tbond2는 반도체 장치들의 상기 웨이퍼와 상기 제1 웨이퍼 사이의 상기 접착의 접착 온도이고, Esecond는 상기 제2 웨이퍼의 영률이고, Efirst는 상기 제1 웨이퍼의 영률이고, vsecond는 상기 제2 웨이퍼의 푸아송 비이고, vfirst는 상기 제1 웨이퍼의 푸아송 비이고, tsecond는 상기 제2 웨이퍼의 두께이고, tfirst는 상기 제1 웨이퍼의 두께인 방법.
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