CN103650171A - 将半导体装置结合到支持衬底的方法 - Google Patents

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Abstract

根据本发明各实施例的方法包括提供生长在生长衬底上的半导体装置的晶片。该半导体装置的晶片具有第一表面以及与第一表面相对的第二表面。第二表面为生长衬底的表面。该方法还包括将第一表面结合到第一晶片以及将第二表面结合到第二晶片。在一些实施例中，第一晶片和第二晶片分别具有与生长衬底不同的热膨胀系数。在一些实施例中，第二晶片可以补偿由第一晶片引入到半导体装置的晶片的应力。

Description

将半导体装置结合到支持衬底的方法
技术领域
本发明涉及将诸如III族氮化物发光二极管的半导体发光装置附接到支持衬底的方法。
背景技术
包括发光二极管(LED)、谐振腔发光二极管(RCLED)、垂直腔激光二极管(VCSEL)以及边发射激光器的半导体发光装置属于当前可获得的最高效的光源。在能够跨过可见光谱工作的高亮度发光装置的制造中当前感兴趣的材料体系包括III-V族半导体，特别是也称为III族氮化物材料的镓、铝、铟和氮的二元、三元和四元合金。典型地，III族氮化物发光装置是利用金属氧化物化学气相沉积(MOCVD)、分子束外延(MBE)或其它外延技术，在蓝宝石、碳化硅、III族氮化物或其它合适衬底上外延生长不同成份和掺杂剂浓度的半导体层堆叠来制作。该堆叠经常包括在衬底上形成的掺杂有例如Si的一个或多个n型层，在一个或多个n型层上形成的有源区域中的一个或多个发光层，以及在有源区域上形成的掺杂有例如Mg的一个或多个p型层。电接触形成于n和p型区域上。
图9说明在US6,876,008中更详细描述的附接到载具114的发光二极管管芯110。载具的顶表面和底表面上的可焊接表面之间的电连接形成于载具内。焊料球122-1和122-2布置于其上的载具顶部上的可焊接区域电连接到载具底部上的可焊接区域，载具底部上的可焊接区域通过载具内的导电路径附接到焊料结138。焊料结138将载具底部上的可焊接区域电连接到板134。载具114例如可以是具有若干不同区域的硅/玻璃复合物载具。硅区域114-2被金属化物118-1和118-2围绕，所述金属化物在载具的顶表面和底表面之间形成导电路径。诸如ESD保护电路的电路可以形成于被金属化物118-1和118-2围绕的硅区域114-2中，或者形成于其它硅区域114-3中。这种其它硅区域114-3也可以电接触管芯110或板134。玻璃区域114-1电隔离不同的硅区域。焊料结138可以被绝缘区域135电隔离，该绝缘区域可以是例如电介质层或空气。
在图9说明的装置中，在管芯110附接到载具114之前，包括金属化物118-1和118-2的载具114与管芯110分开形成。例如，US6,876,008解释，包括用于许多载具的位点的硅晶片被生长以包括任何期望电路，诸如上述的ESD保护电路。通过传统掩模和蚀刻步骤在晶片中形成孔洞。诸如金属的导电层形成于晶片上和孔洞内。导电层可以随后被图案化。玻璃层随后形成于晶片上和孔洞内。部分的玻璃层和晶片被移除从而露出导电层。晶片下侧上的导电层可以随后被图案化并且附加的导电层可以被添加或图案化。一旦晶片的下侧被图案化，单个LED管芯110可以通过互连122而物理和电连接到载具上的导电区域。换言之，LED 110在被划片成单个二极管之后附接到载具114。
发明内容
本发明的目的是提供一种用于将半导体装置的晶片附接到支持衬底晶片的晶片级方法，其中半导体装置的晶片中的翘曲保持足够小，使得半导体装置的晶片可以在附接到支持衬底晶片之后被加工。
根据本发明各实施例的方法包括提供生长在生长衬底上的半导体装置的晶片。该半导体装置的晶片具有第一表面以及与第一表面相对的第二表面。第二表面为生长衬底的表面。该方法还包括将第一表面结合到第一晶片以及将第二表面结合到第二晶片。在一些实施例中，第一晶片和第二晶片分别具有与生长衬底不同的热膨胀系数。在一些实施例中，第二晶片可以补偿由第一晶片引入到半导体装置的晶片的应力。
附图说明
图1说明半导体发光装置的晶片的一部分。图1中说明了两个发光装置。
图2说明在添加一个或多个金属层和一个或多个聚合物层之后图1的装置的其中之一。
图3说明在n型区域的边缘上形成的反射器。
图4说明结合到支持衬底的图3的结构。
图5说明结合到应力补偿层的图4的结构。
图6说明在支持衬底中形成通路之后的图5的结构。
图7说明在移除应力补偿层之后的图6的结构。
图8说明在可选地移除生长衬底之后的图7的结构。
图9说明包括安装在载具上的LED的现有技术装置。
具体实施方式
在本发明各实施例中，半导体发光装置在晶片级工艺中结合到底座。尽管在下面的示例中半导体发光装置为发射蓝光或UV光的III族氮化物LED，但是可以使用LED以外的半导体发光装置，诸如由诸如其它III-V族材料、III族磷化物、III族砷化物、II-VI族材料、ZnO或Si基材料的其它材料体系制成的激光二极管和半导体发光装置。
图1说明半导体发光装置的晶片的一部分。图1中说明两个装置。为了形成图1说明的结构，半导体结构生长于生长衬底上，该生长衬底可以是任何合适衬底10，诸如，例如蓝宝石、SiC、Si、GaN或复合衬底。该半导体结构包括夹置在n和p型区域12和16之间的发光或有源区域14。n型区域12可以首先生长并且可以包括不同成份和掺杂剂浓度的多个层，所述多个层例如包括诸如缓冲层或成核层的准备层，和/或可以是n型或非故意掺杂的设计成促进生长衬底移除的层，以及针对发光区域高效发光所期望的具体光学或电学属性而设计的n或甚至p型装置层。发光或有源区域14生长在n型区域12上。合适的发光区域的示例包括单个厚或薄的发光层，或者包括由垒层分隔的多个薄或厚发光层的多量子阱发光区域。p型区域16可以随后生长在发光区域14上。类似于n型区域12，p型区域16可包括不同成份、厚度和掺杂剂浓度的多个层，其包括非故意掺杂的层或n型层。装置中所有半导体材料的总厚度在一些实施例中小于10µm并且在一些实施例中小于6µm。在一些实施例中，p型区域首先生长，接着是有源区域，接着是n型区域。在一些实施例中，半导体材料在生长之后可以可选地在200℃和800℃之间退火。
p型区域16上的金属接触形成。在图1的装置中，p接触包括两个金属层18和20。金属18可以通过例如蒸发或溅射被沉积，随后通过包括例如蚀刻或剥离的标准光刻操作被图案化。金属18可以是与p型III族氮化物材料形成欧姆接触的反射金属，诸如，例如为银。金属18也可以是过渡金属和银的多层堆叠。该过渡金属可以是例如镍。金属18在一些实施例中厚度介于100Å和2000Å，在一些实施例中厚度介于500Å和1700Å，并且在一些实施例中厚度介于1000Å和1600Å。在沉积金属18之后，该结构可以可选地二次退火。
可选的第二p接触金属20可以通过例如蒸发或溅射沉积在p接触金属18上，随后诸如通过例如蚀刻或剥离的标准光刻操作被图案化。金属20可以是诸如与银最低程度地反应的任何导电材料，例如为钛和钨的合金。此合金可以被部分氮化，全部氮化，或者根本不氮化。金属20可以可替换地为铬、铂或硅，或者可以是针对附着到周围层以及阻挡金属18扩散而优化的任何上述材料的多层堆叠。金属20可以在一些实施例中厚度介于1000Å和10000Å，在一些实施例中厚度介于2000Å和8000Å，以及在一些实施例中厚度介于2000Å和7000Å。
该结构随后通过标准光刻操作被图案化，并且通过例如反应离子蚀刻(RIE)(其中化学反应等离子体被用于移除半导体材料)或感应耦合等离子体(ICP)蚀刻(其中等离子体由RF供电的磁场产生的RIE工艺)被蚀刻。在一些实施例中，图案由用于图案化p接触金属20的光刻掩模确定。在这些实施例中，蚀刻可以在p接触金属20蚀刻之后的单个操作中执行。在一些区域中，p型区域16的全部厚度和发光区域14的全部厚度被移除，暴露n型区域12的表面13。n型区域12随后在装置之间的区域11中被蚀刻掉，暴露生长衬底10，使得III族氮化物材料从点200(最终装置的边缘)回缩距离202，即装置之间露出的衬底10的距离为距离202的两倍。在一些实施例中，通过例如在区域11中锯切而分离相邻装置。例如，在一些实施例中III族氮化物材料可以从装置的边缘回缩1µm至50µm，在一些实施例中小于20µm，在一些实施例中小于10µm，以及在一些实施例中小于6µm。
例如通过等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)或蒸发，电介质22可以沉积在图1中的结构上。电介质22为连接到n型和p型区域的金属接触提供电隔离。电介质22通过标准光刻操作被图案化，并且通过ICP蚀刻或RIE被蚀刻，从而在区域13中露出n型区域12以及在区域24中露出p接触金属20。电介质22也可以通过剥离被图案化。电介质22可以是包括硅氮化物、硅氧化物以及硅氧氮化物的任何合适电介质。在一些实施例中，电介质22为被优化以反射入射在其上的光的多层电介质堆叠。在一些实施例中电介质22厚度可以小于2µm，在一些实施例中介于200Å和5000Å，以及在一些实施例中介于500Å和3200Å。
两个装置示于图1，以说明此处描述的装置形成于各装置的晶片上。为了简化起见，在下述各图中仅仅示出一个装置，不过应理解这些图中示出的结构遍及晶片被重复。
在图2中，金属层27被沉积和图案化，该金属层在其接触n型区域12的区域中形成n接触26并且形成附加p接触层32。金属27可以是包括铝的任何合适金属，或者是包括铝、钛-钨合金、铜和金的金属的多层堆叠。在金属27为多层堆叠的实施例中，第一金属(即毗邻n型区域12的金属)可以选择为与GaN形成欧姆接触并且反射蓝光和白光。这种第一层可以例如是铝。
尽管在图2说明的装置中，n接触26在n型区域12的边缘上延伸并且触及生长衬底10，但是在一些实施例中，n接触26可以从n型区域12的边缘回缩，使得n接触26不覆盖n型区域12的边缘。在这种实施例中，下文所述的聚合物层28可以更宽，使得它触及不被n接触26覆盖的n型区域12的部分。在一些实施例中，如示出装置的一部分的图3中说明，反射电介质材料70被沉积在n型区域12的边缘周围。反射电介质材料70可以是例如反射电介质堆叠，该反射电介质堆叠与电介质22同时形成，或者在分开的沉积和图案化步骤中形成。任何情况下，n型区域12和n接触26均从装置的边缘200回缩。
一个或多个聚合物层随后被沉积和图案化。聚合物层28布置在毗邻装置之间。聚合物层30将p接触32与n接触26分离。聚合物层28和30可以是相同材料并且可以在相同操作中沉积和图案化，不过它们不需要如此。在一些实施例中聚合物层28和30耐受高温。合适的材料的示例包括苯并环丁烯基聚合物、聚酰亚胺基聚合物、硅树脂基聚合物以及环氧树脂。在一些实施例中，聚合物层28掺杂有诸如二氧化钛的散射部件诸如炭黑的光吸收材料。沉积的聚合物层28和30可以例如通过化学机械抛光、机械抛光或高速切削被平坦化。
图1和2中说明的装置仅仅是可以用于本发明实施例的装置的一个示例。任何合适的装置可以用于本发明实施例，本发明实施例不限于图1和2中说明的细节。例如，尽管图1和2说明倒装芯片装置，本发明实施例可以用于其它装置几何并且不限于倒装芯片装置。
图2中说明的装置的晶片相对于图2中说明的取向被翻转并且结合到支持衬底的晶片，如图4说明。图4中说明的支持衬底34包括本体35。本体35在一些实施例中可以是Si、GaAs或Ge，或者可以是任何其它合适材料。在一些实施例中，电子元件可以集成到支持衬底34。集成元件可包括例如用于静电放电保护或驱动电子器件的电路元件。合适的集成元件的示例包括二极管、电阻器以及电容器。集成元件可以由传统半导体加工技术形成。本体35可以例如在一些实施例中厚度为至少100µm，在一些实施例中厚度不大于400µm，在一些实施例中厚度为至少150µm，以及在一些实施例中厚度不大于250µm。
在结合之前，结合层36形成于装置的晶片和支持衬底的晶片之一或二者上。结合层36可以是例如适合用作结合材料或胶的聚合物、其它有机材料、苯并环丁烯基聚合物、聚酰亚胺基聚合物、硅树脂基聚合物或者环氧树脂。结合层36可以是与聚合物层28和/或30相同的材料，不过结合层不需要如此。结合层36可以通过例如旋涂形成。在形成结合层36之后并且在结合之前，结合层36可以例如通过化学机械抛光、机械抛光或高速切削被平坦化。在一些实施例中，结合层36省略，并且支持衬底的晶片直接结合到装置的晶片。
装置的晶片和支持衬底的晶片随后经常在提升的温度结合在一起。结合可以在这样的温度执行，在一些实施例中该温度为至少50℃，在一些实施例中该温度不大于400℃，在一些实施例中该温度为至少100℃，在一些实施例中该温度不大于350℃，在一些实施例中该温度为至少200℃，并且在一些实施例中该温度不大于300℃。在一些实施例中在结合期间压应力可以被应用。例如，小于60MPa的压力可以应用到装置的晶片和支持衬底的晶片。
当所结合结构在结合之后冷却下来时，支持衬底的晶片和用于装置的生长衬底之间的热膨胀系数(CTE)差异会致使所结合结构翘曲。例如，在硅基支持衬底和生长在蓝宝石生长衬底上的III族氮化物LED的情况下，已经观察到结合的结构翘曲了400µm。这种大的翘曲会使该结构无法由标准晶片制作设备进行加工。
本发明的实施例包括用于抵消在从晶片级结合冷却下来期间发生的翘曲的方法和结构。
在一些实施例中，第二晶片被结合到生长衬底的与装置结构相对的那侧(在图4说明的取向中，生长衬底的顶部)，如图5说明。通过平衡在从提升的结合温度冷却下来期间被引入该结构的应力，结合到生长衬底晶片10的晶片40可以减小或消除翘曲。结合到生长衬底晶片10的晶片40在此处可以称为应力补偿层或应力补偿晶片，从而将其区别于支持衬底34。
应力补偿层40诸如可以通过例如阳极结合、融合结合或聚合物结合的任何合适结合技术而结合到生长衬底10。为了形成聚合物结合，在结合之前，结合层38形成于装置生长于其上的生长衬底以及应力补偿层之一或二者上。结合层38可以是能够忍受与在将装置的晶片结合到应力补偿晶片之后执行的任何加工关联的温度的聚合物。在一些实施例中，结合层38为临时结合材料。合适的临时结合材料例如从Brewer Scientific可获得。利用临时结合材料，应力补偿晶片可以稍后从生长衬底脱离，例如通过加热该结构，直至应力补偿晶片可以被滑离生长衬底。在一些实施例中，结合层38省略，并且应力补偿晶片直接结合到半导体装置的晶片。
在一些实施例中，装置的晶片同时结合到支持衬底晶片34和应力补偿晶片40。形成三晶片堆叠：装置的晶片夹置在支持衬底晶片和应力补偿晶片之间。同时结合可以最小化装置的晶片的翘曲并且减少加工步骤的数目，这可以降低每个装置的生产成本。
在一些实施例中，在装置的晶片结合到支持衬底的晶片之后，或者在装置的晶片结合到支持衬底的晶片之前，应力补偿晶片40结合到生长衬底10。
在一些实施例中，应力补偿晶片40的材料以及厚度与支持衬底34相同。例如，应力补偿晶片40可以是硅晶片，其在一些实施例中厚度为至少100µm，在一些实施例中厚度不大于3mm，在一些实施例中厚度为至少150µm，在一些实施例中厚度不大于2mm，在一些实施例中厚度为至少200µm，以及在一些实施例中厚度不大于1.5mm。在一些实施例中，应力补偿晶片40为与支持衬底34不同的材料。应力补偿晶片40可以是能够耐受结合所需温度并且具有适当厚度和CTE以平衡由支持衬底34造成的应力的任何材料。在一些实施例中，支持衬底34为硅晶片并且应力补偿晶片40为例如玻璃、硅、二氧化硅、蓝宝石、SiC、AlN、GaAs、石英、陶瓷、金属、合金、刚性聚合物或塑料或者任何其它合适材料。
由应力补偿晶片提供的应力补偿的数量取决于，与支持衬底晶片的厚度和CTE相比，应力补偿晶片的厚度以及应力补偿晶片的CTE。如果应力补偿晶片40为CTE小于支持衬底晶片的材料，则应力补偿晶片必须厚于支持衬底晶片从而减小或消除由支持衬底晶片造成的翘曲。如果应力补偿晶片40为CTE大于支持衬底晶片的材料，则应力补偿晶片应薄于支持衬底晶片从而减小或消除由支持衬底晶片造成的翘曲。应力补偿晶片的适当厚度可以根据下述方程(1)计算：[(CTEgrowth–CTEstresscomp)(Tbond1-Troom)(Estresscomp)]/[(1-νstresscomp)(tstresscomp)]=[(CTEgrowth–CTEsupport)(Tbond2-Troom)(Esupport)]/[(1-νsupport)(tsupport)]，其中CTEgrowth为生长衬底的CTE(对于蓝宝石，约为5.8ppm/℃)，CTEstresscomp为应力补偿晶片的CTE(对于Si，约为2.6ppm/℃)，CTEsupport为支持衬底晶片的CTE，Troom为室温，经常为25℃，Tbond1为装置的晶片和应力补偿晶片之间的结合的温度，Tbond2为装置的晶片和支持衬底晶片之间的结合的温度，Estresscomp为应力补偿晶片的杨氏模量，Esupport为支持衬底晶片的杨氏模量，νstresscomp为应力补偿晶片的泊松比，νsupport为支持衬底晶片的泊松比，tstresscomp为应力补偿晶片的厚度，并且tsupport为支持衬底晶片的厚度。为了使包括装置的晶片、支持衬底晶片和应力补偿晶片的所结合的堆叠具有平衡的应力使得堆叠在冷却下来期间仍是平坦的，方程(1)的两侧应相等。在一些实施例中，所结合的堆叠中可以容忍少量的应力。例如，在一些实施例中方程1的两侧可以相差不大于10%，在一些实施例中不大于5%，以及在一些实施例中不大于1%。
在一些实施例中，应力补偿晶片利用临时结合材料结合到生长衬底，该临时结合材料的结合温度低于用于将装置的晶片结合到支持衬底的晶片的永久结合材料。结果，即使应力补偿晶片、装置的晶片和支持衬底的晶片被同时结合，一旦永久结合材料的更高结合温度被达到，装置的晶片和支持衬底的晶片之间的应力被锁定。随着该结构继续冷却，应力补偿晶片独立于装置的晶片收缩，并且因此无法补偿来自支持衬底的晶片的被锁定应力，直至临时结合材料的较低结合温度被达到并且临时结合材料固化。在支持衬底晶片和应力补偿晶片的材料相同并且所述厚度相同的情况下，应力补偿晶片将不完全消除由于结合温度差异引起的由支持衬底晶片造成的翘曲。
为了补偿较低的结合温度，在应力补偿晶片和支持衬底晶片的材料相同的一些实施例中，应力补偿晶片40厚于支持衬底的晶片34的本体35。类似地，如果应力补偿晶片在比支持衬底晶片更高的结合温度结合，在应力补偿晶片和支持衬底晶片的材料相同的一些实施例中，应力补偿晶片薄于支持衬底。可以根据上面的方程(1)计算应力补偿晶片的适当厚度。在应力补偿晶片和支持衬底晶片均为硅，应力补偿晶片利用从Brewer Scientific可获得的临时结合材料来结合并且支持衬底晶片利用苯并环丁烯基聚合物来结合的实施例中，应力补偿晶片可以例如厚度为支持衬底晶片的7倍。
在结合之后，如图6说明，蚀刻形成穿过支持衬底34的本体35的通路48。说明了两个通路，一个通路暴露电连接到n型区域12的金属并且一个通路暴露电连接到p型区域16的金属。在图6说明的装置中，蚀刻形成穿过本体35和结合层36从而暴露金属层32和26的通路48。通路48可以通过例如下述蚀刻形成：深反应离子蚀刻、反应离子蚀刻、湿化学蚀刻或者任何其它合适蚀刻技术。在支持衬底34为Si的实施例中，合适的蚀刻剂气体包括例如SF6并且蚀刻可以与在通常称为波希工艺(Bosch Process)的工艺中使用例如八氟环丁烷在Si侧壁上沉积化学惰性钝化层时间复用。在支持衬底34为GaAs的实施例中，合适的蚀刻剂气体包括例如Cl2、HBr或者Cl2和HBr的混合物。在支持衬底34为Ge的实施例中，合适的蚀刻剂气体包括例如Cl2、SCl4或者Cl2和SCl4的混合物。在支持衬底34为GaAs或Ge的实施例中，蚀刻也可以与在侧壁上沉积化学惰性钝化层时间复用。通路48的侧壁可以如图6所示与本体35正交，或者成角度。
电介质50沉积于本体35的表面上以及通路48内。电介质50可以是例如在低温例如通过PECVD沉积的硅的氧化物、硅的氮化物或者硅的氧氮化物。例如，PECVD氧化物可以在150℃至400℃的温度在硅烷和N2O或O2的气氛或者正硅酸乙酯和N2O或O2的气氛中沉积。在一些实施例中，电介质50厚度可以介于100Å和2µm。电介质50随后被图案化从而在通路48顶部露出金属层32和26。
金属层被沉积随后图案化以形成与p和n接触的电连接52和54。电连接52和54可以在一些实施例中厚度介于1µm和20µm并且在一些实施例中厚度介于6µm和10µm。通路48可以被电连接52和54完全填充，如图6说明，不过它们无需如此。形成电连接52和54的金属层诸如可以是金属，例如Cu，或者可以是多层金属堆叠，其包括例如通过溅射、镀覆或者通过溅射和镀覆的组合而沉积的Ti、TiW、Cu、Ni和Au。
电介质55被沉积和图案化以电隔离和/或保护电连接52和54。电介质55可以是例如一种或多种苯并环丁烯基聚合物或者一种或多种聚酰亚胺基聚合物。在通路48未被形成电连接52和54的金属层完全填充的实施例中，电介质55可以配置成大部分或完全填充通路48，或者通路48可以不被填充。
可选地，随后沉积附加金属层以形成焊料连接56和58。用于焊料连接56和58的合适结构的示例包括：溅射NiV或镀覆Ni的第一层接着是溅射或镀覆Au的第二薄层，溅射TiW的第一层接着是溅射NiV或镀覆Ni的第二层接着是溅射或镀覆Au的第三薄层，或者溅射或镀覆TiW的第一层接着是镀覆Cu的第二层接着是溅射或镀覆Au的第三层。在一些实施例中，焊料连接56和58可以具有介于1µm和15µm的总厚度。
在一些实施例中，将应力补偿晶片40附接到发光装置的晶片而完成参考图6在上文描述的加工。
在图6说明的加工之后，应力补偿晶片40可以被移除，如图7说明。应力补偿晶片40可以通过适合于晶片材料和结合层材料的任何技术被移除。例如，利用临时结合材料的结合层38结合的硅或其它应力补偿晶片40可以通过下述来移除：加热该结构直至该临时结合材料软化，随后滑动或掀动应力补偿晶片离开生长衬底。使用永久结合材料结合的应力补偿晶片40可以通过诸如研磨的机械技术或者通过蚀刻被移除。在一些实施例中，应力补偿晶片40不被移除。
在移除应力补偿晶片40之后，来自结合层38的任何残余材料可以通过适合于结合层材料的任何技术被移除。例如，来自Brewer Science的临时结合材料可以通过在从Brewer Science可获得的结合移除剂中漂洗该结构而被移除。可替换地，结合层材料可以通过例如漂洗或以其它方式将图7的结构暴露到适当溶剂，液体蚀刻或者在O2、CF4或O2和CF4的组合的等离子体蚀刻而被移除。
如图8说明，在一些实施例中，生长衬底10可以从装置的晶片移除。生长衬底10可以通过适于生长衬底材料的任何技术被移除。例如，蓝宝石生长衬底可以通过激光熔化或者诸如研磨的机械技术被移除。其它衬底可以通过湿或干蚀刻或者机械技术被移除。在一些实施例中，生长衬底被减薄并且一部分生长衬底仍附接到装置的晶片。在一些实施例中，整个生长衬底仍附接到装置的晶片。
在移除生长衬底之后，半导体结构可以例如通过光电化学蚀刻可选地被减薄。通过移除衬底而露出的n型区域12的表面可以例如通过光电化学蚀刻或者任何其它合适技术而被粗糙化、图案化或纹理化。由于在图8说明的取向中光通过装置的顶部被提取，n型区域12的表面的粗糙化、图案化或纹理化可以增强从装置的光提取。
本领域中已知的一种或多种结构，诸如光学元件、波长转换层、二向色层或滤波器，可以布置在生长衬底10(如果存在)上，或者布置在通过移除生长衬底露出的n型区域12的表面上。
在上述加工之后，结合到支持衬底的装置的晶片被划片成单个发光装置芯片，或者发光装置的群组。由于装置和支持衬底一起被划片，支持衬底不宽于装置，如上述各图中说明。可以例如通过传统锯切，通过使用193nm、248nm或355nm光的激光消融，或者通过水射流切割执行单一化(singulation)。也可以经由划片和机械折断执行单一化，其中例如通过传统锯切，通过使用193nm、248nm或355nm光的激光消融，或者通过水射流切割执行该划片。
在图8相关的文本中描述的可选步骤可以在对装置的晶片划片之前或之后执行。
与一个管芯接一个管芯地将装置结合到支持衬底的传统方案相比，由于上述装置在晶片级结合到支持衬底，本发明的实施例可以提供高效率和成本降低。例如，由于有可能经过在传统LED中典型地在封装级执行的许多加工操作对LED进行晶片级加工而可以实现高效率，所述加工操作包括移除生长衬底，在生长衬底移除后粗糙化半导体表面，以及形成波长转换层。
在一些实施例中，由于支持衬底晶片在结合时不包括特征，装置的晶片可以被结合到支持衬底晶片而无精细的对齐。装置和支持衬底晶片只要被粗略对齐，例如通过目视对齐，但不需要精细对齐两个晶片上的图案化特征。在结合之后，通路蚀刻掩模必须对齐到LED金属化物，这可以通过IR对齐(其穿过所结合晶片进行查看)或背侧对齐(其将支持衬底晶片侧上的掩模与当穿过诸如蓝宝石的透明生长衬底看到的LED图案的视图对齐)执行。
上面的实施例描述了发光装置晶片的制作。然而，本发明的实施例可以应用到任何其它晶片加工装置的制作，特别是涉及到结合不同CTE的晶片的制作。示例包括但不限于制作：(1)MEMS谐振器，其中体石英结合到硅晶片，(2)用于功率和高频应用的半导体装置，其包括硅与诸如例如GaAs的不同热膨胀的衬底材料的3D堆叠，以及(3)集成在硅晶片上的混合材料的厚膜，诸如集成磁体或集成电感器。
已经详细地描述了本发明，本领域技术人员将理解，鉴于本公开内容，可以对本发明进行改进而不背离此处描述的发明构思的精神。因此，不打算将本发明的范围限制在所说明和描述的特定实施例。

Claims (20)

1.一种方法，包括：
提供生长在生长衬底上的半导体装置的晶片，其中该半导体装置的晶片具有第一表面以及与该第一表面相对的第二表面，其中该第二表面为该生长衬底的表面；
将该第一表面结合到第一晶片；以及
将该第二表面结合到第二晶片，其中该第一晶片和该第二晶片分别具有与该生长衬底不同的热膨胀系数。
2.如权利要求1所述的方法，其中该半导体装置包括夹置在n型区域和p型区域之间的发光层。
3.如权利要求2所述的方法，其中该第一晶片包括本体，该方法还包括在将该第一表面结合到该第一晶片之后，蚀刻形成穿过本体区域的整个厚度从而露出电连接到该n型区域的金属的第一通路，以及蚀刻形成穿过本体的整个厚度从而露出电连接到该p型区域的金属的第二通路。
4.如权利要求3所述的方法，还包括在该第一通路中布置第一金属层以及在该第二通路中布置第二金属层，其中该第一金属层和第二金属层将该本体的第一表面电连接到该本体的与该第一表面相对的第二表面。
5.如权利要求3所述的方法，还包括在蚀刻形成该第一通路和第二通路之后，移除该第二晶片。
6.如权利要求5所述的方法，其中：
结合层布置在该第二表面和该第二晶片之间；以及
移除该第二晶片包括：将该结合层加热到该结合层软化的温度，以及滑动或掀动该第二晶片离开该生长衬底。
7.如权利要求5所述的方法，其中移除该第二晶片包括从该生长衬底磨掉该第二晶片。
8.如权利要求5所述的方法，还包括在移除该第二晶片之后，移除该生长衬底。
9.如权利要求5所述的方法，还包括在移除该第二晶片之后，对该半导体装置的晶片划片。
10.如权利要求1所述的方法，其中该生长衬底为蓝宝石，并且该第一晶片和第二晶片为硅。
11.如权利要求1所述的方法，其中该第一晶片和第二晶片厚度基本上相同。
12.如权利要求1所述的方法，其中将该第一表面结合到第一晶片以及将该第二表面结合到第二晶片是在单个结合步骤中进行。
13.如权利要求1所述的方法，其中将该第一表面结合到第一晶片是在将该第二表面结合到第二晶片之前进行。
14.如权利要求1所述的方法，其中将该第一表面结合到第一晶片是在将该第二表面结合到第二晶片之后进行。
15.一种方法，包括：
提供生长在生长衬底上的半导体装置的晶片，其中该半导体装置的晶片具有第一表面以及与该第一表面相对的第二表面，其中该第二表面为该生长衬底的表面；
将该第一表面结合到第一晶片；以及
将该第二表面结合到第二晶片，其中该第二晶片配置成减小由结合到该第一晶片引起的半导体装置的晶片中的翘曲。
16.如权利要求1所述的方法，其中该半导体装置包括夹置在n型区域和p型区域之间的III族氮化物发光层。
17.如权利要求1所述的方法，其中第一结合层布置在该第一表面和该第一晶片之间，并且第二结合层布置在该第二表面和该第二晶片之间。
18.如权利要求17所述的方法，其中该第一结合层在比该第二结合层高的温度结合。
19.如权利要求17所述的方法，其中：
该第一晶片为硅并且通过永久结合材料结合到该第一表面；
该第二晶片为硅并且通过临时结合材料结合到该第二表面；以及
该第二晶片厚于该第一晶片。
20.如权利要求15所述的方法，其中该第二晶片的厚度满足[(CTEgrowth–CTEsecond)(Tbond1-Troom)(Esecond)]/[(1-νsecond)(tsecond)]=[(CTEgrowth–CTEfirst)(Tbond2-Troom)(Efirst)]/[(1-νfirst)(tfirst)]，其中CTEgrowth为该生长衬底的热膨胀系数，CTEsecond为该第二晶片的热膨胀系数，CTEfirst为该第一晶片的热膨胀系数，Troom为25℃，Tbond1为该半导体装置的晶片和该第二晶片之间的结合的结合温度，Tbond2为该半导体装置的晶片和该第一晶片之间的结合的结合温度，Esecond为该第二晶片的杨氏模量，Efirst为该第一晶片的杨氏模量，νsecond为该第二晶片的泊松比，νfirst为该第一晶片的泊松比，tsecond为该第二晶片的厚度，以及tfirst为该第一晶片的厚度。
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