KR20180096579A - 가공된 기판 상의 칩 스케일 패키지 고체 상태 디바이스에 대한 리프트 오프 프로세스 - Google Patents

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Abstract

가공된 기판 구조체를 처리하는 방법은, 다결정 기판 및 상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함하는가공된 기판 구조체를 제공하는 단계, 상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계, 고체 상태 디바이스 구조체를 상기 희생 레이어에 결합하는 단계, 상기 고체 상태 디바이스 구조체의 하나 또는 그 이상의 부분을 제거하여 상기 희생 레이어의 하나 또는 그 이상의 부분을 노출시킴으로써 상기 고체 상태 디바이스 구조체에 하나 또는 그 이상의 채널을 형성하는 단계, 상기 하나 또는 이상의 채널을 통해 상기 희생 레이어의 상기 하나 또는 그 이상의 노출된 부분으로 에칭 화학 물질을 흐르게 하는 단계, 및 상기 에칭 화학 물질과 상기 희생 레이어 사이의 상호 작용에 의해 상기 희생 레이어를 용해시킴으로써 상기 가공된 기판 구조체를 상기 고체 상태 디바이스 구조체로부터 분리시키는 단계를 포함한다.

Description

가공된 기판 상의 칩 스케일 패키지 고체 상태 디바이스에 대한 리프트 오프 프로세스
관련 출원의 상호 참조
본 출원은 2016년 10월 7일자로 출원된 미국 정규 특허출원 제15/288,506호 및 2015년 10월 19일자로 출원된 미국 임시 특허출원 제62/243,540호를 우선권 주장의 기초로 하며, 상기 출원들의 전체 내용이 참조에 의해 본 출원에 편입된다.
본 발명은 일반적으로 가공된 기판 상에 형성된 칩 스케일 패키지 고체 상태 디바이스의 리프트 오프 프로세스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜(epitaxial) 성장 프로세스를 사용하여 고체 상태 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 본 명세서에 기술된 바와 같이, 본 발명의 일부 실시예들은 에피택셜 성장에 의해 가공된 기판 구조체 상에 고체 상태 디바이스를 제조하기 위한 방법 및 시스템에 적용되었으며, 상기 가공된 기판 구조체는 고체 상태 디바이스를 형성하는 에피택셜 레이어에 실질적으로 정합되는(matching) 열팽창 계수(CTE)를 특징으로 한다. 본 발명의 일부 실시예들은 디바이스가 형성된 후에 고체 상태 디바이스로부터 가공된 기판 구조체를 분리하는 방법을 포함한다. 분리된 가공 기판은 더 많은 디바이스를 제조하기 위해 나중에 재사용될 수 있으며, 이는 장치를 제조하는 비용을 절감할 것이다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
와이드 밴드 갭(wide band gap; WBG) 반도체 디바이스는 제조에 시간이 많이 소요되고 가격이 높다. 예를 들어, 질화 갈륨(gallium nitride; GaN) 물질은, 디포짓되는(deposited) GaN과 상이한 격자 구조(또는 격자 상수)를 갖는 반도체 캐리어 기판 상에 GaN을 디포짓하는 것을 포함하는 헤테로에피택셜(epi) 성장 프로세스에 의해 형성된다. GaN과 캐리어 기판 사이의 격자 비정합은 디바이스 수율 및 성능에 부정적인 영향을 줄 수 있는 결함, 전위(dislocation) 및 변형(strain)을 생성할 수 있다. 또한, GaN 레이어 및 캐리어 기판은 상이한 열팽창 계수(CTE)를 가질 수 있다. 열처리(예를 들어, GaN 에피택셜 성장)는 GaN을 균열 또는 박리시킬 수 있고, 혹은 캐리어 기판을 휘어지게 하거나 어떤 경우에는 깨뜨릴 수 있다. 서로 다른 CTE는 기판 웨이퍼 크기를 한정하는 스케일을 제한하고 WBG 디바이스 및 솔루션의 전체 제조 비용을 감소시키는 것을 막을 수 있다.
본 발명은 일반적으로 가공된 기판 상에 형성된 칩 스케일 패키지 고체 상태 디바이스의 리프트 오프 프로세스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜(epitaxial) 성장 프로세스를 사용하여 고체 상태 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 본 명세서에 기술된 바와 같이, 본 발명의 일부 실시예들은 에피택셜 성장에 의해 가공된 기판 구조체 상에 고체 상태 디바이스를 제조하기 위한 방법 및 시스템에 적용되었으며, 상기 가공된 기판 구조체는 고체 상태 디바이스를 형성하는 에피택셜 레이어에 실질적으로 정합되는 열팽창 계수(CTE)를 특징으로 한다. 본 발명의 일부 실시예들은 디바이스가 형성된 후에 고체 상태 디바이스로부터 가공된 기판 구조체를 분리하는 방법을 포함한다. 분리된 가공 기판은 더 많은 디바이스를 제조하기 위해 나중에 재사용될 수 있으며, 이는 장치를 제조하는 비용을 절감할 것이다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
본 발명의 일 실시예에 의하면, 가공된 기판 구조체를 처리하는 방법은 가공된 기판 구조체를 제공하는 단계를 포함한다. 가공된 기판은 다결정(polycrystalline) 기판 및 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 상기 방법은 상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계와, 고체 상태 디바이스 구조체를 상기 희생 레이어에 결합하는 단계를 더 포함한다. 상기 방법은 상기 고체 상태 디바이스 구조체의 하나 또는 그 이상의 부분을 제거하여 상기 희생 레이어의 하나 또는 그 이상의 부분을 노출시킴으로써 상기 고체 상태 디바이스 구조체에 하나 또는 그 이상의 채널을 형성하는 단계, 상기 하나 또는 이상의 채널을 통해 상기 희생 레이어의 상기 하나 또는 그 이상의 노출된 부분으로 에칭 화학 물질을 흐르게 하는 단계, 상기 에칭 화학 물질과 상기 희생 레이어 사이의 상호 작용에 의해 상기 희생 레이어를 용해시킴으로써 상기 가공된 기판 구조체를 상기 고체 상태 디바이스 구조체로부터 분리시키는 단계를 더 포함한다.
본 발명의 다른 실시예에 의하면, 가공된 기판 구조체를 처리하는 방법은 가공된 기판 구조체를 제공하는 단계를 포함한다. 가공된 기판 구조체를 다결정 기판 및 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 상기 방법은 상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계를 더 포함한다. 희생 레이어는 노출된 주변부를 포함한다. 상기 방법은 고체 상태 디바이스 구조체를 희생 레이어에 결합하는 단계, 희생 레이어의 노출된 주변부에 에칭 화학 물질을 인가하는 단계, 및 에칭 화학 물질과 희생 레이어 사이의 상호 작용에 의해 희생 레이어를 용해시킴으로써 고체 상태 디바이스 구조체로부터 가공된 기판 구조체를 분리하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 의하면, 가공된 기판 구조체를 처리하는 방법은 가공된 기판 구조체를 제공하는 단계를 포함한다. 가공된 기판 구조체는 다결정 기판 및 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 가공된 레이어는 노출된 주변부를 포함한다. 상기 방법은 또한 고체 상태 디바이스 구조체를 상기 가공된 레이어에 결합하는 단계, 상기 가공된 레이어의 노출된 주변부에 에칭 화학 물질을 인가하는 단계, 및 상기 에칭 화학 물질과 가공된 레이어 사이의 상호 작용에 의해 상기 가공된 레이어를 용해시킴으로써 고체 상태 디바이스 구조체로부터 다결정 기판을 분리하는 단계를 포함한다.
본 발명에 의해 종래 기술에 비하여 많은 이점을 얻을 수 있다. 예를 들어, 본 발명의 실시예들은 가공된 기판 상에 형성된, 고체 상태 이미터(emitter)와 같은, 고체 상태 디바이스를 제공하는데, 상기 가공된 기판은 상기 디바이스의 에피택셜 레이어의 열 팽창 계수(CTE)에 실질적으로 정합하는 CTE를 갖는다. 성장 기판의 열 팽창 특성을 에피택셜 레이어과 정합시키는 것은 에피택셜 레이어 및/또는 가공된 기판의 응력을 감소시킨다. 응력은 몇 가지 유형의 결함의 원인이다. 예를 들어, 응력은 에피택셜 레이어의 전위 밀도(dislocation density)를 증가시킬 수 있고, 이는 에피택셜 레이어의 전기 및 광학 특성을 악화시킨다. 응력은 또한 에피택셜 레이어 또는 기판에 잔류 변형(residual strain)을 야기할 수 있고, 응력 균열, 전위 활주(dislocation glide), 슬립, 휘어짐 및 뒤틀림과 같은 후속 단계에서 부가적인 프로세싱 문제를 야기할 수 있다. 열 팽창에 의해 유도된 기판의 휘어짐 및 뒤틀림은 자동화된 장비에서 물질의 취급에 문제를 만들 수 있고, 디바이스 제조에 필요한 추가적인 리소그래피(lithography) 단계를 수행하는 능력을 제한할 수 있다. 또한, 응력이 가해진 물질에서는 디바이스 성능 수명이 단축된다. 열적 부정합으로 인한 응력 완화 및 응력 유도 균열 전파, 전위 활주, 및 기타 격자 이동은 디바이스 성능의 감소로부터 디바이스 및 디바이스 레이어의 파열 또는 박리에 이르기까지 다양한 모드에서 조기 고장을 초래할 수 있다. 본 발명의 실시예들은 가공된 기판을 파괴하지 않으면서 디바이스의 에피택셜 레이어로부터 상기 가공된 기판을 분리하기 위한 방법 및 기술을 제공한다. 분리된 가공 기판은 나중에 더 많은 디바이스를 제조하기 위해 재사용될 수 있고, 이는 디바이스를 제조하는 비용을 절감할 것이다.
본 발명의 상기한 그리고 다른 실시예들은 다수의 이점 및 특징과 함께 아래의 설명 및 첨부된 도면들과 함께 보다 상세히 설명된다.
도 1은 가공된 기판 상에 형성된 GaN 에피택셜 레이어를 도시한다.
도 2는 가공된 기판 상에 형성된 GaN 발광 다이오드(LED) 에피택셜 스택을 도시한다.
도 3은 가공된 기판 상에 형성된 칩 스케일 패키지(chip scale package; CSP) 고체 상태 발광 다이오드(LED) 디바이스를 도시한다.
도 4는 가공된 기판의 제거 및 후속 프로세싱 단계들 후에 도 3의 CSP 디바이스를 도시한다.
도 5는 가공된 기판에 형성된 희생 레이어를 도시한다.
도 6은 CSP 디바이스에 형성된 에칭된 채널을 도시한다.
도 7은 가공된 기판으로부터 GaN 에피택셜 레이어를 분리하기 위한 화학적 리프트 오프(lift off) 작업을 도시한다.
도 8은 가공된 기판의 제거 및 후속 프로세싱 단계들 후에 다수의 CSP 디바이스를 포함하는 웨이퍼를 도시한다.
도 9는 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 방법을 도시하는 간략화된 흐름도이다.
도 10은 본 발명의 다른 실시예에 의한 가공된 기판 구조체를 처리하는 방법을 도시하는 간략화된 흐름도이다.
도 11은 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 처리하는 방법을 도시하는 간략화된 흐름도이다.
본 발명은 일반적으로 가공된 기판 상에 형성된 칩 스케일 패키지 고체 상태 디바이스의 리프트 오프 프로세스에 관한 것이다. 보다 구체적으로, 본 발명은 에피택셜 성장 프로세스를 사용하여 고체 상태 디바이스를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 본 명세서에 기술된 바와 같이, 본 발명의 일부 실시예들은 에피택셜 성장에 의해 가공된 기판 구조체 상에 고체 상태 디바이스를 제조하기 위한 방법 및 시스템에 적용되었으며, 가공된 기판 구조체는 고체 상태 디바이스를 형성하는 에피택셜 레이어와 실질적으로 정합되는 열팽창 계수(CTE)를 특징으로 한다. 본 발명의 일부 실시예는 디바이스가 형성된 후에 고체 상태 디바이스로부터 가공된 기판 구조체를 분리하는 방법을 포함한다. 분리된 가공 기판은 나중에 더 많은 디바이스를 제조하기 위해 재사용될 수 있다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 작업들에 적용될 수 있다.
도 1은 가공된 기판(engineered substrate; ES)(110) 상에 형성된 GaN 에피택셜 레이어(130)를 도시한다. 가공된 기판(110)의 제조는 질화 알루미늄(aluminum nitride; AlN)과 같은 세라믹 다결정 웨이퍼(112)로 시작한다. 웨이퍼(112)는 실리콘 카바이드(SiC), 또는 질화 갈륨(GaN), 알루미늄 갈륨 나이트라이드(AlGaN)와 같은 다른 다결정 재료를 포함 할 수 있다.
산화물, 질화물 및 폴리실리콘의 레이어와 같은 일련의 가공된 레이어들(114)이 세라믹 웨이퍼(102) 상에 디포짓된다. 가공된 레이어들(114)은 이후의 GaN 에피택셜 레이어를 위한 접착, 결함 관리 및 확산 배리어를 제공한다. 추가적인 산화물 레이어(116)가 세라믹 웨이퍼(112)의 한 쪽에 디포짓될 수있다. 산화물 레이어(116)의 일부는 후속하는 웨이퍼 결합을 위한 매끄러운 표면을 생성하기 위해 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스로 연마된다.
레이어 전이(transfer) 프로세스는 실리콘 웨이퍼(120)를 사용하여 수행된다. 실리콘 웨이퍼(120)에는 Si 내부에 손상 계면을 생성하기 위해 여러 성분이 주입되고, 이는 산화물 레이어(116)에 부착하기 위한 결합 레이어(122)를 형성하는 것을 돕는다. 압력을 가하면 실리콘 웨이퍼(120)가 산화물 레이어(116)에 원자적으로 결합된다. 결합 프로세스 후에, 박리(exfoliation) 공정이 Si 웨이퍼 내의 손상 계면을 활성화시키고, 결합 레이어(122) 내의 주입된 성분이 실리콘 웨이퍼(120)의 상부로부터 가공된 레이어(114)를 갖는 세라믹 웨이퍼(112) 위로 분리되게 한다. 산화물 레이어(116)에 결합된 잔류 실리콘 레이어(122)는 약 5 마이크론 이하로 비교적 얇고, 따라서 가공된 기판(110)의 CTE 특성에 크게 기여하지 않는다. 따라서, 가공된 기판(110)의 CTE 특성은 세라믹 웨이퍼(112)의 CTE 계수에 의해 결정된다.
GaN 에피택셜 레이어(130)(에피(epi) 레이어라고도 함)는 다수의 레이어들 또는 서브 레이어들을 에피택셜 성장시켜 가공된 기판(110) 위에 에피택셜 구조체를 형성함으로써 형성될 수 있다. 따라서, 레이어라는 용어는 동일하거나 상이한 재료의 다중 레이어 또는 서브 레이어를 포함하는 구조를 포함하는 것으로 이해되어야 한다. 세라믹 웨이퍼(112) 및 에피택셜 레이어(130)는 실질적으로 CTE 정합된다. 이러한 CTE 정합은 갈라짐 또는 뒤틀림없이 더 큰 크기의 세라믹 웨이퍼(112) 상에 더 두껍고 품질이 높은 에피택셜 레이어를 형성할 수 있게 한다. 예를 들어, 에피택셜 레이어(130)는 6 인치, 8 인치, 12 인치, 또는 더 큰 크기의 가공된 기판(110) 상에 형성될 수 있다. 대형 웨이퍼를 제조하면 웨이퍼 당 디바이스 수가 증가하여 저렴한 GaN 디바이스의 제조가 가능하다.
CTE 정합은 또한 가공된 기판(110)의 상부에 상당히 두꺼운 에피택셜 레이어(수십 또는 수백 마이크론)의 형성을 가능하게 한다. 에피택셜 레이어들의 더욱 두꺼운 조합은 에피택셜 레이어(130)와 실리콘 레이어(122) 사이의 격자 구조에 대한 전체적인 전위 밀도를 감소시킬 수 있다. 또한, 더 많은 수의 에피택셜 레이어가 광범위한 GaN 응용 분야에 위한 보다 복잡한 회로를 지원하기 위해 사용될 수 있다.
발광 다이오드(Light Emitting Diode; LED) 아키텍처
도 2는 가공된 기판(ES)(110) 상에 이미 형성된 GaN LED 에피택셜 스택(231)을 도시한다. 광 방출에 적합한 LED 에피택셜 스택이 도 2 및 다른 도면들에 도시되지만, 본 발명의 실시예들은 수평(lateral) 또는 수직(vertical) 구조에서 p-n 다이오드, 쇼트키(Schottky) 다이오드, 트랜지스터, HEMT, RF 디바이스, 하이브리드 또는 집적 디바이스 등을 포함하는 LED 구현 및 다른 디바이스 구조로 제한되지 않고, 본 발명의 범위 내에 포함된다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(당업자라고도 함)는 도 2 및 다른 도면들에 도시된 LED 구조체를 다른 전자 구조체로 대체할 수 있을 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
다양한 아키텍처가 WBG 발광 다이오드(LED)를 형성하는데 사용된다. 예를 들어, 수평 또는 플립 칩(flip chip) 아키텍처는 사파이어 또는 SiC와 같은 투명 기판을 사용하여 LED 디바이스를 형성할 수 있다. 수직 아키텍처는 LED 디바이스를 형성하기 위해 디바이스 제조 중에 제거되는, 실리콘과 같은 흡수 기판을 사용할 수 있다.
전형적인 LED GaN 에피택셜 스택(231)은 버퍼 레이어(132)의 상부에 형성된 n-형 GaN 레이어(134)를 포함할 수 있다. GaN 및 인듐 갈륨 질화물(InGaN)의 다중 레이어를 갖는 활성 영역은 다중 양자 우물(multiple quantum well; MQW) 활성 영역(136)을 형성한다. 질화 알루미늄 갈륨(AlGaN) 전류 차단 레이어(138)는 MQW 영역(136) 상에 더해질 수 있고, p-형 GaN 레이어(140)는 AlGaN 레이어(138) 상에 더해진다. n 및 p GaN 레이어(134, 140)를 가로질러 전압을 인가하면, MQW 영역(136)으로 캐리어가 주입되어 발광을 일으킨다.
물론 이는 단지 하나의 예시적인 가공된 기판(110) 및 가공된 기판(110)의 상부에 형성된 단지 하나의 예시적인 GaN LED 에피택셜 스택 또는 구조체이다. 다른 예시적인 가공된 기판 및 다른 에피택셜 구조체가, 참조에 의해 그 전체가 본원에 편입된 다음의 미국 특허들에 개시된다: 미국 특허 제7,358,152호; 미국 특허 제7,535,100호; 미국 특허 제6,593,212호; 미국 특허 제6,497,763호; 미국 특허 제6,328,796호; 미국 특허 제6,323,108호; 미국 출원 제12/836,970호; 미국 출원 제13/732,739호; 미국 출원 제13/223,162호; 미국 출원 제13/732,934호; 미국 출원 제12/969,302호; 미국 출원 제12/836,970호; 미국 특허 제8,436,362호; 미국 특허 제8,729,563호; 및 미국 출원 제14/282,406호.
도 3은 가공된 기판(110) 상에 형성된 GaN LED 에피택셜 스택(231)을 포함하는 예시적인 LED 디바이스(150)의 측면 단면도를 보다 상세하게 도시한다. 메사(mesa)(152)는 GaN LED 에피택셜 스택(231)의 n-GaN 레이어까지 식각된다. 메사(155)의 측벽은 유전체 물질로 덮여 전기적 절연을 제공한다. 매립된 n-컨택트(160)는 라우팅(routing) 레이어(156)를 통해 n-GaN 레이어를 n-전극(170)에 접속시킨다. 반사형 p-컨택트(154)는 GaN LED 에피택셜 스택(231)의 p-GaN 레이어 상에 형성되고 라우팅 레이어(156)를 통해 p-전극(172)에 접속된다. 전극(170 및 172)은 높이가 약 50 내지 100 ㎛인 구리 도금으로 제조된다.
에폭시(epoxy), 에폭시 몰딩 화합물(epoxy molding compound; EMC), 또는 시트 몰딩 화합물(sheet molding compound; SMC)과 같은 몰딩 물질(158)이 전극(170, 172) 주위에 도포된다. 에폭시는 초기에 점성이 있고 전극(170 및 172) 주위에 분배된다. 에폭시(158)는 전극(170 및 172) 주위의 고체 구조 지지체로 고형화될 때까지 가열되고 가압된다.
폴리싱(polishing) 프로세스는 전형적으로 GaN LED 에피택셜 스택(231)으로부터 가공된 기판(110)을 연마하는데 사용된다. 그러나 연마 프로세스는 상당한 시간이 걸리고 ES(110)를 파괴한다. 각각의 웨이퍼에 대해 새로운 ES(110)가 필요하기 때문에 LED 디바이스(150)를 제조하는 비용이 증가한다. 연마 프로세스는 또한 GaN LED 에피택셜 스택(231)에 응력을 가한다.
도 4는 가공된 기판(110)이 제거되고 LED 디바이스(150)가 반전된 후의 다음 프로세스 단계를 도시한다. GaN LED 에피택셜 스택(231)의 상부 표면(180)은 빛 추출을 증가시키기 위해 거칠게 된다. 투명 실리콘 레이어(182)가 GaN LED 에피택셜 스택(231)의 상부에 가해지고 부가적인 구조적 지지를 위해 경화된다. 실리콘(182)은 인(phosphorous) 물질(184)을 함유할 수 있다.
전압은 전극(172 및 170)을 가로질러 인가되어 MQW 영역(136)에서 전자를 여기시키고 청색광(188)을 발생시킨다. 청색광(188)은 실리콘(182) 내로 직접 출사되거나 거울같은 p-컨택트(154)로부터 실리콘 레이어(182)로 반사된다. 청색광(188)은 실리콘 레이어(182) 내의 인(184)을 여기시켜 LED 디바이스(150)로부터백색광(190)으로서 출력되는 황색광으로 변환된다.
비파괴형 기판 제거
도 5는 가공된 기판(110)를 파괴하지 않으면서 GaN LED 에피택셜 스택(231)으로부터 ES(110)를 분리하는 기술을 도시한다. 가공된 기판(110)은 질화물 레이어(114) 및 산화물 레이어(116)를 포함하는 다수의 가공된 레이어를 포함할 수 있다. 일 예에서, 플루오르화 수소산(hydrofluoric acid; HF)과 같은 화학 물질(204)이 웨이퍼 보유 LED 디바이스(150)의 측면으로 주입되어 하나 또는 그 이상의 가공된 레이어(114)를 에칭하지만, AlN 웨이퍼(112) 및 GaN LED 에피택셜 스택(231)은 손상되지 않은 채로 유지된다. 가공된 레이어(114) 중 하나를 에칭하는 것은 재사용을 위해 세라믹 웨이퍼(AlN)(112)를 보존하면서 GaN LED 에피택셜 스택(231)을 ES(110)의 나머지 부분으로부터 분리시킨다. 이러한 화학적 리프트 오프 프로세스는 또한 기존의 폴리싱 프로세스를 제거함으로써 LED 디바이스(150)의 전반적인 응력을 감소시킨다.
제2 예에서는, 희생 레이어(200)가 임의의 가공된 레이어(114 및/또는 116) 상에 또는 그 사이에 형성된다. 일 예에서, 희생 레이어(200)는 화학 물질(204)에 의해 분해되기 쉬운 금속 또는 몇몇 다른 물질을 포함한다. 예를 들어, 희생 레이어(200)는 HF에 노출될 때 용해되기 쉬운 티타늄(Ti)과 같은 금속을 사용할 수 있다. 몇몇 실시예에서, 희생 레이어(200)는 티타늄(Ti), 바나듐(V), 크롬(Cr), 탄탈(Ta), 텅스텐(W), 레늄(Re), 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxinitride), 또는 이들의 조합을 포함할 수 있다. 화학 물질(204)은 가공된 기판(110) 또는 GaN LED 에피택셜 스택(231)을 손상시키지 않으면서 희생 레이어(200)를 에칭한다. 희생 레이어(200)의 사용은 GaN LED 에피택셜 스택(231)으로부터 가공된 기판(110)을 분리하는데 필요한 시간의 양을 더 감소시킬 수 있다.
또 다른 예에서, 실리콘 질화물와 같은 보호 레이어(202)가 희생 레이어(200)의 아래, 위, 및/또는 주위에 형성될 수 있다. 보호 레이어(202)는 에피택셜 GaN 성장 동안 Ti와 같은 희생 레이어(200)로부터 GaN LED 에피택셜 스택(231)으로 물질이 확산되는 것을 방지할 수 있다.
도 6은 가공된 기판을 제거하기 위한 화학적 분리 시간을 단축하기 위한 다른 기술을 도시한다. LED 디바이스(150A 및 150B)는 상기한 바와 같이 ES(110) 상에 형성된다. 상기한 바와 같이, 희생 레이어(200)는 ES(110)에 존재하는 가공된 레이어들 중 하나를 포함할 수 있다. 혹은, 희생 레이어(200)는 가공된 기판(110) 내의 다른 가공된 레이어들 사이 또는 상부에 형성된, 티타늄과 같은 추가적인, 지정된 가공된 레이어를 포함할 수 있다. 지정된 희생 레이어에 사용되는 물질은 특히 리프트 오프 프로세스 동안 화학적 에칭을 보다 잘 수용하도록 선택된다.
채널(202)은 희생 레이어(200)까지 GaN LED 에피택셜 스택(231) 및 가공된 레이어들을 통해 에칭된다. 일 예에서, 채널(202)은 LED 디바이스(150)를 포함하지 않는 웨이퍼 표면 상에 형성된 다이와 정렬되고 실질적으로 동일한 크기이다. 또한, 에칭 프로세스는 희생 레이어(200)까지 웨이퍼의 둘레 측면 주위로 연장될 수 있다. 채널 에칭이 완료된 후, 블로킹 마스크가 몰딩(158)을 적용하기 전에 채널(202) 위에 위치된다. 블로킹 마스크는 몰딩(158)이 채널(202) 내로 유동하는 것을 방지하고 희생 레이어(200)로의 액세스를 차단한다.
다음으로, 화학 물질(204)이 채널(202)을 통해 그리고 디바이스 웨이퍼의 측면(206)을 통해 가해진다. 화학 물질(204)은 희생 레이어를 에칭해서 ES(110)로부터 GaN LED 에피택셜 스택(231)을 분리한다. 채널(202)은 화학 물질(204)에 의해 즉각적으로 액세스가능한 희생 레이어(200) 상의 표면 영역의 양을 증가시켜서, 분리 프로세스 동안 에칭 시간을 실질적으로 단축시킨다.
도 7은 상기한 화학적 리프트 오프 작업의 예를 도시한다. 작업 210A에서, 웨이퍼(212)의 가공된 기판(110) 상에 칩 스케일 패키지 고체 상태 LED 디바이스(150)가 형성된다. 웨이퍼(212) 상의 각각의 다이(214)는 별개의 LED 디바이스(150)를 포함할 수 있다. 상기한 바와 같이, 각각의 LED 디바이스(150)는 한 쌍의 전극(170, 172)을 포함할 수 있다.
작업 210B에서, 채널(202)은 GaN LED 에피택셜 스택(231)을 통해, 부분적으로 가공된 레이어를 통해 가공된 기판(110)의 희생 레이어까지 에칭된다. 상기한 바와 같이, 채널(202)은 빈 다이 위치에, 웨이퍼(212)의 둘레 주위로, 또는 웨이퍼(212) 상의 임의의 다른 위치에서 에칭될 수 있다. 블로킹 마스크는 다이(214) 및 채널(202)을 포함하는 임의의 다른 위치의 위에 위치된다. 몰딩(158)(빗금 선으로 표시됨)은 채널(202)로의 오픈 액세스를 유지하면서 디바이스(150)의 전극(170, 172) 주위 및/또는 위에 도포된다.
작업 210C에서, 리프트 오프 프로세스는 HF(플루오르화 수소산) 또는 H2SO4(황산) 등의 강산(strong acid)과 같은 화학 물질(204)을 웨이퍼(212) 상에 형성된 채널(202)에 가한다. 화학 물질(204)은 채널(202)로부터 희생 레이어 내로 아래로 방사형으로 침투한다. 또한 화학 물질(204)은 웨이퍼(212)의 둘레로 에칭된 채널(202)로부터 희생 레이어 내로 반경 방향의 내측으로 에칭할 수 있다. 희생 레이어의 충분한 에칭으로, 가공된 기판(110)은 GaN LED 에피택셜 스택(231)으로부터 분리된다.
도 8은 가공된 기판으로부터 분리된 GaN LED 에피택셜 스택(231)을 도시한다. GaN LED 에피택셜 스택(231)의 상부 표면은 거칠게 되고 실리콘(182)과 인광체(phosphor)의 조합이 상부에 도포된다. 웨이퍼(212)는 개별적인 칩 스케일 패키지(CSP) 고체 상태 LED 디바이스(150A-150C)로 다이싱(220)된다.
상기한 프로세스는 임의의 유형의 기판을 사용하는 임의의 집적 회로 디바이스로부터 레이어들을 분리하는데 사용될 수 있다. 예를 들어, 화학적 분리는 웨이퍼 결합 분리, 웨이퍼 제거, 레이어 전이, 및 디바이스 레이어 스택 및 분리에 사용될 수 있다.
위의 예는 GaN LED 디바이스를 설명한다. 그러나, 화학적 리프트 오프 프로세스는 다중 접합(multi-junction) GaN 디바이스 및 고전압 GaN 전력 디바이스와 같은 임의의 집적 회로(IC) 디바이스에서 사용될 수 있다. 화학적 리프트 오프 프로세스는 나노 와이어, 나노 컬럼, 또는 마이크로 이미터를 사용하여 다중 파장을 출력하고 백색광을 제공하는 GaN 디바이스에도 적용될 수 있다. 다른 예에서, 리프트 오프 프로세스는 몰딩을 사용하지 않고 수행될 수도 있다. 이 경우에는, 임시 결합(temporary bonding)이 사용될 수 있다.
도 9는 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 방법(900)을 도시하는 간략화된 흐름도를 도시한다. 방법(900)은, 가공된 기판 구조체를 제공하는 단계를 포함한다(단계 902). 가공된 기판은 다결정 기판 및 상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 상기 방법(900)은 상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계(단계 904); 및 고체 상태 디바이스 구조체를 희생 레이어에 결합하는 단계(단계 906)를 더 포함한다. 상기 방법(900)은 상기 고체 상태 디바이스 구조체의 하나 또는 그 이상의 부분을 제거하여 상기 희생 레이어의 하나 또는 그 이상의 부분을 노출시킴으로써 상기 고체 상태 디바이스 구조체에 하나 또는 그 이상의 채널을 형성하는 단계(단계 908); 에칭 화학 물질을 하나 또는 그 이상의 채널을 통해 희생 레이어의 하나 또는 그 이상의 노출된 부분으로 흐르게 하는 단계(단계 910); 및 에칭 화학 물질과 희생 레이어 사이의 상호 작용에 의해 희생 레이어를 용해시킴으로써 고체 상태 디바이스 구조체로부터 가공된 기판 구조체를 분리하는 단계(단계 912)를 더 포함한다.
도 9에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 특정 방법을 제공한다는 점에 유의하여야 한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 다른 순서로 위에서 요약한 단계들을 수행할 수 있다. 또한, 도 9에 도시된 개별 단계는 그에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 10은 본 발명의 다른 실시예에 의한 가공된 기판 구조체를 처리하는 방법(1000)을 나타내는 간략화된 흐름도를 도시한다. 방법(1000)은 가공된 기판 구조체를 제공하는 단계(단계 1002)를 포함한다. 가공된 기판 구조체는 다결정 기판 및 상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 상기 방법(1000)은 상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계를 더 포함한다(단계 1004). 희생 레이어는 노출된 주변부를 포함한다. 상기 방법(1000)은 고체 상태 디바이스 구조체를 상기 희생 레이어에 결합하는 단계(단계 1006); 희생 레이어의 노출된 주변부에 에칭 화학 물질을 인가하는 단계(단계 1008); 및 에칭 화학 물질과 희생 레이어 사이의 상호 작용에 의해 희생 레이어를 용해시킴으로써 가공된 기판 구조체를 고체 상태 디바이스 구조체로부터 분리시키는 단계(단계 1010)를 포함한다.
도 10에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 특정 방법을 제공한다는 점에 유의하여야 한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 위에서 요약된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 10에 도시된 개별 단계들은 그에 적절한 다양한 시퀀스로 수행될 수있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 제거 될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
도 11은 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 처리하는 방법(1100)을 나타내는 간략화된 흐름도를 도시한다. 방법(1100)은 가공된 기판 구조체를 제공하는 단계를 포함한다(단계 1102). 가공된 기판 구조체는 다결정 기판 및 상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함할 수 있다. 가공된 레이어는 노출된 주변부를 포함한다. 상기 방법(1100)은 고체 상태 디바이스 구조체를 상기 가공된 레이어에 결합하는 단계(단계1104); 에칭 화학 물질을 가공된 레이어의 노출된 주변부에 인가하는 단계(단계1106); 에칭 화학 물질과 가공된 레이어 사이의 상호 작용에 의해 가공된 레이어를 용해시킴으로써 다결정 기판을 고체 상태 디바이스 구조체로부터 분리시키는 단계(단계 1108)를 포함한다.
도 11에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 처리하는 특정 방법을 제공한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 위에서 요약된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 11에 도시된 개별 단계는 그에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라 추가적인 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
본 명세서에 기술된 실시예 및 예시들은 단지 설명을 위한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 그에 대한 다양한 수정 또는 변경을 인식할 것이며 이들은 모두 본 출원의 사상 및 첨부된 청구범위에 속한다.

Claims (20)

  1. 가공된 기판 구조체를 처리하는 방법에 있어서,
    가공된 기판 구조체를 제공하는 단계 - 상기 가공된 기판 구조체는,
    다결정(polycrystalline) 기판; 및
    상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함함 -;
    상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계;
    고체 상태 디바이스 구조체를 상기 희생 레이어에 결합하는 단계;
    상기 고체 상태 디바이스 구조체의 하나 또는 그 이상의 부분을 제거하여 상기 희생 레이어의 하나 또는 그 이상의 부분을 노출시킴으로써 상기 고체 상태 디바이스 구조체에 하나 또는 그 이상의 채널을 형성하는 단계;
    상기 하나 또는 이상의 채널을 통해 상기 희생 레이어의 상기 하나 또는 그 이상의 노출된 부분으로 에칭 화학 물질을 흐르게 하는 단계; 및
    상기 에칭 화학 물질과 상기 희생 레이어 사이의 상호 작용에 의해 상기 희생 레이어를 용해시킴으로써 상기 가공된 기판 구조체를 상기 고체 상태 디바이스 구조체로부터 분리시키는 단계
    를 포함하는, 가공된 기판 구조체의 처리 방법.
  2. 제1항에 있어서,
    상기 희생 레이어는 티타늄(Ti), 바나듐(V), 크롬(Cr), 탄탈(Ta), 텅스텐(W), 레늄(Re), 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxinitride), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  3. 제1항에 있어서,
    상기 에칭 화학 물질은 황산(H2SO4) 또는 플루오르화 수소산(HF)을 포함하는, 가공된 기판 구조체의 처리 방법.
  4. 제1항에 있어서,
    상기 다결정 기판은 다결정 알루미늄 갈륨 나이트라이드(AlGaN), 다결정 질화 갈륨(GaN), 다결정 질화 알루미늄(AlN), 실리콘 카바이드(SiC), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  5. 제4항에 있어서,
    상기 고체 상태 디바이스 구조체를 형성하는 단계를 더 포함하고,
    상기 고체 상태 디바이스 구조체를 형성하는 단계는,
    상기 희생 레이어에 연결되는 결합 레이어를 형성하는 단계;
    상기 결합 레이어에 연결되는 실질적으로 단결정인 실리콘 레이어를 형성하는 단계;
    상기 실질적으로 단결정인 실리콘 레이어에 연결되는 질화 갈륨(GaN) 레이어를 형성하는 단계; 및
    상기 GaN 레이어에 연결되는 하나 또는 그 이상의 고체 상태 디바이스를 형성하는 단계를 포함하는, 가공된 기판 구조체의 처리 방법.
  6. 제5항에 있어서,
    상기 GaN 레이어를 형성하는 단계는 상기 실질적으로 단결정인 실리콘 레이어 상에 GaN 레이어를 에피택셜 성장시키는 단계를 포함하는, 가공된 기판 구조체의 처리 방법.
  7. 제6항에 있어서,
    상기 하나 또는 그 이상의 고체 상태 디바이스를 형성하는 단계는,
    에피택셜 성장에 의해 상기 GaN 레이어에 연결되는 N-GaN 레이어를 형성하는 단계;
    에피택셜 성장에 의해 상기 N-GaN 레이어에 연결되는 GaN 기반의 활성 레이어를 형성하는 단계; 및
    에피택셜 성장에 의해 상기 GaN 기반의 활성 레이어에 연결되는 P-GaN 레이어를 형성하는 단계
    를 포함하는, 가공된 기판 구조체의 처리 방법.
  8. 제7항에 있어서,
    상기 하나 또는 그 이상의 고체 상태 디바이스를 형성하는 단계 후에, 그리고, 상기 하나 또는 그 이상의 채널을 형성하는 단계 전에, 상기 고체 상태 디바이스 구조체 상에 몰딩 지지체를 형성하는 단계를 더 포함하는 가공된 기판 구조체의 처리 방법.
  9. 제8항에 있어서,
    상기 하나 또는 그 이상의 채널의 각각은 상기 몰딩 지지체, 상기 GaN 레이어, 상기 실질적으로 단결정인 실리콘 레이어, 및 상기 결합 레이어를 통과하는, 가공된 기판 구조체의 처리 방법.
  10. 가공된 기판 구조체를 처리하는 방법에 있어서,
    가공된 기판 구조체를 제공하는 단계 - 상기 가공된 기판 구조체는,
    다결정(polycrystalline) 기판; 및
    상기 다결정 기판을 캡슐화하는 가공된 레이어를 포함함 -;
    상기 가공된 레이어에 연결되는 희생 레이어를 형성하는 단계 - 상기 희생 레이어는 노출된 주변부를 포함함 -;
    고체 상태 디바이스 구조체를 상기 희생 레이어에 결합하는 단계;
    상기 희생 레이어의 상기 노출된 주변부에 에칭 화학 물질을 인가하는 단계; 및
    상기 에칭 화학 물질과 상기 희생 레이어 사이의 상호 작용에 의해 상기 희생 레이어를 용해시킴으로써 상기 고체 상태 디바이스 구조체로부터 상기 가공된 기판 구조체를 분리하는 단계
    를 포함하는 가공된 기판 구조체의 처리 방법.
  11. 제10항에 있어서,
    상기 희생 레이어는 티타늄(Ti), 바나듐(V), 크롬(Cr), 탄탈(Ta), 텅스텐(W), 레늄(Re), 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxinitride), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  12. 제10항에 있어서,
    상기 에칭 화학 물질은 황산(H2SO4) 또는 플루오르화 수소산(HF)을 포함하는, 가공된 기판 구조체의 처리 방법.
  13. 제10항에 있어서,
    상기 다결정 기판은 다결정 알루미늄 갈륨 나이트라이드(AlGaN), 다결정 질화 갈륨(GaN), 다결정 질화 알루미늄(AlN), 실리콘 카바이드(SiC), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  14. 제10항에 있어서,
    상기 고체 상태 디바이스 구조체를 형성하는 단계를 더 포함하고,
    상기 고체 상태 디바이스 구조체를 형성하는 단계는,
    상기 희생 레이어에 연결되는 결합 레이어를 형성하는 단계;
    상기 결합 레이어에 연결되는 실질적으로 단결정인 실리콘 레이어를 형성하는 단계;
    상기 실질적으로 단결정인 실리콘 레이어에 연결되는 질화 갈륨(GaN) 레이어를 형성하는 단계; 및
    상기 GaN 레이어에 연결되는 하나 또는 그 이상의 GaN 기반의 디바이스를 형성하는 단계
    를 포함하는, 가공된 기판 구조체의 처리 방법.
  15. 제14항에 있어서,
    상기 하나 또는 그 이상의 고체 상태 디바이스를 형성하는 단계 후에, 그리고, 상기 에칭 화학 물질을 인가하는 단계 전에, 상기 고체 상태 디바이스 구조체 상에 몰딩 지지체를 형성하는 단계를 더 포함하는 가공된 기판 구조체의 처리 방법.
  16. 가공된 기판 구조체를 처리하는 방법에 있어서,
    가공된 기판 구조체를 제공하는 단계 - 상기 가공된 기판 구조체는,
    다결정(polycrystalline) 기판; 및
    상기 다결정 기판을 캡슐화하고, 노출된 주변부를 포함하는 가공된 레이어를 포함함 -;
    상기 가공된 레이어에 고체 상태 디바이스 구조체를 결합하는 단계;
    상기 가공된 레이어의 상기 노출된 주변부에 에칭 화학 물질을 인가하는 단계; 및
    상기 에칭 화학 물질과 상기 가공된 레이어 사이의 상호 작용에 의해 상기 가공된 레이어를 용해시킴으로써 상기 고체 상태 디바이스 구조체로부터 상기 다결정 기판을 분리하는 단계
    를 포함하는 가공된 기판 구조체의 처리 방법.
  17. 제16항에 있어서,
    상기 에칭 화학 물질은 황산(H2SO4) 또는 플루오르화 수소산(HF)을 포함하는, 가공된 기판 구조체의 처리 방법.
  18. 제16항에 있어서,
    상기 다결정 기판은 다결정 알루미늄 갈륨 나이트라이드(AlGaN), 다결정 질화 갈륨(GaN), 다결정 질화 알루미늄(AlN), 실리콘 카바이드(SiC), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  19. 제16항에 있어서,
    상기 가공된 레이어는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(silicon oxinitride), 또는 이들의 조합 중 하나를 포함하는, 가공된 기판 구조체의 처리 방법.
  20. 제18항에 있어서,
    상기 고체 상태 디바이스 구조체를 형성하는 단계를 더 포함하고,
    상기 고체 상태 디바이스 구조체를 형성하는 단계는,
    상기 가공된 레이어에 연결되는 결합 레이어를 형성하는 단계;
    상기 결합 레이어에 연결되는 실질적으로 단결정인 실리콘 레이어를 형성하는 단계;
    상기 실질적으로 단결정인 실리콘 레이어에 연결되는 질화 갈륨(GaN) 레이어를 에피택셜 성장시키는 단계; 및
    하나 또는 그 이상의 GaN 기반의 레이어의 에피택셜 성장에 의해 상기 GaN 레이어에 연결되는 하나 또는 그 이상의 GaN 기반의 디바이스를 형성하는 단계를 포함하는, 가공된 기판 구조체의 처리 방법.
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