KR101554190B1 - 반도체 기판 제품의 제조방법 및 이것에 이용되는 에칭방법 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 130
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 239000000758 substrate Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 title description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 67
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 67
- 239000010703 silicon Substances 0.000 claims abstract description 67
- 239000000243 solution Substances 0.000 claims abstract description 54
- 239000007864 aqueous solution Substances 0.000 claims abstract description 44
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 239000000908 ammonium hydroxide Substances 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 125000005210 alkyl ammonium group Chemical group 0.000 claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 33
- 239000007788 liquid Substances 0.000 claims description 31
- 239000000126 substance Substances 0.000 claims description 29
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 14
- 239000012498 ultrapure water Substances 0.000 claims description 14
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000003795 chemical substances by application Substances 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 claims description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- -1 titanium nitride (TiN) compound Chemical class 0.000 claims 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 150000003609 titanium compounds Chemical class 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 229910052783 alkali metal Inorganic materials 0.000 abstract description 3
- 150000001340 alkali metals Chemical class 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 52
- 238000000465 moulding Methods 0.000 description 36
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 20
- 235000011114 ammonium hydroxide Nutrition 0.000 description 18
- 125000001453 quaternary ammonium group Chemical group 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 230000007547 defect Effects 0.000 description 9
- 238000012360 testing method Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- AVXURJPOCDRRFD-UHFFFAOYSA-N Hydroxylamine Chemical compound ON AVXURJPOCDRRFD-UHFFFAOYSA-N 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000004809 Teflon Substances 0.000 description 4
- 229920006362 Teflon® Polymers 0.000 description 4
- 239000000654 additive Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004090 dissolution Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 150000003839 salts Chemical class 0.000 description 4
- 229940073455 tetraethylammonium hydroxide Drugs 0.000 description 4
- LRGJRHZIDJQFCL-UHFFFAOYSA-M tetraethylazanium;hydroxide Chemical compound [OH-].CC[N+](CC)(CC)CC LRGJRHZIDJQFCL-UHFFFAOYSA-M 0.000 description 4
- 230000002378 acidificating effect Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 3
- 239000012736 aqueous medium Substances 0.000 description 3
- 239000001569 carbon dioxide Substances 0.000 description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- KVFVBPYVNUCWJX-UHFFFAOYSA-M ethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].CC[N+](C)(C)C KVFVBPYVNUCWJX-UHFFFAOYSA-M 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000002609 medium Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- KCXVZYZYPLLWCC-UHFFFAOYSA-N EDTA Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(O)=O)CC(O)=O KCXVZYZYPLLWCC-UHFFFAOYSA-N 0.000 description 2
- QPCDCPDFJACHGM-UHFFFAOYSA-N N,N-bis{2-[bis(carboxymethyl)amino]ethyl}glycine Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(=O)O)CCN(CC(O)=O)CC(O)=O QPCDCPDFJACHGM-UHFFFAOYSA-N 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000002203 pretreatment Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 150000005622 tetraalkylammonium hydroxides Chemical class 0.000 description 2
- VDZOOKBUILJEDG-UHFFFAOYSA-M tetrabutylammonium hydroxide Chemical compound [OH-].CCCC[N+](CCCC)(CCCC)CCCC VDZOOKBUILJEDG-UHFFFAOYSA-M 0.000 description 2
- OQZAQBGJENJMHT-UHFFFAOYSA-N 1,3-dibromo-5-methoxybenzene Chemical compound COC1=CC(Br)=CC(Br)=C1 OQZAQBGJENJMHT-UHFFFAOYSA-N 0.000 description 1
- RNMCCPMYXUKHAZ-UHFFFAOYSA-N 2-[3,3-diamino-1,2,2-tris(carboxymethyl)cyclohexyl]acetic acid Chemical compound NC1(N)CCCC(CC(O)=O)(CC(O)=O)C1(CC(O)=O)CC(O)=O RNMCCPMYXUKHAZ-UHFFFAOYSA-N 0.000 description 1
- KIZQNNOULOCVDM-UHFFFAOYSA-M 2-hydroxyethyl(trimethyl)azanium;hydroxide Chemical compound [OH-].C[N+](C)(C)CCO KIZQNNOULOCVDM-UHFFFAOYSA-M 0.000 description 1
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- FCKYPQBAHLOOJQ-UHFFFAOYSA-N Cyclohexane-1,2-diaminetetraacetic acid Chemical compound OC(=O)CN(CC(O)=O)C1CCCCC1N(CC(O)=O)CC(O)=O FCKYPQBAHLOOJQ-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 150000008044 alkali metal hydroxides Chemical class 0.000 description 1
- 229940037003 alum Drugs 0.000 description 1
- FKPSBYZGRQJIMO-UHFFFAOYSA-M benzyl(triethyl)azanium;hydroxide Chemical compound [OH-].CC[N+](CC)(CC)CC1=CC=CC=C1 FKPSBYZGRQJIMO-UHFFFAOYSA-M 0.000 description 1
- NDKBVBUGCNGSJJ-UHFFFAOYSA-M benzyltrimethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)CC1=CC=CC=C1 NDKBVBUGCNGSJJ-UHFFFAOYSA-M 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- WJLUBOLDZCQZEV-UHFFFAOYSA-M hexadecyl(trimethyl)azanium;hydroxide Chemical compound [OH-].CCCCCCCCCCCCCCCC[N+](C)(C)C WJLUBOLDZCQZEV-UHFFFAOYSA-M 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229960003330 pentetic acid Drugs 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- GRLPQNLYRHEGIJ-UHFFFAOYSA-J potassium aluminium sulfate Chemical compound [Al+3].[K+].[O-]S([O-])(=O)=O.[O-]S([O-])(=O)=O GRLPQNLYRHEGIJ-UHFFFAOYSA-J 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000003303 reheating Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- LPSKDVINWQNWFE-UHFFFAOYSA-M tetrapropylazanium;hydroxide Chemical compound [OH-].CCC[N+](CCC)(CCC)CCC LPSKDVINWQNWFE-UHFFFAOYSA-M 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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Abstract
4급 알킬암모늄 수산화물을 7질량% 이상 25질량% 이하 포함하는 수용액을 준비하는 공정과, 다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정과, 상기 반도체 기판에 상기 수용액을 80℃ 이상으로 가열해서 적용하여 상기 실리콘막의 적어도 일부를 에칭하는 공정을 갖는 반도체 기판 제품의 제조방법. 어모퍼스 실리콘 또는 다결정 실리콘막의 에칭을 반도체 소자의 성능 열화가 염려되는 알칼리 금속을 필수 성분으로 포함하는 에칭액에 의하지 않고 고속으로 행할 수 있다.
Description
본 발명은 반도체 기판 제품의 제조방법 및 이것에 이용되는 에칭방법에 관한 것이다.
종래, DRAM의 캐패시터 구조로서 콘케이브형이 채용되어 왔다. 이 구조에서는 실린더 구멍 내에 하부 전극막을 형성하고, 그 내측면만을 전극으로서 기능시킨다. 이것에 의하면, 확실히 캐패시터가 차지하는 면적을 작게 할 수 있지만, 실린더 구멍의 지름도 필연적으로 축소된다. 한편으로, DRAM의 디바이스 동작에 필요한 용량을 확보하지 않으면 안된다. 이 양자를 충족시키기 위해서, 실린더 구멍의 깊이는 점점 깊어져서 그 미세가공 기술면에서의 대응이 어렵게 되어 오고 있다.
캐패시터 구조의 애스펙트비를 억제하는 노력도 되고 있지만, 미세한 실린더 구조나 그 구멍을 정밀도 좋게 가공해서 형성하는 것은 그것 자체가 용이하지 않다. 통상, 이 가공은 웨트 에칭에 의해 행해지고 있다. 다시 말해, 에칭액에 의해 나노미터∼서브마이크로미터 사이즈이고 깊이가 있는 실린더 벽을 갖는 통상 구조를 반도체 기판에 잔류하도록 그 내외의 부재를 제거하지 않으면 안된다. 특히 실린더 구멍 내 또는 실린더 구조 간의 부재의 제거는 포위된 공간으로부터 재료를 도려내도록 제거하지 않으면 안되어서 웨트 에칭에 의해 행하는 가공으로서 곤란이 따른다.
단결정 실리콘에 대한 에칭액으로서 알칼리 화합물을 주성분으로 하는 것을 제안한 예는 있다(특허문헌 1, 2등 참조). 그러나, 다결정 실리콘막 또는 어모퍼스 실리콘막의 제거성에 관한 연구예는 그다지 없어서 새로운 연구 개발이 기대되었다.
특히 최근 반도체 디바이스의 구조에 관한 한층 효율화의 요청을 받아서 에칭에 대해서도 고속화가 빠뜨릴 수 없는 과제로 되어 있다. 알칼리성을 높이고, KOH 등의 알칼리 금속 수산화물의 용액을 사용하는 것이 고려된다. 이것에 의해 고속 에칭은 달성되지만, 알칼리 금속은 반도체 소자의 성능을 열화시킬 염려가 있어서, 가능하면 그 제조 재료로서의 사용을 회피하고 싶다. 상기한 바와 같이 미명의 점이 많은 다결정 실리콘 또는 어모퍼스 실리콘의 에칭에 관한 상황을 감안하여, 알칼리 금속을 필수 성분으로서 포함하지 않고, 극력 단순한 구성으로 달성된 고속이고 또한 정확한(결함을 억제한) 에칭을 이용하는 반도체 기판 제품의 제조방법 및 그 에칭방법의 제공을 목적으로 한다.
상기 과제는 이하의 수단에 의해 해결되었다.
[1] 4급 알킬암모늄 수산화물을 7질량% 이상 25질량% 이하 포함하는 수용액을 준비하는 공정과,
다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정과,
반도체 기판에 수용액을 80℃ 이상으로 가열해서 적용하여 실리콘막의 적어도 일부를 에칭하는 공정을 갖는 반도체 기판 제품의 제조방법.
[2] [1]에 있어서, 수용액의 온도를 90℃ 이상으로 하는 반도체 기판 제품의 제조방법.
[3] [1] 또는 [2]에 있어서, 반도체 기판은 Ti 화합물을 포함하고, Ti 화합물에 대하여 실리콘막 부분을 선택적으로 에칭하는 반도체 기판 제품의 제조방법.
[4] [1]∼[3] 중 어느 하나에 있어서, 수용액은 4급 알킬암모늄 수산화물을 1종만 포함하는 반도체 기판 제품의 제조방법.
[5] [1]∼[4] 중 어느 하나에 있어서, 산화막의 제거 처리가 실시되어 있지 않은 다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막에 수용액을 적용하는 반도체 기판 제품의 제조방법.
[6] [1]∼[5] 중 어느 하나에 있어서, 실리콘막의 일부 또는 전부를 제거함으로써 캐패시터가 되는 요철형상을 형성하는 반도체 기판 제품의 제조방법.
[7] [1]∼[6] 중 어느 하나에 있어서, 실리콘막에 대한 수용액의 적용을 불활성 분위기 하에서 행하는 반도체 기판 제품의 제조방법.
[8] [6] 또는 [7]에 있어서, 요철형상으로서 애스펙트비(깊이/개구폭) 15∼100의 실린더 구조를 형성하는 반도체 기판 제품의 제조방법.
[9] [1]∼[8] 중 어느 하나에 있어서, 4급 알킬암모늄 수산화물은 메틸기 또는 에틸기를 3개 이상 포함하는 화합물인 반도체 기판 제품의 제조방법.
[10] [1]∼[9] 중 어느 하나에 있어서, 금속 은폐제를 0.0001∼0.1질량% 함유하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[11] [1]∼[10] 중 어느 하나에 있어서, 초순수에 의한 반도체 기판의 세정 공정, 실리콘 산화막의 제거 공정, 재차 초순수에 의한 반도체 기판의 수세정 공정 후 상기 에칭을 실시하는 반도체 기판 제품의 제조방법.
[12] [11]에 있어서, 실리콘 산화막 제거 공정 후 가온한 초순수로 수세정하는 반도체 기판 제품의 제조방법.
[13] [11] 또는 [12]에 있어서, 재차 초순수에 의한 세정 공정 후 웨이퍼를 프리히팅하고, 이어서 에칭을 실시하는 반도체 기판 제품의 제조방법.
[14] [11]∼[13] 중 어느 하나에 있어서, 세정 공정에 질소 치환한 초순수를 사용하는 반도체 기판 제품의 제조방법.
[15] [1]∼[14] 중 어느 하나에 있어서, 수용액의 실리콘막으로의 적용을 하기 A 및 B 중 어느 하나의 프로세스에 의해 행하는 반도체 기판 제품의 제조방법.
[A: 가열 탱크 내 및/또는 인라인에서 특정 온도의 수용액을 토출해서 용액을 실리콘막에 접촉시킨다.]
[B: 욕조 내의 수용액을 특정 온도로 하고, 실리콘막을 수용액에 침지시켜서 접촉시킨다.]
[16] [15]에 있어서, A 프로세스에 있어서 반도체 기판의 회전수 1000rpm 이상으로 에칭하는 반도체 기판 제품의 제조방법.
[17] [16]에 있어서, A 프로세스에 있어서 약액 노즐을 20왕복/분 이상 반도체 기판의 중심으로부터 2cm 이상 평행 이동시키면서 에칭하는 반도체 기판 제품의 제조방법.
[18] [1]∼[17] 중 어느 하나에 있어서, 수용액의 온도를 탱크 온도 또는 웨이퍼 표면 온도에 의해 관리하는 반도체 기판 제품의 제조방법.
[19] [1]∼[18] 중 어느 하나에 있어서, 수용액에 있어서의 4급 알킬암모늄 수산화물의 농도를 18질량% 이하로 하는 반도체 기판 제품의 제조방법.
[20] [1]∼[19] 중 어느 하나에 있어서, 실리콘막의 에칭 레이트(ERs)와 티타늄 화합물의 에칭 레이트(ERe)의 비율(ERs/ERe)을 100 이상으로 하는 반도체 기판 제품의 제조방법.
[21] [1]∼[20] 중 어느 하나에 있어서, 반도체 기판을 준비하는 공정에 있어서 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 반도체 기판에 요철을 형성해 두고, 그 후
요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
도전막 상에 매설막을 부여해서 오목부를 매설막으로 충전하는 공정과,
상면에 부여된 도전막 부분 및 매설막의 일부를 제거하여 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서
실리콘막의 에칭 공정에 있어서, 반도체 기판에 수용액을 부여하여 오목부 벽면의 도전막은 남기면서 노출된 실리콘막과 매설막을 제거하는 반도체 기판 제품의 제조방법.
[22] 4급 알킬암모늄 수산화물을 7질량% 이상 25질량% 이하 포함하는 수용액을 준비하는 공정과, 수용액을 온도 80℃ 이상으로 가열하여 다결정 실리콘막 또는 어모퍼스 실리콘막에 적용해서 막의 적어도 일부를 제거하는 공정을 포함하는 에칭방법.
[23] [1]∼[22] 중 어느 하나에 있어서, 상기 수용액은 실질적으로 히드록실아민(HA)을 포함하지 않는 방법.
본 발명의 반도체 기판 제품의 제조방법 및 에칭방법에 의하면, 어모퍼스 실리콘 또는 다결정 실리콘막의 에칭을 반도체 소자의 성능 열화가 염려되는 알칼리 금속을 필수 성분으로 포함하는 에칭액에 의하지 않고, 고속이고 또한 정확하게, 또한 필요에 따라 액 라이프를 장기화해서 행할 수 있다. 또한, 상기 고품위를 실현하는 고속 에칭을 극히 단순한 구성으로 달성할 수 있고, 특히 요철형상을 갖는 캐패시터 구조의 형성에 적합하다고 하는 이점을 갖는다.
본 발명의 상기 및 다른 특징 및 이점은 하기의 기재 및 첨부한 도면으로부터 보다 명백해질 것이다.
도 1은 실시예·비교예에서 사용된 에칭액의 특정 성분의 농도에 의한 에칭 속도의 변화를 나타낸 그래프이다.
도 2는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다.
도 3은 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 2의 계속).
도 4는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 3의 계속).
도 5는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 4의 계속).
도 6은 본 발명에 적용되는 캐패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 7은 본 발명에 적용되는 캐패시터 구조의 다른 제작 공정예를 모식적으로 나타내는 단면도이다.
도 8은 도 7에 나타낸 VII-VII선 화살표 단면의 단면도이다.
도 9는 본 발명의 바람직한 실시형태에 의한 제거 장치의 일부를 나타내는 장치 구성도이다.
도 2는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다.
도 3은 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 2의 계속).
도 4는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 3의 계속).
도 5는 본 발명에 적용되는 캐패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 4의 계속).
도 6은 본 발명에 적용되는 캐패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 7은 본 발명에 적용되는 캐패시터 구조의 다른 제작 공정예를 모식적으로 나타내는 단면도이다.
도 8은 도 7에 나타낸 VII-VII선 화살표 단면의 단면도이다.
도 9는 본 발명의 바람직한 실시형태에 의한 제거 장치의 일부를 나타내는 장치 구성도이다.
[캐패시터 구조의 형성]
우선, 본 발명에 의한 에칭액에 대해서 설명하기 전에, 본 발명에 있어서 적합하게 채용할 수 있는 캐패시터 구조의 제조예에 대해서 첨부한 도면에 근거해서 설명한다. 또한, 하기 상세한 설명에서는 본 발명의 에칭방법의 바람직한 적용 대상인 캐패시터 구조의 형성에 대해서 주로 설명하지만, 본 발명이 이것에 한정해서 해석되는 것은 아니다.
(공정 a)
본 실시형태의 제조예에 있어서는, 실리콘 웨이퍼(3) 상에 제 1 성형막(1)과 제 2 성형막(2)이 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개공 시의 에칭 스톱퍼막이며, 제 2 성형막(2)과 이방성 드라이 에칭 프로세스에서 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)로서는, 예를 들면 LP-CVD(Low-Pressure Chemical Vapor Deposition) 프로세스에 의해 형성한 질화막 등을 들 수 있다. 한편, 본 실시형태에 있어서, 제 2 성형막(2)에는 다결정 실리콘 또는 어모퍼스 실리콘의 막이 채용되어 있다. 또한 도시되어 있지 않지만 보호막을 형성해도 좋다.
또한, 실리콘 웨이퍼(3)는 대폭으로 간략화해서 단층의 것으로서 나타내고 있지만, 통상은 여기에 소정의 회로 구조가 형성되어 있다. 예를 들면, 분리 절연막, 게이트 산화막, 게이트 전극, 확산층 영역, 폴리실리콘 플러그, 산화 실리콘막, 질화 실리콘막, 비트선, 금속 플러그, 질화막, 플라즈마 산화막, BPSG 막 등을 사용한 것을 들 수 있다(예를 들면, 상기 특허문헌 1 참조). 또한, 도 2∼6에 있어서는 특히 해칭을 부여해서 나타내고 있지는 않지만, 각 부재의 단면을 나타내고 있다.
(공정 b)
다음에, 포트리소그래피 공정을 사용해서 포토레지스트(4)를 패터닝한 후, 이방성 드라이 에칭에 의해 개공한다(오목부(Ka)). 이때의 포토레지스트(4) 및 드라이 에칭의 방법에 대해서는 이 종류의 제품에 적용되는 통상의 물(物) 또는 방법을 적용하면 좋다.
(공정 c), (공정 d)
또한, 개공 후에 오목부(Ka)의 벽면(Wa)과 성형막(실리콘막)(2)의 상면(Wb)을 따라서 TiN으로 이루어지는 도전막(5) 및 도전막(5)을 보호하기 위한 매설막(6) (예를 들면, 다결정 실리콘 또는 어모퍼스 실리콘의 막)을 순차 성막한다. 이때 중간적으로(도전막(5) 형성 후에) 형성되는 오목부를 Kb로서 나타내고 있다.
(공정 e), (공정 f)
매설막(6)의 성막 후에는 CMP(Chemical Mechanical Polishing)에 의해 웨이퍼 표면의 매설막(6) 및 도전막(5)(도 3, 3)의 일부를 제거하여 에치백 라인(E)까지 노출시킨다. 여기에서, 제 2 성형막(2) 및 매설막(6)을 웨트 에칭에 의해 제거한다. 본 발명에 있어서는 이 공정이 중요하고, 후술하는 본 발명에 의한 에칭액이 높은 효과를 발휘한다. 이 공정을 거쳐서 실린더 구멍(Kc)을 갖는 캐패시터의 하부 전극(실린더 벽)(50)(도 4)이 형성된다. 실린더 구멍벽의 깊이(h2)는 특별히 한정되지 않지만, 이 종류의 디바이스의 통상의 구조를 고려하면 500∼2000nm인 것이 실제적이다. 또한, 본 발명의 에칭액은 상기한 바와 같이 에치백 등에 의해 평활하게 한 면에 적용하는 것이 바람직하고, 그것으로부터 매설막을 제거하여 트렌치 구조를 형성하는 것이 바람직하다.
(공정 g)
상기한 바와 같이 해서 형성한 캐패시터의 하부 전극(50) 형성 후에, 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차 행함으로써 캐패시터 구조(10)를 형성할 수 있다. 또한, 본 명세서에 있어서 캐패시터 구조란 캐패시터 그 자체이어도, 캐패시터의 일부를 구성하는 구조부이어도 좋고, 도 5에 나타낸 예에서는 하부 전극(50)과 용량 절연막(9)으로 구성되는 것으로서 캐패시터 구조(10)를 나타내고 있다. 또한, 도시한 것에서는 하부 전극(50)과 웨이퍼(3)를 성형막(1)에 의해 분리된 구성으로서 나타내고 있지만, 필요에 따라 동 도면의 단면 또는 다른 위치에서 양자가 전기적으로 접속된 구성인 것으로서 이해되어도 좋다. 예를 들면, 성형막(1)의 부분에 플러그 구조나 다마신 구조를 형성해서 도통을 확보하는 구조이거나, 하부 전극(50)을 성형막(1)을 관통하는 형태로 형성한 것이거나 해도 좋다. 또한, 용량 절연막(9)은 하부 전극(50)뿐만아니라 그 밖의 기판 표면에 형성되어 있어도 좋다.
도 6은 상기 실시형태의 캐패시터 구조의 변형예를 나타내고 있다. 이 예에서는 하부 전극(실린더 구조)의 저부(81)와 주요부(82)는 다른 재료로 구성되어 있다. 예를 들면, 저부(81)를 Si3N4로 구성하고, 주요부(82)를 TiN으로 구성하는 예를 들 수 있다.
(공정 a'）
도 7은 상기 실시형태의 제조예의 변형예를 나타내고 있다. 실리콘 웨이퍼(3) 상에 제 1 성형막(1)과 제 2 성형막(2)과 제 3 성형막(21)과 제 4 성형막(31)이 순서대로 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개공 시의 에칭 스톱퍼막이며, 제 2 성형막(2)은 이방성 드라이 에칭 프로세스에서 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)로서는, 예를 들면 LP-CVD 프로세스에 의해 형성한 질화막 등을 들 수 있다. 제 2 성형막(2)과 제 3 성형막(21)과 제 4 성형막(31)은 이방성 드라이 에칭에서의 에칭 레이트비가 없고 등방성 에칭에서 에칭 레이트비가 얻어지는 막의 조합이 바람직하고, 또한 캐패시터 형성시에 제 2 성형막(2)과 제 3 성형막(21)과 제 4 성형막(31)을 같은 웨트 에칭액에 의해 한번에 제거할 수 있는 막으로 형성하는 것이 바람직하다.
등방성 에칭에서의 에칭 레이트비는 제 2 성형막(2)과 제 4 성형막(31)이 동등한 에칭 레이트를 갖고, 제 3 성형막(21)은 제 2 성형막(2) 및 제 4 성형막(31)과 비교해서 큰 에칭 레이트를 갖는 막인 것이 바람직하다. 또한 제 2 성형막(2)과 제 4 성형막(31)은 동일한 막을 적용해도 다른 막을 적용해도 좋다. 또한 도시되어 있지 않지만, 보호막을 형성해도 좋다. 또한, 실리콘 웨이퍼(3)는 대폭으로 간략화해서 단층의 것으로서 나타내고 있지만, 상술한 바와 같이 통상은 여기에 소정의 회로 구조가 형성되어 있다. 또한, 도 7에 있어서는 특히 해칭을 부여해서 나타내고 있지 않지만, 각 부재의 단면을 나타내고 있고, 도 8에 있어서는 해칭을 부여해서 평단면도를 나타내고 있다.
(공정 b'）
다음에, 포트리소그래피 공정을 사용해서 포토레지스트(4)를 패터닝한 후 이방성 드라이 에칭에 의해 개공한다(오목부(Ka)). 이 때의 포토레지스트(4) 및 드라이 에칭의 방법에 대해서는 이 종류의 제품에 적용되는 통상의 물 또는 방법을 적용하면 좋다.
개공 후에 등방성 에칭을 행하고, 제 3 성형막(21) 부분에 오목부(Va)를 형성한 후 전극 보호막(7)을 성장시킨다. 전극 보호막(7)은 캐패시터 형성시의 제 2 성형막(2)과 제 3 성형막(21)과 제 4 성형막(31)의 제거에 사용하는 에칭액에 대하여 충분한 에칭 레이트비를 갖는 성형막인 것이 바람직하고, 또한 오목부(Ka)의 전체에 균일하게 성막할 수 있고, 또한 오목부(Ka)의 중복부에 형성한 오목부(7)를 완전히 매설할 수 있는 막인 것이 바람직하다. 예를 들면, ALD(Atomic Layer Deposition)법을 사용한 질화막이나 5산화탄탈(Ta2O5)막 등을 들 수 있다.
전극 보호막(7)의 성장 후 에칭에 의해 전극 보호막(7)을 제거한다. 이 때, 오목부(Va) 내의 전극 보호막(7)은 제거되지 않고 잔존한다.
(공정 c'）
상기 공정(c)∼(g)과 동일하게 하여 실린더 구멍(Kc)을 갖는 캐패시터의 하부 전극(실린더 벽)(50)이 형성된다. 상기 제조예와 동일하게 하여 캐패시터의 하부 전극(50) 형성 후에 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차 행함으로써 캐패시터 구조를 형성할 수 있다. 또한, 본 명세서에 있어서 캐패시터 구조란 캐패시터 그 자체이어도, 캐패시터의 일부를 구성하는 구조부이어도 좋다.
[실리콘 에칭액]
다음에, 상기 공정 e에 있어서 설명한 웨트 에칭에 매우 효과적으로 사용할 수 있는 본 발명에 있어서의 실리콘 에칭액의 바람직한 실시형태에 대해서 설명한다.
본 발명에 있어서의 에칭액은 4급 암모늄 수산화물을 특정 농도로 포함하는 것이 특징이다. 구체적으로는 7질량% 이상 25질량% 이하로 포함하는 것을 필수로 하고, 9질량% 이상인 것이 바람직하다. 이 하한값 이상으로 함으로써 후술하는 고온 에칭에 있어서 매우 효과적인 에칭력을 발휘시킬 수 있다.
상한은 특별히 한정되지 않지만, 이 양이 지나치게 많으면 에칭 효과의 상승이 한계점에 도달되거나 또는 오히려 이것이 저하되기 때문에, 적량으로 제한하는 것이 바람직하다. 구체적으로는 4급 암모늄 수산화물을 18질량% 이하로 하는 것이 바람직하고, 15질량% 이하로 하는 것이 보다 바람직하다.
본 발명에 의한 에칭액은 불활성 가스 등에 의해 이산화탄소의 혼입을 막는 형태에서 조액 및 에칭 처리를 행하는 것이 바람직하다. 이것은 이산화탄소의 혼입에 의해 액 중의 pH가 산성이 되어 에칭이 저하되기 때문에 이것을 방지할 목적이다. 액 중의 CO2 농도는 1ppm(질량 기준) 이하로 억제되어 있는 것이 바람직하고, 0.1ppm 이하로 억제되는 것이 보다 바람직하다. CO2 농도의 하한값은 특별히 없지만, 불가피한 혼입분을 고려하면 0.001ppm 이상인 것이 실제적이다.
·4급 암모늄 수산화물
4급 암모늄 수산화물로서는 테트라알킬암모늄 수산화물이 바람직하다. 구체적으로는, 테트라메틸암모늄 수산화물(TMAH), 테트라에틸암모늄 수산화물(TEAH), 벤질트리메틸암모늄 수산화물, 에틸트리메틸암모늄 수산화물, 2-히드록시에틸트리메틸암모늄 수산화물, 벤질트리에틸암모늄 수산화물, 헥사데실트리메틸암모늄 수산화물, 테트라부틸암모늄 수산화물, 테트라헥실암모늄 수산화물, 테트라프로필암모늄 수산화물 등을 들 수 있다.
메틸기 및/또는 에틸기를 3개 이상 갖는 테트라알킬암모늄 수산화물이 보다 바람직하다. 가장 바람직하게는, 테트라메틸암모늄 수산화물 또는 에틸트리메틸암모늄 수산화물이다.
4급 암모늄 수산화물은 복수의 종류를 조합시켜서 사용해도 좋지만, 1종만을 한정해서 사용하는 것이 바람직하다. 이렇게 1종만의 4급 암모늄 수산화물을 사용함으로써 단순한 구성의 처리액으로 할 수 있고, 또한 샤프한 에칭 효과를 얻을 수 있다. 또한, 처리액의 성분은 단순한 것일수록 바람직하고, 상기한 바와 같이 2종 이상의 4급 암모늄 수산화물을 병용하지 않는 것이나 다른 첨가제를 사용하지 않는 것이 바람직하고, 1종의 4급 암모늄 수산화물과 물의 실질 2원계, 또는 TMAH와 1종의 4급 암모늄 수산화물과 금속 은폐재의 실질 3원계가 바람직하다.
본 발명에 의한 에칭액은 본 발명의 효과를 손상시키지 않는 범위에서 기타 성분을 함유하고 있어도 좋다. 예를 들면, 1ppm 정도의 불가피 불순물(유기염, 무기염 등)을 포함하는 것을 막을 수 없다. 단, 참고예에서 나타내는 바와 같이 약액으로서의 활성은 있다고 하여도 그 수명이 짧아지는 성분은 포함되지 않는 것이 바람직하다. 구체적으로는, 히드록실아민의 함유량은 있다고 하여도 1ppm 이하로 억제되어 있는 것이 바람직하고, 전혀 포함되지 않는 것이 보다 바람직하다.
[사용 방법]
본 발명에 있어서는 4급 암모늄 수산화물의 용액(약액)을 80℃ 이상으로 가열해서 다결정 실리콘막 또는 어모퍼스 실리콘막(이하, 단지 「실리콘막」이라고 하는 경우가 있음)에 적용한다. 상기 적용 온도는 82℃ 이상인 것이 바람직하고, 85℃ 이상인 것이 보다 바람직하고, 90℃ 이상인 것이 특히 바람직하다. 이 온도를 높임으로써 에칭 속도를 향상시킬 수 있다. 상한은 특별히 없지만, 물을 포함하는 약액인 것을 고려하여 그 비점 이하인 것이 바람직하고, 99℃ 이하인 것이 보다 바람직하고, 95℃ 이하인 것이 특히 바람직하다. 또한, 이 온도는 특별히 거절하지 않는 한, 에칭액을 적용할 때의 공급 탱크의 온도를 가리킨다. 또한, 탱크 내의 에칭액의 온도는 특별히 거절하지 않는 한, 후술하는 실시예에서 측정한 조건에 의한 것으로 한다.
본 발명에 있어서는, 매엽식 장치를 사용할 경우, 약액의 가열 탱크 내 및/또는 인라인에서의 가열 온도를 상기 특정 온도로 하고, 이것을 토출해서 실리콘막에 접촉시키는 것이 바람직하다. 또한, 배치식 욕조를 사용할 경우, 에칭의 욕조 온도를 상기 특정 온도로 하고, 거기에 실리콘막을 침지시켜서 에칭 처리하는 것이 바람직하다.
어느 경우에도, 어모퍼스 실리콘막의 에칭에 있어서는 불산 수용액 등에 의한 산화막을 제거하는 전처리를 생략하는 것이 바람직하고, 탱크 내 및/또는 인라인에서의 약액의 온도 또는 에칭의 욕조 온도를 82℃ 이상으로 하는 것이 바람직하다.
매엽식 세정 장치의 경우, 웨이퍼 상의 온도는 높으면 높일수록 에칭 속도는 빨라져서 바람직하지만, 70℃ 이상인 것이 바람직하고, 75℃ 이상인 것이 보다 바람직하다. 특히 바람직하게는 80℃ 이상이다. 보다 고온에서의 처리를 고려할 때에는 웨이퍼 상의 온도를 더욱 높은 온도 범위로 하는 것이 바람직하다. 즉, 웨이퍼 상의 온도를 80℃ 이상으로 하는 것이 바람직하고, 82℃ 이상으로 하는 것이 보다 바람직하고, 85℃ 이상으로 하는 것이 특히 바람직하다. 상한은 특별히 없지만, 9℃ 이하인 것이 바람직하고, 95℃ 이하인 것이 특히 바람직하다. 상기 온도 범위로 하기 위해서, 에칭 실내를 가온하거나 웨이퍼를 가열하거나 해도 좋다. 또한, 웨이퍼 상의 온도는 특별히 거절하지 않는 한, 후술하는 실시예에서 측정한 조건에 의한 것으로 한다.
본 발명은 에칭 욕조에 약액을 넣고 웨이퍼를 침지하는 배치 방식보다 매엽식 세정 장치로 1매씩 처리하는 방법에 보다 적합하다.
도 9는 본 발명에 적합하게 사용될 수 있는 매엽식 장치의 예를 나타낸 장치 구성도이다. 본 실시형태의 제거 처리에 대해서 동 도면을 사용해서 설명하면, 조제된 에칭액(액 조성물)이 공급부(A)로부터 공급되고, 그 후 유로(fc)를 통해서 토출구(13)로 이행하도록 되어 있다. 그 후, 제거제는 토출구(13)로부터 분사되어 반응 용기(11) 내의 반도체 기판(S)의 표면에 적용된다. 유로(fd)는 약액을 재이용하기 위한 반환 경로를 나타내고 있다. 본 실시형태에 있어서 반도체 기판(S)은 회전 테이블(12) 상에 있고, 회전 구동부(M)에 의해 회전 테이블과 함께 회전되고 있다.
[공급계와 가열]
본 발명에 있어서, 가열한 약액 공급라인 형식은 특별히 한정되지 않지만, 바람직한 예를 이하에 기재한다.
약액의 공급라인의 예
1) a) 약액 보관 탱크 → b) 가열 탱크 → c) 인라인 가열 → d) 웨이퍼에 토출 → a）또는 b)로
2) a) 약액 탱크 → b) 가열 탱크 → d) 웨이퍼에 토출 → a）또는 b)로
3) a) 약액 탱크 → c) 인라인 가열 → d) 웨이퍼에 토출 → a)로
4) a) 약액 탱크 → b) 가열 탱크 → e) 에칭 욕조(순환 가열)
5) a) 약액 탱크 → e) 에칭 욕조(순환 가열)
6) b) 가열 탱크 → d) 웨이퍼에 토출 → b)로
7) b) 가열 탱크 → c) 인라인 가열 → d) 웨이퍼에 토출 → b)로
8) b) 가열 탱크 → e) 에칭 욕조(순환 가열) 등의 사용 방법이 있다.
본 발명의 방법에서 사용한 약액은 순환해서 재사용할 수 있다. 바람직하게는, 1회용(재사용 없음)이 아니고 순환해서 재사용하는 방법이다. 순환은 가열후 1시간 이상 가능하고, 반복 에칭이 가능하다. 순환 재가열의 상한 시간은 특별히 없지만, 에칭 속도가 열화되기 때문에 1주간 이내에서의 교환이 바람직하다. 3일 이내가 보다 바람직하고, 1일마다 새로운 액으로 갈아 넣는 것이 특히 바람직하다. 또한, 알칼리성 약액은 이산화탄소를 흡수하는 성질이 있기 때문에, 가능한 한 밀폐된 계에서 사용하거나, 질소 플로우하면서 사용하는 것이 바람직하다. 질소 플로우가 보다 바람직하다. 또한, 상기 라인 형식의 에칭에 있어서 상기 약액의 가열 온도의 측정 위치는 적당한 라인 구성이나 웨이퍼와의 관계에 의해 결정하면 좋지만, 전형적으로는 상기 탱크 온도에 의해 관리하면 좋다. 성능적으로 보다 엄격한 조건이 요구될 경우 등, 측정 및 관리가 가능하면, 웨이퍼 표면 온도에 의해 정의해도 좋다.
이하에, 본 발명의 바람직한 변형예에 대해서 설명한다.
본 발명의 제조방법에 있어서는, 초순수에 의한 반도체 기판의 세정 공정, 실리콘 산화막의 제거 공정, 재차 초순수에 의한 반도체 기판의 수세정 공정 후, 상기 에칭을 실시하는 것이 바람직하다. 이것에 의해, 디펙트(잔사 잔존, 결함, 파티클 등)의 저감이라고 하는 효과를 기대할 수 있다. 또한, 실리콘 산화막 제거 공정 후, 가온한(예를 들면, 50∼80℃) 초순수로 수세정하는 것도 같은 관점에서 바람직하다. 또한 같은 관점에서, 상기 재차 초순수에 의한 세정 공정 후 웨이퍼를 프리히팅(예를 들면, 웨이퍼 표면 온도로 50∼80℃)하고, 이어서 상기 에칭을 실시하는 것도 바람직하다. 상기 초순수는 질소 치환한 초순수가 바람직하다.
본 발명에 있어서, 에칭은 상술 한 바와 같이 하기 A 및 B 중 어느 하나의 프로세스에 의해 행하는 것이 바람직하다.
[A: 가열 탱크 내 및/또는 인라인에서 상기 특정 온도의 수용액을 토출해서 상기 용액을 상기 실리콘막에 접촉시킨다.]
[B: 욕조 내의 상기 수용액을 상기 특정 온도로 하고, 상기 실리콘막을 상기 수용액에 침지시켜서 접촉시킨다.]
상기 A 프로세스에 있어서는 반도체 기판의 회전수 1000rpm 이상으로 에칭하는 것이 바람직하다. 또한 A 프로세스에 있어서 약액 노즐을 20왕복/분 이상, 반도체 기판의 중심으로부터 2cm 이상 평행 이동시키면서 에칭하는 것도 바람직하다. 이렇게 함으로써, 면내 균일성의 향상이라고 하는 효과를 기대할 수 있다.
[첨가제]
본 발명에서 사용하는 약액은 4급 암모늄 수산화물 이외의 첨가제를 첨가해도 상관없다. 예를 들면, 금속 은폐제, 에칭 촉진제, 실리콘 이외의 부재의 에칭 억제제 등을 들 수 있다. 그 중에서도 금속 은폐제를 첨가하는 것이 바람직하다.
첨가하는 금속 은폐제로서는 특별히 제한은 없지만, 컴플렉산류가 바람직하다. 아미노폴리카르복실산류가 보다 바람직하고, EDTA(에틸렌디아민 4아세트산), DTPA(디에틸렌트리아민 5아세트산), CyDTA(시클로헥산디아민 4아세트산)이 더욱 바람직하다.
첨가량은 0.00001∼1질량% 함유시키는 것이 바람직하고, 0.0001∼0.1질량% 함유하는 것이 보다 바람직하다.
본 발명을 적용함으로써 전극 등의 부재를 손상시키지 않고, 상술한 바와 같은 요철형상이 있는 캐패시터 구조의 형성에 의한 다결정 실리콘막 또는 어모퍼스 실리콘막의 제거를 정확하게 행하는 것을 가능하게 했다.
일반적으로 온도가 높아질수록 용해도는 증가하는 경향이 있지만, 용해도의 서열은 용해 속도의 서열과는 반드시 일치하지 않는다. 용해도의 증가 방법은 소재에 따라 다양하고, 염(염화나트륨) 등은 약간 용해도가 증가하는 정도이지만, 명반(황산 알루미늄칼륨) 등은 온도에 따라 급격하게 용해도가 증가한다. 본 발명에서 사용되는 다결정 실리콘과 어모퍼스 실리콘의 용해도는 실질적으로 같고, 온도 상승에 맞춰서 급격하게 용해도가 증가한다. 그러나, 그들 2개의 용해 속도에는 차이가 있고, 알칼리 용액 중에서는 다결정 실리콘쪽이 일반적으로 용해 속도가 빠르다. 그러나, 본 발명의 방법에서는 그 차이에 관계없이 공정상 구별없이 실리콘막의 제거를 정확하게 행하는 것이 가능해서 본 발명의 이점 중 1개가 된다.
또한, 본 명세서에 있어서, 특정한 제제를 포함하는 액 또는 조합한 액이란, 상기 제제를 함유하는 액 조성물을 의미하는 것 이외에, 사용 전에 각각의 제제 내지 그것을 함유하는 액을 혼합해서 사용하는 키트로서의 의미를 포함하는 것이다.
(pH)
본 발명의 실리콘 에칭액은 알칼리성이며, pH11 이상으로 조정되어 있는 것이 바람직하다. 이 조정은 상기 알칼리 화합물과 기타 첨가물의 양을 조정함으로써 행할 수 있다. 단, 본 발명의 효과를 손상하지 않는 한에 있어서, 다른 pH 조정제를 사용해서 상기 범위의 pH로 해도 좋다. 실리콘 에칭액의 pH는 12 이상인 것이 바람직하고, 13 이상인 것이 보다 바람직하다. 이 pH가 상기 하한값 이상임으로써 충분한 에칭 속도를 얻을 수 있다. 상기 pH에 특별히 상한은 없지만, 14 이하인 것이 실제적이다. 또한, 본 발명에 있어서 pH는 특별히 거절하지 않는 한 실온(25℃)에 있어서 HORIBA사 제품의 F-51(상품명)로 측정한 값이다.
(수성 매체)
본 실시형태의 에칭액은 수성 매체를 매체로 하는 수계의 액 조성물(수용액)인 것이 바람직하다. 수성 매체란 물 및 물에 가용인 용질을 용해한 수용액을 말한다. 용질로서는, 예를 들면 알콜이나 무기 화합물의 염을 들 수 있다. 단, 용질을 적용할 경우에서도 그 양은 소망의 효과가 발휘되는 범위로 억제되어 있는 것이 바람직하다. 또한, 상기 수계의 조성물 또는 수용액이란 물이 주된 매체가 되어 있는 것을 말하고, 고형분 이외의 매체의 과반이 물인 것이 바람직하고, 80질량% 이상이 보다 바람직하고, 85질량% 이상인 것이 특히 바람직하다.
또한, 본 실시형태의 에칭액은 반도체 용도인 것을 근거로 하여, 각종의 불순물이 가능한 한 저감되어 있는 것이 바람직하다. 저감되어 있는 것이 바람직한 불순물로서는 메탈분, 각종 파티클 등이다.
(용기)
본 발명의 에칭액은 대부식성 등이 문제가 되지 않는 한, 임의의 용기에 충전해서 보관, 운반, 그리고 사용할 수 있다. 또한, 반도체 용도용으로 용기의 클린도가 높고 불순물의 용출이 적은 것이 바람직하다. 사용가능한 용기로서는 AICELLO CHEMICAL CO., LTD. 제품의 「CLEAN BOTTLE」시리즈, KODAMA PLASTICS Co., Ltd. 제품의 「PURE BOTTLE」 등을 들 수 있지만, 이들에 한정되는 것은 아니다.
(실리콘 기판 표면 처리)
본 실시형태에 있어서는 특히 어모퍼스 실리콘막에 대해서 실리콘 기판 표면에 자연히 형성되는 산화막 제거 처리를 조합시키지 않고 적용하는 것이 바람직하다. 이것에 의해, 상기 에칭액을 적용하기 전에 적용해 둘 필요가 없어서 그 만큼 시간 단축으로 연결된다. 표면처리의 방법은 형성되는 산화막을 제거할 수 있는 한 한정되지 않지만, 예를 들면 불소원자를 함유하는 산성 수용액으로 처리하는 것을 들 수 있다. 불소원자를 함유하는 산성 수용액으로서 바람직하게는 불화수소산이고, 불화수소산의 함유량은 본 실시형태의 액의 전체 질량에 대하여 약 0.1∼약 5질량%인 것이 바람직하고, 0.5∼1.5질량%인 것이 보다 바람직하다.
또한, 본 명세서에 있어서, 반도체 기판이란 웨이퍼뿐만 아니라 거기에 회로 구조가 실시된 기판 구조체 전체를 포함하는 의미로 사용한다. 반도체 기판 부재란 상기에서 정의되는 반도체 기판을 구성하는 부재를 가리키고, 1개의 재료로 이루어져 있어도 복수의 재료로 이루어져 있어도 좋다. 또한, 가공 완료된 반도체 기판을 반도체 기판 제품으로서 구별해서 부르는 경우가 있고, 필요에 따라서는 더욱 구별해서 이것에 가공을 가해 다이싱해서 인출한 칩 및 그 가공 제품을 반도체 소자라고 한다. 다시 말해, 광의로는 반도체 소자는 반도체 기판 제품에 속하는 것이다.
(피가공물)
본 실시형태의 에칭액을 적용함으로써 에칭되는 재료는 어느 것이라도 좋지만, 일반적인 캐패시터의 제조에 사용되는 기판 재료로서 다결정 실리콘 또는 어모퍼스 실리콘을 들 수 있다. 한편, 캐패시터 구조의 중핵을 이루는 전극 재료로서는 질화 티타늄(TiN) 등의 Ti 화합물을 들 수 있다(단, 본 발명은 전극 재료에 한하지 않고 TiN을 포함하는 기판 구성 부재의 일부를 남기는 에칭 형태로서도 좋다.). 다시 말해, 본 실시형태의 에칭액은 상기 기판 재료의 에칭 레이트(ERs)와 전극 재료 등의 구성 부재의 에칭 레이트(ERe)의 비율(ERs/ERe)이 큰 것이 바람직하다. 구체적인 비율의 값은 재료의 종류나 구조에도 의하므로 특별히 한정되지 않지만, ERs/ERe가 100 이상인 것이 바람직하고, 200 이상인 것이 바람직하다. 이 상한은 특별히 없지만, 10,000 이하인 것이 실제적이다.
본 명세서에 있어서는 실리콘 기판을 에칭하도록 에칭액을 사용하는 것을 「적용」이라고 칭하지만, 그 실시형태는 특별히 한정되지 않는다. 예를 들면, 배치식의 것에 의해 침지해서 에칭해도, 매엽식의 것에 의해 토출에 의해 에칭해도 좋다. 또한, Ti 화합물이란 Ti 그 자체 및 이것을 포함하는 화합물을 포함하는 의미이다. TiN 이외에, Ti, 또한 Ti, N, C의 복합 화합물 등을 들 수 있다. 그 중에서도 TiN이 바람직하다.
가공되는 캐패시터 구조의 형상이나 치수는 특별히 한정되지 않지만, 상술한 바와 같은 실린더 구조를 갖는 것으로서 말하면, 그 실린더 구멍의 애스펙트비가 5 이상일 경우에 특히 본 실시형태의 에칭액의 높은 효과를 살릴 수 있어서 바람직하다. 같은 관점에서 애스펙트비가 10 이상인 것이 바람직하고, 15 이상인 것이 더욱 바람직하고, 20 이상인 것이 보다 바람직하다. 상한은 특별히 없지만, 애스펙트비 100 이하인 것이 실제적이다. 실린더 구멍의 개구 지름(dc)은 특별히 한정되지 않지만, 본 실시형태에 있어서 효과가 발휘되고 최근의 캐패시터 구조의 미세화를 고려하면, 20∼80nm인 것이 바람직하다. 또한, 본 명세서에 있어서 트렌치 또는 그 구조란 실린더 구조를 포함하는 개념이며, 특정 단면에 있어서 오목형상의 형태를 보이는 구조이면 특별히 한정되지 않고, 홈형상의 형상뿐만 아니라 구멍형상의 형상, 반대로 침형상의 구조부가 다수 돌출된 그 주위 등이어도 좋다. 도 4를 예로 말하면, 오목형상부(Kd)가 침형상의 구조부가 다수 돌출된 그 주위로 이루어지는 트렌치 구조에 해당하고, 실린더 구멍(Kc)이 구멍형상인 트렌치 구조에 해당한다. 애스펙트비는 실린더 구멍(Kc)에 대해서는 그 오목형상부의 폭(dc)으로 깊이(h2)를 나눈 값이다. 침형상의 구조부가 다수 돌출된 그 주위를 이루는 오목형상부(Kd)의 애스펙트비는, 예를 들면 오목형상부의 폭(dd)으로 깊이(h1)를 나눈 값이다.
또한 여기에서 강조해 두어야 할 것은, 본 발명에 의하면 웨이퍼의 단부와 중앙부에서 캐패시터 구조의 균일한 에칭성이 실현되는 것이다. 이것을 에칭 속도로 말하면, 단부의 에칭 속도(Re)와 중앙부의 에칭 속도(Rc)의 비율(Rc/Re)이 0.7∼1.5인 것이 바람직하고, 0.85∼1.15인 것이 보다 바람직하다. 이것에 의해 최근 요구되는 캐패시터 제조의 높은 제조 품질과 높은 제조 효율의 양립의 실현에 이바지되기 때문에 바람직하다.
또한, 상기 관점에서 본 발명에 있어서는 TiN을 포함해서 이루어지는 캐패시터 구성 부재를 적어도 상기 요철 구조의 벽면에 남기면서, 상기 다결정 실리콘막 또는 어모퍼스 실리콘막에 대해서 에칭을 행하는 것이 바람직하다. 이 구성 부재는 TiN 이외에, HfOx, SiN, SiO2 등을 포함하고 있어도 좋다. 또한, TiN은 전형적으로는 전극막을 이루고 있다. 또한, 상기 다결정 실리콘막 또는 어모퍼스 실리콘막을 갖는 실질적으로 평평한 면을 가지는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용하여 상기 다결정 실리콘막 또는 어모퍼스 실리콘막을 제거하고, 그 제거된 부분을 오목부로 하고 기판 내에 남겨진 볼록부를 캐패시터로 하는 것이 바람직하다. 이때, 상기 오목부의 벽면에는 TiN막이 잔존하여 있는 것이 바람직하다. 다시 말해, 본 발명의 바람직한 실시형태의 에칭액에 의하면, 필요에 따라서 실린더 구조를 가지는 전극으로 구성된 캐패시터 구조에도 대응할 수 있고, 실린더 구멍 내부 등(실린더 구조가 밀집한 부분의 구멍 밖도 포함한다)의 다결정 실리콘막 또는 어모퍼스 실리콘막을 선택적으로 제거할 수 있다.
본 발명에 있어서 바람직한 반도체 기판 제품의 제조방법에 관련되는 공정 요건을 이하에 기재해 둔다.
(1) 다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정, 및 상기 반도체 기판에 특정 에칭액을 적용하여 상기 실리콘막의 적어도 일부를 에칭하는 공정을 갖는다.
(2) 상기 반도체 기판을 준비하는 공정에 있어서, 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후
상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,
상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거하여 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서
상기 실리콘막의 에칭 공정에 있어서, 상기 반도체 기판에 상기 에칭액을 부여하여, 상기 오목부 벽면의 도전막은 남기면서 상기 노출된 실리콘막과 상기 매설막을 제거한다.
(3) 반도체 기판으로서 실질적으로 평평한 면을 가지는 것을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용하여 상기 실리콘막과 상기 매설막을 제거하고, 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 상기 도전막을 포함하는 볼록부를 캐패시터의 전극으로 한다.
실시예
<실시예 1, 비교예 1> 다결정 실리콘
이하의 표 1에 나타내는 성분 및 하기 처방에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 조액했다. 또한, 시험 No. 101∼111의 에칭액은 모두 pH 13 이상이었다. 첨부한 도 1은 약액 농도와 에칭 속도의 관계를 나타낸 것이지만, 4급 암모늄 수산화물(테트라메틸암모늄 수산화물)의 농도가 7% 이상에서 에칭 속도가 거의 포화되는 것을 알 수 있다. 또한, 7% 보다 적은 첨가량에서는 약간의 농도 차이가 큰 에칭 속도의 변화로 되기 때문에 바람직하지 않다. 한편, TMAH의 농도가 지나치게 높으면 에칭 속도가 저하하는 것이 확인되었다. 이 원인은 수용액 중의 이온 강도가 높음으로써, 웨이퍼 표면 상으로부터의 실리콘 수산화물의 용해 속도가 저하한 것에 의한 것이라고 추측할 수 있다.
<에칭 시험>
시험 웨이퍼: 단결정 <100> 실리콘 상에 제막된 1000nm의 막두께의 다결정 실리콘의 웨이퍼를 준비했다. 이것에 대하여, 매엽식 장치(SPS-Europe B. V. 제품, POLOS(상품명)))로 0.5%의 불화수소산액(23℃, 2L/분, 500rpm, 1분간)으로 전처리를 행하고, 순수(23℃, 2L/분, 500rpm, 30초간)로 충분히 세정했다. 2000rpm으로 30초간 회전하여, 물을 완전히 제거한 후, 하기의 조건에서 에칭을 행하고, 평가 시험을 실시했다. 또한, 웨이퍼에는 직경 300mm의 것을 사용하고, 그 평균 에칭 속도(Ave)를 엘립소메트리(분광 엘립소미터를 사용한 막두께 측정 방법)에 의해 평가했다. 측정은 웨이퍼의 중앙에서 끝부까지 균등하게 5점을 설정하고, 이 5점의 결과로 평가했다.
다음에, 같은 약액으로 5매 웨이퍼를 에칭 처리한 후, 회수한 액을 탱크에 다시 넣고, 재차 에칭 시험을 행했다. 광학 현미경으로 그 웨이퍼 표면의 디펙트 수를 카운팅했다. 1cm×1cm 사방의 면적에 존재한 디펙트수(잔사물이 남은 부분의 수)를 표에 기재했다.
매엽식 에칭 장치의 구성은 도 9에 기재한 형태로 했다.
(처리 온도의 측정 방법)
·탱크 내의 에칭액의 온도
탱크 내의 액온을 계측하는 방법으로서는 열전대 센서의 표면을 테플론(등록상표) 코팅한 디지털 온도계를 사용할 수 있다. 본 실험에서는 TOHO ELECTRONICS INC. 제품의 TE-PT-PFA-1.0×1.6을 사용했다. 테플론(등록상표) 코팅된 온도계는 응답성이 나쁘기 때문에, 정확한 계측에는 온도가 일정해진 후 5분 이상 지나고나서 읽어내는 것이 바람직하다.
·웨이퍼 상의 온도
HORIBA, Ltd. 제품의 방사 온도계 IT-550F (상품명)을 상기 매엽식 장치 내의 웨이퍼 상 30cm의 높이에 고정했다. 웨이퍼 중심으로부터 2cm 외측의 웨이퍼 표면 상에 온도계를 향하여 약액을 흘려보내면서 온도를 계측했다. 온도는 방사 온도계로부터 디지털 출력하고, 퍼스널 컴퓨터로 연속적으로 기록했다. 이 중 온도가 안정한 10초간의 온도를 평균한 값을 웨이퍼 상의 온도로 했다.
·약액 온도: 표 1에 기재
·토출량: 2L/min．
·웨이퍼 회전수 1000rpm
시험 No. 1＊＊ 실시예
시험 No.ｃ＊＊ 비교예
TMAH: 테트라메틸암모늄 수산화물
ETMAH: 에틸트리메틸암모늄 수산화물
TEAH: 테트라에틸암모늄 수산화물
Rsi: 실리콘 에칭 속도
T(tank): 탱크 내의 에칭액 온도
T(wafer): 웨이퍼의 표면 온도
상기 표에 나타낸 바와 같이, 본 발명의 실리콘 에칭방법에 의하면 다결정 실리콘에 대하여 충분한 에칭 속도를 실현했다. 게다가, 웨이퍼 면내에서 불균일이 없는 에칭 처리가 가능했다. 또한, 본 발명의 실리콘 에칭액은 소자의 전극 재료 등의 구성 부재인 TiN에의 각 막으로의 데미지가 매우 작은 것을 확인했다.
한편, 비교예의 것에서는 에칭 속도가 낮았다. 최근, 후막의 단시간(1분∼2분) 처리가 기대되어 오고 있지만, 그 처리에 적합하지 않았다.
<실시예 2, 비교예 2> 어모퍼스 실리콘
실시예 1의 다결정 실리콘을 어모퍼스 실리콘으로 변경하는 것 이외에는 전부 동일하게 해서 평가했다.
상기 표에 나타낸 바와 같이, 본 발명의 실리콘 에칭방법에 의하면 에칭 속도가 느린 어모퍼스 실리콘에 대해서도 충분한 에칭 속도를 실현했다.
<실시예 3, 비교예 3> 어모퍼스 실리콘, 전처리 없음
실시예 2의 불화수소산 전처리를 없앤 것 이외에는 전부 동일하게 해서 평가했다.
상기 표에 나타낸 바와 같이, 본 발명의 실리콘 에칭방법에 의하면 산화막을 제거하는 전처리를 생략해도 어모퍼스 실리콘에 대해서도 빠른 에칭 속도를 실현했다. 이 속도가 되면, 전처리를 실시해서 에칭 처리한 합계 시간보다 짧은 합계 시간으로 처리하는 것이 가능하다.
<실시예 4, 비교예 4> 금속 이온 + 금속 은폐제
실시예 2의 각 액을 테플론(등록상표)제 욕조에 넣고, Ti 이온 0.001질량%(TiCl3을 첨가), Fe 이온 0.001질량%(FeCl3을 첨가)가 되도록 첨가했다. 욕조에 테플론(등록상표)성의 뚜껑을 적재한 후, 액을 순환하면서 90℃에서 1주일간 가열했다. 증발된 수분은 수시로 보충해서 액량을 일정하게 유지했다. 그 액을 사용해서 실시예 2와 동일한 평가를 행했다. 또한, 광학현미경 관찰에 의해 웨이퍼 1cm×1cm 사방 내에 있는 디펙트수를 평가했다. 또한, 디펙트는 웨이퍼 표면 상에 생기는 결함을 의미하고, 구체적으로는 잔사물, 스크래치, 부식, 파티클 등을 들 수 있다.
A: 거의 변화 없음(1배∼2배 미만)
B: 약간 증가(2 이상∼10배 미만)
C: 명백히 증가(10배 이상)
상기 표에 나타낸 바와 같이, 금속 은폐제를 첨가하면 금속 이온이 혼입되었을 경우에도 안정하게 성능을 유지하는 것이 가능했다. 게다가, 디펙트를 억제할 수 있었다.
<참고예>
테트라메틸암모늄 수산화물(TMAH) 10질량%와 히드록실아민(HA) 10질량%를 함유하는 약액 s01을 조제했다. 이것을 사용하여 실시예 1의 시험 No. 101과 동일하게 해서 실리콘막의 에칭 시험을 행했다. 그 결과, 실리콘의 에칭 속도(Rsi) 및 디펙트수(잔사물이 남은 부분의 수)에 대해서는 시험 No. 101의 약액과 거의 동등한 성능을 나타내고 있었다. 그렇지만, 이하와 같이 약액 s01은 그 활성의 열화가 현저하여 장기 보존 또는 연속 운전에 적합하지 않은 것을 알 수 있다.
＊ 인덱스 표시 ···조액 직후의 에칭 속도를 100으로 함
본 발명을 그 실시 형태와 함께 설명했지만, 우리들은 특별히 지정하지 않는 한 우리들의 발명을 설명의 어느 세부에 있어서도 한정하고자 하는 것이 아니고, 첨부한 특허청구범위에 나타낸 발명의 정신과 범위에 반하지 않고 폭넓게 해석되어야 한다고 생각한다.
본원은 2011년 12월 27일에 일본에서 특허출원된 특원 2011-286576에 근거하여 우선권을 주장하는 것이며, 이들은 여기에 참조해서 그 내용을 본 명세서의 기재의 일부로서 받아들인다.
1: 제 1 절연막 2: 제 2 절연막
3: 실리콘 웨이퍼 4: 포토레지스트
5: 도전막 6: 매설막
7: 보호 부재 9: 용량 절연막
10: 캐패시터 구조 50: 하부 전극(실린더벽)
3: 실리콘 웨이퍼 4: 포토레지스트
5: 도전막 6: 매설막
7: 보호 부재 9: 용량 절연막
10: 캐패시터 구조 50: 하부 전극(실린더벽)
Claims (22)
- 4급 알킬암모늄 수산화물을 7질량% 이상 15질량% 이하 포함하는 수용액을 준비하는 공정과,
다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정과,
상기 반도체 기판의 온도를 81℃ 이상 94℃ 이하로 하고, 상기 반도체 기판에 상기 수용액을 85℃ 이상 98℃ 이하로 가열해서 적용하여 상기 실리콘막의 일부 또는 전부를 에칭하는 공정을 갖는 반도체 기판 제품의 제조방법으로서,
상기 반도체 기판은 질화 티타늄(TiN) 화합물을 포함하고, 상기 질화 티타늄(TiN) 화합물에 대하여 상기 실리콘막 부분을 선택적으로 에칭하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 4급 알킬암모늄 수산화물을 7질량% 이상 15질량% 이하 포함하는 수용액을 준비하는 공정과,
다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정과,
상기 반도체 기판의 온도를 81℃ 이상 94℃ 이하로 하고, 상기 반도체 기판에 상기 수용액을 85℃ 이상 98℃ 이하로 가열해서 적용하여 상기 실리콘막의 일부 또는 전부를 에칭하는 공정을 갖는 반도체 기판 제품의 제조방법으로서,
상기 반도체 기판은 질화 티타늄(TiN) 화합물을 포함하고, 상기 질화 티타늄(TiN) 화합물에 대하여 상기 실리콘막 부분을 선택적으로 에칭하고,
상기 실리콘막의 일부 또는 전부를 제거함으로써 캐패시터가 되는 요철형상을 형성하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액의 온도를 90℃ 이상 98℃ 이하로 하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액은 4급 알킬암모늄 수산화물을 1종만 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
산화막의 제거 처리가 실시되어 있지 않은 상기 다결정 실리콘막 또는 어모퍼스 실리콘막으로 이루어지는 실리콘막에 상기 수용액을 적용하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 실리콘막에 대한 상기 수용액의 적용을 불활성 분위기 하에서 행하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 2 항에 있어서,
상기 요철형상으로서 애스펙트비(깊이/개구폭) 15∼100의 실린더 구조를 형성하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 4급 알킬암모늄 수산화물은 메틸기 또는 에틸기를 3개 이상 4개 이하로 포함하는 화합물인 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
금속 은폐제를 0.0001∼0.1질량% 함유하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
초순수에 의한 반도체 기판의 세정 공정, 실리콘 산화막의 제거 공정, 재차 초순수에 의한 반도체 기판의 수세정 공정 후 상기 에칭을 실시하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 10 항에 있어서,
실리콘 산화막 제거 공정 후 가온한 초순수로 수세정하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 10 항에 있어서,
상기 재차 초순수에 의한 세정 공정 후 웨이퍼를 프리히팅하고, 이어서 상기 에칭을 실시하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 10 항에 있어서,
상기 세정 공정에 질소 치환한 초순수를 사용하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액의 상기 실리콘막에의 적용을 하기 A 및 B 중 어느 하나의 프로세스에 의해 행하는 것을 특징으로 하는 반도체 기판 제품의 제조방법.
[A: 가열 탱크 내 및 인라인 중 어느 하나 이상에서 85℃ 이상 98℃ 이하의 수용액을 토출해서 상기 용액을 상기 실리콘막에 접촉시킨다.]
[B: 욕조 내의 상기 수용액을 85℃ 이상 98℃ 이하로 하고, 상기 실리콘막을 상기 수용액에 침지시켜서 접촉시킨다.] - 제 14 항에 있어서,
상기 A프로세스에 있어서, 반도체 기판의 회전수 1000rpm 이상으로 에칭하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 15 항에 있어서,
상기 A프로세스에 있어서, 약액 노즐을 20왕복/분 이상 반도체 기판의 중심으로부터 2cm 이상 평행 이동시키면서 에칭하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액의 온도를 탱크 온도 또는 웨이퍼 표면 온도에 의해 관리하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액에 있어서의 4급 알킬암모늄 수산화물의 농도를 9질량% 이상 15 질량% 이하로 하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항에 있어서,
상기 실리콘막의 에칭 레이트(ERs)와 티타늄 화합물의 에칭 레이트(ERe)의 비율(ERs/ERe)을 100 이상 10,000 이하로 하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 반도체 기판을 준비하는 공정에 있어서, 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후
상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,
상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거하여 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서
상기 실리콘막의 에칭 공정에 있어서 상기 반도체 기판에 상기 수용액을 부여해서 상기 오목부 벽면의 도전막은 남기면서 상기 노출된 실리콘막과 상기 매설막을 제거하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 제 1 항 또는 제 2 항에 있어서,
상기 수용액은 7질량% 이상 15질량% 이하의 4급 알킬암모늄 수산화물과 물만을 포함하는 것을 특징으로 하는 반도체 기판 제품의 제조방법. - 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2011-286576 | 2011-12-27 | ||
| JP2011286576 | 2011-12-27 | ||
| PCT/JP2012/083673 WO2013099955A1 (ja) | 2011-12-27 | 2012-12-26 | 半導体基板製品の製造方法及びこれに利用されるエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140099955A KR20140099955A (ko) | 2014-08-13 |
| KR101554190B1 true KR101554190B1 (ko) | 2015-09-18 |
Family
ID=48697436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147020565A KR101554190B1 (ko) | 2011-12-27 | 2012-12-26 | 반도체 기판 제품의 제조방법 및 이것에 이용되는 에칭방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9159572B2 (ko) |
| JP (2) | JP2013153161A (ko) |
| KR (1) | KR101554190B1 (ko) |
| TW (1) | TWI614804B (ko) |
| WO (1) | WO2013099955A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9997391B2 (en) | 2015-10-19 | 2018-06-12 | QROMIS, Inc. | Lift off process for chip scale package solid state devices on engineered substrate |
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| JP7064905B2 (ja) * | 2018-03-05 | 2022-05-11 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法および基板処理装置 |
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2012
- 2012-12-26 WO PCT/JP2012/083673 patent/WO2013099955A1/ja active Application Filing
- 2012-12-26 KR KR1020147020565A patent/KR101554190B1/ko active IP Right Grant
- 2012-12-27 TW TW101150336A patent/TWI614804B/zh active
- 2012-12-27 JP JP2012286106A patent/JP2013153161A/ja active Pending
-
2014
- 2014-06-26 US US14/316,327 patent/US9159572B2/en active Active
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2016
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| TW201334056A (zh) | 2013-08-16 |
| WO2013099955A1 (ja) | 2013-07-04 |
| KR20140099955A (ko) | 2014-08-13 |
| TWI614804B (zh) | 2018-02-11 |
| JP6151384B2 (ja) | 2017-06-21 |
| JP2016054329A (ja) | 2016-04-14 |
| JP2013153161A (ja) | 2013-08-08 |
| US20140308819A1 (en) | 2014-10-16 |
| US9159572B2 (en) | 2015-10-13 |
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| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20180816 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190819 Year of fee payment: 5 |