TWI614804B - 半導體基板製品的製造方法以及其利用的蝕刻方法 - Google Patents

半導體基板製品的製造方法以及其利用的蝕刻方法 Download PDF

Info

Publication number
TWI614804B
TWI614804B TW101150336A TW101150336A TWI614804B TW I614804 B TWI614804 B TW I614804B TW 101150336 A TW101150336 A TW 101150336A TW 101150336 A TW101150336 A TW 101150336A TW I614804 B TWI614804 B TW I614804B
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
silicon film
film
manufacturing
aqueous solution
Prior art date
Application number
TW101150336A
Other languages
English (en)
Other versions
TW201334056A (zh
Inventor
榎戸雅史
稲葉正
水谷篤史
Original Assignee
富士軟片股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士軟片股份有限公司 filed Critical 富士軟片股份有限公司
Publication of TW201334056A publication Critical patent/TW201334056A/zh
Application granted granted Critical
Publication of TWI614804B publication Critical patent/TWI614804B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種半導體基板製品的製造方法。本發明的半導體基板製品的製造方法包括以下步驟：準備包含7質量%以上且25質量%以下的四級烷基銨氫氧化物的水溶液；準備具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板；及將上述水溶液加熱至80℃以上，並應用於上述半導體基板，而蝕刻上述矽膜的至少一部分。

Description

半導體基板製品的製造方法以及其利用的蝕刻方法
本發明是關於一種半導體基板製品的製造方法以及其利用的蝕刻方法。
以往，作為動態隨機存取記憶體(dynamic random access memory，DRAM)的電容器結構，一直採用凹(concave)型。於該結構中，於圓柱(cylinder)孔內形成下部電極膜，且僅使下部電極膜的內側面作為電極而發揮功能。由此，確實可使電容器所佔的面積減小，但圓柱孔的直徑亦必然縮小。另一方面，必須確保DRAM的器件動作所需的電容。為滿足上述兩方面，而圓柱孔的深度越來越深，於其微細加工技術方面難以應對。
雖亦努力抑制電容器結構的縱橫比(aspect ratio)，但高精度地進行加工而形成微細的圓柱結構或圓柱孔本身並不容易。通 常，藉由濕式蝕刻進行上述加工。即，必須利用蝕刻液且以使包括具有深度的圓柱壁的筒狀結構以奈米~次微米尺寸殘留於半導體基板的方式，除去筒狀結構內外的構件。尤其是圓柱孔內或圓柱結構間的構件的除去必須是以自被包圍的空間挖去材料的方式進行除去，而難以藉由濕式蝕刻進行加工。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2006-351813號公報
[專利文獻2]日本專利特開2006-054363號公報
有提出以鹼性化合物為主成分者作為對單晶矽的蝕刻液的例子(參照專利文獻1、2等)。然而，幾乎沒有與多晶矽膜或非晶矽膜的除去性相關的研究例，有所期待新的研究開發。
尤其是近年來於與半導體器件的結構相關的進一步高效化的要求下，蝕刻的高速化亦成為不可或缺的課題。可考慮使用KOH等鹼金屬氫氧化物的溶液以提高鹼性。藉此，雖達成高速蝕刻，但有鹼金屬使半導體元件的性能劣化的擔憂，而欲儘量避免使用鹼金屬作為製造材料。鑒於與如上所述般不明之處較多的多晶矽或非晶矽的蝕刻相關的狀況，本發明的目的在於提供一種半導體基板製品的製造方法及其蝕刻方法，其不包含鹼金屬作為必需成 分、能夠以儘量簡單的構成達成，並利用高速且準確(抑制缺陷)的蝕刻。
上述課題是藉由以下方法解決。
[1]一種半導體基板製品的製造方法，其包括以下步驟：準備包含7質量%以上且25質量%以下的四級烷基銨氫氧化物的水溶液；準備具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板；及將水溶液加熱至80℃以上，並應用於半導體基板，而蝕刻矽膜的至少一部分。
[2]如[1]所述的半導體基板製品的製造方法，其中將水溶液的溫度設為90℃以上。
[3]如[1]或[2]所述的半導體基板製品的製造方法，其中半導體基板包含Ti化合物，對Ti化合物選擇性地蝕刻矽膜部分。
[4]如[1]至[3]中任一項所述的半導體基板製品的製造方法，其中水溶液僅包含1種四級烷基銨氫氧化物。
[5]如[1]至[4]中任一項所述的半導體基板製品的製造方法，其中對未實施氧化膜除去處理的由多晶矽膜或非晶矽膜所構成的矽膜應用水溶液。
[6]如[1]至[5]中任一項所述的半導體基板製品的製造方法，其中藉由將矽膜的一部分或全部除去，而形成電容器的凹凸形狀。
[7]如[1]至[6]中任一項所述的半導體基板製品的製造方法，其 中於惰性的環境氣體下進行對矽膜的水溶液之應用。
[8]如[6]或[7]所述的半導體基板製品的製造方法，其中形成縱橫比(深度/開口寬度)為15~100的圓柱(cylinder)結構作為凹凸形狀。
[9]如[1]至[8]中任一項所述的半導體基板製品的製造方法，其中四級烷基銨氫氧化物是包含3個以上甲基或乙基的化合物。
[10]如[1]至[9]中任一項所述的半導體基板製品的製造方法，其中含有0.0001~0.1質量%的金屬遮蔽劑(metal shield agent)。
[11]如[1]至[10]中任一項所述的半導體基板製品的製造方法，其中於利用超純水進行的半導體基板的清洗步驟、氧化矽膜的除去步驟、再次利用超純水進行的半導體基板的水清洗步驟之後，實施上述蝕刻。
[12]如[11]所述的半導體基板製品的製造方法，其中於氧化矽膜除去步驟之後，利用經加溫的超純水進行水清洗。
[13]如[11]或[12]所述的半導體基板製品的製造方法，其中於再次利用超純水進行的清洗步驟之後，對晶圓進行預熱，其次實施蝕刻。
[14]如[11]~[13]中任一項所述的半導體基板製品的製造方法，其中於清洗步驟中使用經氮取代的超純水。
[15]如[1]至[14]中任一項所述的半導體基板製品的製造方法，其中按照下述A及B中的任一製程對矽膜應用水溶液：[A：於加熱槽內及/或線內噴出特定溫度的水溶液，使溶液接觸於矽膜]；[B：使浴槽內的水溶液為特定溫度，使矽膜浸漬且接觸於水 溶液]。
[16]如[15]所述的半導體基板製品的製造方法，其中於A製程中，於半導體基板的旋轉數大在1000rpm以上進行蝕刻。
[17]如[16]所述的半導體基板製品的製造方法，其中於A製程中，一面使化學藥品噴嘴以20來回/分鐘以上、且與半導體基板的中心相距2cm以上地平行移動，一面進行蝕刻。
[18]如[1]至[17]中任一項所述的半導體基板製品的製造方法，其中利用槽溫度或晶圓表面溫度管理水溶液的溫度。
[19]如[1]至[18]中任一項所述的半導體基板製品的製造方法，其中將水溶液中的四級烷基銨氫氧化物的濃度設為18質量%以下。
[20]如[1]至[19]中任一項所述的半導體基板製品的製造方法，其中將矽膜的蝕刻率與鈦化合物的蝕刻率的比率設為100以上。
[21]如[1]至[20]中任一項所述的半導體基板製品的製造方法，其中於準備半導體基板的步驟中，預先形成包括矽膜的多層膜結構，且於半導體基板中預先形成凹凸，之後實施以下步驟：於凹凸表面的至少上表面及凹部壁面形成導電膜；於導電膜上提供埋設膜，利用埋設膜填充凹部；及除去提供至上表面的導電膜部分及埋設膜的一部分，使半導體基板的矽膜露出；其次，於矽膜的蝕刻步驟中，對半導體基板提供水溶液，使凹部壁面的導電膜殘留，且除去露出的矽膜及埋設膜。
[22]一種蝕刻方法，其包括以下步驟：準備包含7質量%以上 且25質量%以下的四級烷基銨氫氧化物的水溶液；及將水溶液加熱至溫度80℃以上，並應用於多晶矽膜或非晶矽膜，而除去膜的至少一部分。
[23]如[1]至[22]中任一項所述的方法，其中上述水溶液實質上不包含羥胺(HA，hydroxylamine)。
根據本發明的半導體基板製品的製造方法及蝕刻方法，無需利用於必需成分中包含具有半導體元件的性能劣化擔憂的鹼金屬的蝕刻液，便可高速且準確、並視需要使液體壽命(liquid life)長期化地進行非晶矽或多晶矽膜的蝕刻。而且，可以極簡單的構成達成實現上述高品質的高速蝕刻，尤其是有適合形成具有凹凸形狀的電容器結構的優勢。
本發明的上述及其他特徵及優勢可根據下述記載及隨附圖式而得以明瞭。
1‧‧‧第1成形膜
2‧‧‧第2成形膜
3‧‧‧矽晶圓
4‧‧‧光阻劑
5‧‧‧導電膜
6‧‧‧埋設膜
7‧‧‧保護構件
9‧‧‧電容絕緣膜
10‧‧‧電容器結構
11‧‧‧反應容器
12‧‧‧旋轉台
13‧‧‧噴出口
21‧‧‧第3成形膜
31‧‧‧第4成形膜
50‧‧‧下部電極(圓柱壁)
81‧‧‧下部電極的底部
82‧‧‧下部電極的主要部
A‧‧‧供給部
dc‧‧‧圓柱孔的開口直徑
dd‧‧‧凹狀部的寬度
E‧‧‧回蝕線
fc、fd‧‧‧流路
h1‧‧‧凹狀部的深度
h2‧‧‧圓柱孔壁的深度
Ka、Kb、Va‧‧‧凹部
Kc‧‧‧圓柱孔
Kd‧‧‧凹狀部
M‧‧‧旋轉驅動部
S‧‧‧半導體基板
Wa‧‧‧凹部的壁面
Wb‧‧‧成形膜的上表面
圖1是表示因於實施例、比較例中使用的蝕刻液的特定成分的濃度而導致的蝕刻速度的變化的曲線。
圖2(a)及圖2(b)是示意性地表示於本發明中應用的電容器結構的製作步驟例的剖面圖。
圖3(c)及圖3(d)是示意性地表示於本發明中應用的電容器結構的製作步驟例的剖面圖(繼圖2(b))。
圖4(e)及圖4(f)是示意性地表示於本發明中應用的電容器結構的製作步驟例的剖面圖(繼圖3(d))。
圖5是示意性地表示於本發明中應用的電容器結構的製作步驟例的剖面圖(繼圖4(f))。
圖6是示意性地表示於本發明中應用的電容器結構的另一例的剖面圖。
圖7(a')至圖7(c')是示意性地表示於本發明中應用的電容器結構的另一製作步驟例的剖面圖。
圖8是圖7(a')至圖7(c')所示的VII-VII線箭視剖面的剖面圖。
圖9是表示本發明的較佳實施方式的除去裝置的一部分的裝置構成圖。
[電容器結構的形成]
首先，於對本發明的蝕刻液進行說明之前，基於隨附圖式對在本發明中可較佳地採用的電容器結構的製造例進行說明。另外，於下述詳細說明中，主要對作為本發明的蝕刻方法的較佳應用對象的電容器結構的形成進行說明，但本發明的解釋並不限定於此。
(步驟a)
於本實施方式的製造例中，於矽晶圓3上形成有第1成形膜1 及第2成形膜2。第1成形膜1是圓柱(cylinder)孔開孔時的蝕刻終止(etching stopper)膜，且是於非等向性(anisotropy)乾式蝕刻製程中與第2成形膜2具有蝕刻率比(etching rate)的膜。作為第1成形膜1，例如可列舉於低壓化學氣相沈積(Low-Pressure Chemical Vapor Deposition，LP-CVD)製程中形成的氮化膜等。另一方面，於本實施方式中，將多晶矽或非晶矽膜用於第2成形膜2。此外，雖未圖示，但亦可設置保護膜。
另外，矽晶圓3是經大幅度簡化而表示為單層，但通常於此處形成有預定的電路結構。例如可列舉利用有分離絕緣膜、閘極氧化膜、閘極電極、擴散層區域、多晶矽插塞(polysilicon plug)、氧化矽膜、氮化矽膜、位元線、金屬插塞、氮化膜、電漿氧化膜、硼磷矽玻璃(borophosphosilicate Glass，BPSG)膜等者(例如參照上述專利文獻1)。而且，於圖2(a)、圖2(b)~圖6中，雖未特別標註影線進行表示，但表示的是各構件的剖面。
(步驟b)
其次，利用光微影(photolithography)步驟將光阻劑(photoresit)4圖案化(patterning)後，利用非等向性乾式蝕刻進行開孔(凹部Ka)。關於此時的光阻劑4及乾式蝕刻的方法，應用適合此種製品的通常的光阻劑或方法即可。
(步驟c)、(步驟d)
此外，於開孔後，沿凹部Ka的壁面Wa及成形膜(矽膜)2的上表面Wb，使包含TiN的導電膜5及用以保護導電膜5的埋設 膜6(例如多晶矽或非晶矽膜)依次成膜。將此時形成於兩者之間(形成導電膜5後)的凹部表示為Kb。
(步驟e)(步驟f)
於使埋設膜6成膜後，利用化學機械研磨(chemical mechanical polishing，CMP)將晶圓表面的埋設膜6及導電膜5(圖3(c)及圖3(d))的一部分除去，直至回蝕(etch back)線E露出。此處，藉由濕式蝕刻除去第2成形膜2及埋設膜6。於本發明中，該步驟較為重要，且下述的本發明的蝕刻液發揮較大效果。經過該步驟，形成具有圓柱孔Kc的電容器的下部電極(圓柱壁)50(圖4(f))。圓柱孔壁的深度h2並無特別限定，但若考慮此種器件的通常結構，則500~2000nm較為實際。另外，本發明的蝕刻液較佳為應用於如上所述般藉由回蝕等而變得平滑的面，且較佳為自該面處將埋設膜除去，而形成渠溝(trench)結構。
(步驟g)
可藉由依次於形成以如上方式形成的電容器的下部電極50後，形成電容絕緣膜9，其次形成板狀電極(plate electrode)(上部電極)(未圖示)，而形成電容器結構10。另外，於本說明書中，所謂電容器結構，可為電容器本身，亦可為構成電容器的一部分的結構部，於圖5所示的例子中是將電容器結構10表示為包括下部電極50及電容絕緣膜9者。另外，於圖示的結構中是表示為利用成形膜1將下部電極50與晶圓3隔開的構成，但視需要，亦可理解為於該圖的剖面或其他位置將兩者電性連接的構成。例如， 亦可為於成形膜1的部分形成插塞結構或金屬鑲嵌(Damascene)結構而確保導通的結構，或以貫穿成形膜1的形式形成下部電極50。而且，電容絕緣膜9不僅可形成於下部電極50，且亦可形成於其他基板表面。
圖6表示上述實施方式的電容器結構的變形例。於該例中，下部電極(圓柱結構)的底部81與主要部82包含不同的材料。例如，可列舉底部81包含Si3N4、主要部82包含TiN的例子。
(步驟a')
圖7(a')~圖7(c')表示上述實施方式的製造例的變形例。於矽晶圓3上依序形成有第1成形膜1、第2成形膜2、第3成形膜21及第4成形膜31。第1成形膜1是圓柱孔開孔時的蝕刻終止膜，第2成形膜2是於非等向性乾式蝕刻製程中具有蝕刻率比的膜。作為第1成形膜1，例如可列舉於LP-CVD製程中形成的氮化膜等。第2成形膜2、第3成形膜21與第4成形膜31較佳為於非等向性乾式蝕刻下無蝕刻率比、而利用等向性蝕刻可獲得蝕刻率比的膜組合，進而較佳為由在形成電容器時，可利用相同的濕式蝕刻液一次性除去第2成形膜2、第3成形膜21及第4成形膜31的膜來形成。
較佳為等向性蝕刻下的蝕刻率比是第2成形膜2與第4成形膜31具有同等的蝕刻率、且第3成形膜21具有大於第2成形膜2及第4成形膜31的蝕刻率的膜。此外，第2成形膜2與第4成形膜31可應用相同的膜，亦可應用不同的膜。此外，雖未圖示，但 亦可設置保護膜。另外，矽晶圓3是經大幅度簡化而表示為單層，但如上所述，通常於此處形成有預定的電路結構。而且，於圖7(a')~圖7(c')中，雖未特別地標註影線進行表示，但表示的是各構件的剖面，於圖8中標註影線表示平剖面圖。
(步驟b')
其次，利用光微影步驟將光阻劑4圖案化後，利用非等向性乾式蝕刻進行開孔(凹部Ka)。關於此時的光阻劑4及乾式蝕刻的方法，應用適合此種製品的通常的光阻劑或方法即可。
於開孔後進行等向性蝕刻，於第3成形膜21的部分形成凹部Va後，使電極保護膜7沈積。電極保護膜7較佳為相對於用以除去電容器形成時的第2成形膜2、第3成形膜21及第4成形膜31的蝕刻液具有充分的蝕刻率比的成形膜，進而較佳為可於凹部Ka的整體均勻地成膜、且可將形成於凹部Ka的中腹部的凹部7完全埋設的膜。例如，可列舉利用原子層沈積(atomic layer deposition，ALD)法的氮化膜或五氧化二鉭(Ta2O5)膜等。
於電極保護膜7沈積後，藉由蝕刻除去電極保護膜7。此時，凹部Va內的電極保護膜7殘留而不予以除去。
(步驟c')
與上述步驟(c)~(g)同樣地，形成具有圓柱孔Kc的電容器的下部電極(圓柱壁)50。與上述製造例同樣地，可藉由依次於形成電容器的下部電極50後，形成電容絕緣膜9，其次形成板狀電極(上部電極)(未圖示)，而形成電容器結構。另外，於本 說明書中，所謂電容器結構，可為電容器本身，亦可為構成電容器的一部分的結構部。
[矽蝕刻液]
其次，對可極其有效地用於在上述步驟e中說明的濕式蝕刻的本發明中的矽蝕刻液的較佳實施方式進行說明。
本發明中的蝕刻液的特徵在於以特定濃度包含四級銨氫氧化物。具體而言，必須包含7質量%以上且25質量%以下，較佳為9質量%以上。藉由設為該下限值以上，可於下述高溫蝕刻中使上述蝕刻液發揮極其有效的蝕刻力。
上限並無特別限定，但若蝕刻液的量過多，則蝕刻效果的上升達到極限，或反倒導致蝕刻效果降低，因此，較佳為限制為適量。具體而言，較佳為將四級銨氫氧化物設為18質量%以下，更佳為15質量%以下。
本發明的蝕刻液較佳為於利用惰性氣體等防止二氧化碳混入的形態下進行調液及蝕刻處理。其目的在於防止因二氧化碳的混入而導致液中的pH值成為酸性、從而導致蝕刻降低。較佳為將液中的CO2濃度抑制為1ppm(質量基準)以下，更佳為抑制為0.1ppm以下。CO2濃度並無特別的下限值，若考慮不可避免的混入量，則0.001ppm以上較為實際。
‧四級銨氫氧化物
作為四級銨氫氧化物，較佳為四烷基銨氫氧化物。具體而言，可列舉氫氧化四甲基銨(TMAH，Tetramethylammonium Hydroxide)、氫氧化四乙基銨(TEAH，Tetraethylammonium hydroxide)、氫氧化苄基三甲基銨、氫氧化乙基三甲銨、氫氧化2-羥乙基三甲銨、氫氧化苄基三乙基銨、十六烷基三甲基氫氧化銨、氫氧化四丁基銨、氫氧化四己基銨、氫氧化四丙基銨等。
更佳為包含3個以上甲基及/或乙基的四烷基銨氫氧化物。最佳為氫氧化四甲基銨、或氫氧化乙基三甲銨。
雖亦可組合使用多種四級銨氫氧化物，但較佳為僅限定使用一種。藉由如此般僅使用一種四級銨氫氧化物，可製成簡單構成的處理液，且可獲得明顯的蝕刻效果。另外，處理液的成分越簡單越佳，較佳為如上所述般不併用2種以上四級銨氫氧化物、或不使用其他添加劑，且較佳為1種四級銨氫氧化物與水的實質2元系、或TMAH、1種四級銨氫氧化物與金屬掩蔽材料的實質3元系。
本發明的蝕刻液亦可於不損害本發明的效果的範圍內含有其他成分。例如，無法防止包含1ppm左右的不可避免的雜質(有機鹽、無機鹽等)。但，較佳為不含雖如參考例中所示般具有作為化學藥品的活性、但壽命變短的成分。具體而言，較佳為即便含有羥胺，亦將羥胺的含有量抑制為1ppm以下，更佳為完全不含羥胺。
[使用方法]
於本發明中，將四級銨氫氧化物的溶液(化學藥品)加熱至80℃以上，並應用於多晶矽膜或非晶矽膜(以下有時簡稱為「矽膜」)。上述應用溫度較佳為82℃以上，更佳為85℃以上，尤佳為90℃以上。藉由提高該溫度，可使蝕刻速度提昇。雖無特別的上限，但考慮該溶液為包含水的化學藥品，故而較佳為水的沸點以下，更佳為99℃以下，尤佳為95℃以下。另外，若無特別聲明，則該溫度是指應用蝕刻液時的供給槽的溫度。另外，若無特別聲明，則槽內的蝕刻液的溫度是指於在下述實施例中測定的條件下所得者。
於本發明中，於使用單片式裝置的情況下，較佳為將化學藥品於加熱槽內及/或線內的加熱溫度設為上述特定溫度，且將該化學藥品噴出並使其接觸於矽膜。而且，於使用批量式浴槽的情況下，較佳為將蝕刻的浴槽溫度設為上述特定溫度，且使矽膜浸漬於浴槽中進行蝕刻處理。
於任一情況下，於非晶矽膜的蝕刻中，皆是較佳為省略利用氫氟酸水溶液等除去氧化膜的預處理，且較佳為使槽內及/或線內的化學藥品的溫度、或蝕刻的浴槽溫度為82℃以上。
於單片式清洗裝置的情況下，晶圓上的溫度越高，蝕刻速度越快，從而越佳，較佳為70℃以上，更佳為75℃以上。尤佳為80℃以上。於考慮更高溫度下的處理時，較佳為將晶圓上的溫度設為更高的溫度範圍。即，較佳為將晶圓上的溫度設為80℃以上，更佳為設為82℃以上，尤佳為85℃以上。並無特別的上限，較佳為 99℃以下，尤佳為95℃以下。為設為上述溫度範圍，可對蝕刻室內加溫，或亦可加熱晶圓。另外，若無特別聲明，則晶圓上的溫度是指於在下述實施例中測定的條件下所得者。
本發明是與採用向蝕刻浴槽中加入化學藥品以浸漬晶圓的批量方式相比，更適合採用利用單片式清洗裝置每1片地進行處理的方法。
圖9是表示可較佳地用於本發明的單片式裝置的例子的裝置構成圖。若利用該圖對本實施方式的除去處理進行說明，則自供給部A供給經調製的蝕刻液(液體組成物)，之後經由流路fc而轉移至噴出口13。之後，將除去劑自噴出口13噴射，而應用於反應容器11內的半導體基板S的上表面。流路fd是表示用以再次利用化學藥品的返迴路徑。於本實施方式中，半導體基板S位於旋轉台12上，且藉由旋轉驅動部M而與旋轉台一併旋轉。
[供給系統及加熱]
於本發明中，經加熱的化學藥品供給線形式並無特別限定，以下記述較佳的例子。
化學藥品的供給線例
有1)a)化學藥品保管槽→b)加熱槽→c)線內加熱→d)噴出至晶圓→a)or b)
2)a)化學藥品槽→b)加熱槽→d)噴出至晶圓→a)or b)
3)a)化學藥品槽→c)線內加熱→d)噴出至晶圓→a)
4)a)化學藥品槽→b)加熱槽→e)蝕刻浴槽(循環加熱)
5)a)化學藥品槽→e)蝕刻浴槽(循環加熱)
6)b)加熱槽→d)噴出至晶圓→b)
7)b)加熱槽→c)線內加熱→d)噴出至晶圓→b)
8)b)加熱槽→e)蝕刻浴槽(循環加熱)等使用方法。
於本發明的方法中使用的化學藥品可循環再使用。較佳為循環再使用而不是直接流失(未再使用)的方法。循環可於加熱後維持1小時以上，而可重複進行蝕刻。並無特別的循環再加熱的上限時間，由於蝕刻速度會劣化，故而較佳為於1週以內進行更換。更佳為3天以內，尤佳為每天均更換為新的液體。而且，由於鹼性的化學藥品有吸收二氧化碳的性質，故而較佳為於儘量密閉的系統中使用、或一面施以氮氣流一面使用，其中更佳為氮氣流。另外，於上述線形式的蝕刻中，上述化學藥品的加熱溫度的測定位置只要適當根據其與線構成或晶圓的關係決定即可，典型而言，只要藉由上述槽溫度進行管理即可。於在性能方面要求更嚴格的條件的情況下等，只要可進行測定及管理，亦可藉由晶圓表面溫度來定義。
以下，對本發明較佳的變形例進行說明。
於本發明的製造方法中，較佳為於利用超純水進行的半導體基板的清洗步驟、氧化矽膜的除去步驟、再次利用超純水進行的半導體基板的水清洗步驟之後，實施上述蝕刻。藉此，可期待缺陷(殘渣殘留、欠缺、微粒等)減少的效果。此外，就相同的觀點而言，較佳為於氧化矽膜除去步驟之後，利用經加溫的(例如 50~80℃)超純水進行水清洗。進一步就相同的觀點而言，較佳為於上述再次利用超純水進行的清洗步驟之後，對晶圓進行預熱(例如以晶圓表面溫度表示為50~80℃)，其次實施上述蝕刻。上述超純水較佳為經氮取代的超純水。
於本發明中，如上所述，較佳為蝕刻是按照下述A及B中的任一製程進行。
[A：於加熱槽內及/或線內噴出上述特定溫度的水溶液，使該溶液接觸於上述矽膜。]
[B：使浴槽內的上述水溶液為上述特定溫度，使上述矽膜浸漬且接觸於該水溶液。]
於上述A製程中，較佳為於半導體基板的旋轉數在1000rpm以上進行蝕刻。而且，於A製程中，較佳為一面使化學藥品噴嘴20來回/分鐘以上、且與半導體基板的中心相距2cm以上地平行移動，一面進行蝕刻。藉此，可期待面內均勻性提昇的效果。
[添加劑]
本發明中使用的化學藥品中亦可加入除四級銨氫氧化物以外的添加劑。例如，可列舉金屬遮蔽劑(metal shield agent)、蝕刻促進劑、除矽以外的構件的蝕刻抑制劑等。其中，較佳為添加金屬遮蔽劑。
作為所添加的金屬遮蔽劑，並無特別限制，較佳為絡合酮類。更佳為胺基多羧酸(aminopolycarboxylic acid)類，進而較佳為乙二胺四乙酸(ethylenediaminetetraacetic acid，EDTA)、二伸乙三 胺五乙酸(diethylenetriaminepentaacetic acid，DTPA)、環己二胺四乙酸(cyclohexanediaminetetraacetic acid，CyDTA)。
添加量是較佳為含有0.00001~1質量%，更佳為含有0.0001~0.1質量%。
藉由應用本發明，可於形成如上所述的具有凹凸形狀的電容器結構時準確地除去多晶矽膜或非晶矽膜，而不損壞電極等構件。
一般而言，有溫度越高、溶解度越高的傾向，溶解度的序列並不一定與溶解速度的序列一致。溶解度的升高方式視素材而各種各樣，鹽(氯化鈉)等的溶解度為略微升高的程度，明礬(硫酸鋁鉀)等的溶解度是根據溫度急遽地升高。本發明中使用的多晶矽與非晶矽的溶解度實質上相同，溶解度隨著溫度上升而急遽增加。然而，該等兩者的溶解速度不同，一般而言，於鹼溶液中，多晶矽的溶解速度較快。然而，於本發明的方法中，不論該差異如何，均可於步驟上無區別地準確地進行矽膜的除去，而成為本發明的優勢之一。
另外，於本說明書中，所謂包含特定劑的液體或組合所得的液體不僅是指含有該劑的液體組成物，亦包含於使用前將各劑或含有各劑的液體混合在一起使用的套組的意思。
(pH值)
本發明的矽蝕刻液為鹼性，較佳為將pH值調整為11以上。該調整可藉由調整上述鹼性化合物與其他添加物的量來進行。但，只要不損害本發明的效果，亦可利用其他pH值調整劑調整為上述範圍的pH值。矽蝕刻液的pH值較佳為12以上，更佳為13以上。藉由該pH值在上述下限值以上，可獲得充分的蝕刻速度。上述pH值並無特別的上限，在14以下較為實際。另外，於本發明中，只要無特別聲明，則pH值是於室溫(25℃)下利用HORIBA公司製造的F-51(商品名)測定的值。
(水介質)
本實施方式的蝕刻液較佳為以水介質為介質的水系液體組成物(水溶液)。所謂水介質是指水及溶解有可溶於水的溶質的水溶液。作為溶質，例如可列舉醇或無機化合物的鹽。其中，即便於應用溶質的情況下，較佳亦為將溶質的量抑制為可發揮所需效果的範圍。而且，所謂上述水系組成物或水溶液是指水為主要介質的情況，較佳為除固形物成分以外的介質的大部分為水，更佳為80質量%以上為水，尤佳為85質量%以上為水。
另外，本實施方式的蝕刻液為半導體用，根據該情況，較佳為儘量減少各種雜質。作為較佳為得到減少的雜質，有金屬量、各種微粒等。
(容器)
只要抗腐蝕性等不成問題，本發明的蝕刻液便可填充至任意容器進行保管、搬運、且使用。而且，針對半導體用，較佳為容 器的潔淨度高、且雜質的溶出少的容器。作為可使用的容器，可列舉aicello化學(股)製造的「潔淨瓶(clean bottle)」系列、KODAMA樹脂工業(股)製造的「純瓶(pure bottle)」等，但並不限定於該等。
(矽基板表面處理)
於本實施方式中，尤其是關於非晶矽膜，較佳為不組合自然形成於矽基板表面的氧化膜除去處理地加以應用。藉此，無需於應用上述蝕刻液之前預先進行氧化膜除去處理，相應地，時間縮短。表面處理的方法只要可除去所形成的氧化膜便無特別限定，例如可列舉利用含有氟原子的酸性水溶液進行處理。作為含有氟原子的酸性水溶液，較佳為氫氟酸，氫氟酸的含有量相對於本實施方式的液體的總質量較佳為約0.1~約5質量%，更佳為0.5~1.5質量%。
另外，於本說明書中，所謂半導體基板是指於不僅晶圓而且包括於晶圓上施加有電路結構的基板結構體整體的意思下使用。所謂半導體基板構件是指構成上述所定義的半導體基板的構件，可包含1種材料，亦可包含多種材料。另外，有時將經過加工的半導體基板加以區別地稱為半導體基板製品，視需要而進一步進行區別時，將對半導體基板製品施以加工、且進行切割後取出的晶片及其加工製品稱為半導體元件。即，於廣義上，半導體元件屬於半導體基板製品。
(被加工物)
藉由應用本實施方式的蝕刻液，而被蝕刻的材料可為任意材料，作為於普通的電容器的製造中使用的基板材料，可列舉多晶矽或非晶矽。另一方面，作為形成電容器結構的核心的電極材料，可列舉氮化鈦(TiN)等Ti化合物(其中，本發明亦可為不僅使電極材料而且使包含TiN的基板構成構件的一部分殘留的蝕刻形態)。即，較佳為本實施方式的蝕刻液是上述基板材料的蝕刻率(ERs)與電極材料等構成構件的蝕刻率(ERe)的比率(ERs/ERe)較大。具體的比率值亦取決於材料的種類或結構，因此並無特別限定，較佳為ERs/Ere在100以上，且較佳為在200以上。其並無特別的上限，在10,000以下較為實際。
於本說明書中，將使用蝕刻液以蝕刻矽基板稱為「應用」，其實施方式並無特別限定。例如，可利用批量式裝置實施浸漬來進行蝕刻，亦可利用單片式裝置且藉由噴出來進行蝕刻。另外，所謂Ti化合物是指Ti本身及包含Ti的化合物。除TiN以外，可列舉Ti、進而Ti、N、C的複合化合物等。其中，較佳為TiN。
所加工的電容器結構的形狀或尺寸並無特別限定，若就如上所述的具有圓柱結構的電容器而言，則於其圓柱孔的縱橫比在5以上的情況下，本實施方式的蝕刻液得以發揮尤其高的效果，故而較佳。就相同的觀點而言，縱橫比較佳為在10以上，進而較佳為在15以上，更佳為在20以上。並無特別的上限，縱橫比在100以下較為實際。圓柱孔的開口直徑dc並無特別限定，於本實施方式中，若使效果得到發揮，且考慮最近的電容器結構的微細化， 則較佳為20~80nm。另外，於本說明書中，所謂渠溝或其結構是包括圓柱結構的概念，只要為於特定剖面呈凹狀形態的結構，便無特別限定，不僅可為槽狀的形狀，亦可為孔狀的形狀、相反地多個針狀結構部突出而成的該針狀結構部的周圍等。若以圖4(f)為例，則凹狀部Kd相當於包括多個針狀結構部突出而成的該針狀結構部的周圍的渠溝結構，圓柱孔Kc相當於孔狀的渠溝結構。對於圓柱孔Kc，縱橫比是深度h2除以其凹狀部的寬度dc所得的值。成為多個針狀結構部突出而成的該針狀結構部的周圍的凹狀部Kd的縱橫比例如為深度h1除以凹狀部的寬度dd所得的值。
此外，此處應預先強調以下內容，即，根據本發明，利用晶圓的端部及中央部實現電容器結構的均勻蝕刻性。若以蝕刻速度表示該內容，則端部的蝕刻速度Re與中央部的蝕刻速度Rc的比率(Rc/Re)較佳為0.7~1.5，更佳為0.85~1.15。藉此，有助於同時實現最近要求的電容器製造的高製造品質及高製造效率，故而較佳。
此外，就上述觀點而言，於本發明中，較佳為一面使包含TiN而形成的電容器構成構件至少殘留於上述凹凸結構的壁面，一面對上述多晶矽膜或非晶矽膜進行蝕刻。該構成構件除包含TiN以外，亦可包含HfOx、SiN、SiO2等。另外，TiN於典型意義上形成電極膜。而且，較佳為準備具有包括上述多晶矽膜或非晶矽膜的實質上平坦的面的半導體基板，對該半導體基板的表面應用上述蝕刻液，除去上述多晶矽膜或非晶矽膜，將該經除去的部分設為凹部，將殘留於基板內的凸部設為電容器。此時，較佳為於上 述凹部的壁面殘存有TiN膜。即，根據本發明的較佳實施方式的蝕刻液，可應對視需要而包括具有圓柱結構的電極的電容器結構，且可選擇性地除去圓柱孔內部等(亦包括圓柱結構密集的部分的孔外)的多晶矽膜或非晶矽膜。
於本發明中，將較佳的半導體基板製品的製造方法的步驟的必要條件預先記載於以下。
(1)包括以下步驟，即，準備具有包括多晶矽膜或非晶矽膜的矽膜的半導體基板；及對上述半導體基板應用特定的蝕刻液，蝕刻上述矽膜的至少一部分。
(2)於準備上述半導體基板的步驟中，預先形成包括上述矽膜的多層膜結構，且於上述半導體基板中預先形成凹凸，之後實施以下步驟：於上述凹凸表面的至少上表面及凹部壁面形成導電膜；於上述導電膜上提供埋設膜，利用該埋設膜填充上述凹部；及除去提供至上述上表面的導電膜部分及上述埋設膜的一部分，使上述半導體基板的矽膜露出；其次，於上述矽膜的蝕刻步驟中，對上述半導體基板提供上述蝕刻液，使上述凹部壁面的導電膜殘留，且除去上述露出的矽膜及上述埋設膜。
(3)準備具有實質上平坦的面者作為半導體基板，對該半導體基板的表面應用上述蝕刻液，除去上述矽膜及上述埋設膜，將該經除去的部分設為凹部，將包括殘留於基板內的上述導電膜的 凸部設為電容器的電極。
[實施例]
<實施例1、比較例1>多晶矽
使蝕刻液含有以下表1所示的成分及下述配方所示的組成(質量%)而對蝕刻液進行調液。另外，試驗編號101~111的蝕刻液皆是pH值為13以上。附圖1表示化學藥品濃度與蝕刻速度的關係，可知四級銨氫氧化物(氫氧化四甲基銨)的濃度為7%以上時，蝕刻速度大致飽和。而且，若為少於7%的添加量，則略微的濃度偏差便會導致蝕刻速度較大地變化，故而不理想。另一方面，確認到若TMAH的濃度過高，則蝕刻速度降低。可推測其原因在於：因水溶液中的離子強度較高，而導致來自晶圓表面上的矽氫氧化物的溶解速度降低。
<蝕刻試驗>
試驗晶圓：準備於單晶<100>矽上製成的膜厚為1000nm的多晶矽的晶圓。對該晶圓，利用單片式裝置(SPS-Europe B.V.公司製造、POLOS(商品名)))，且利用0.5%的氫氟酸液(23℃、2L/分鐘、500rpm、1分鐘)進行預處理，利用純水(23℃、2L/分鐘、500rpm、30秒)充分地進行清洗。於2000rpm下旋轉30秒，將水完全除去後，於下述條件下進行蝕刻，而實施評價試驗。另外，使用直徑為300mm的晶圓，利用橢圓偏光法(使用分光式橢圓儀的膜厚測定方法)評價該晶圓的平均蝕刻速度(Ave)。自晶圓的中央至端部均等地設定5處進行測定，根據該5處的結果 進行評價。
其次，於利用相同的化學藥品對5片晶圓進行蝕刻處理後，將所回收的液體重新加入至槽中，而再次進行蝕刻試驗。利用光學顯微鏡，計算該晶圓表面的缺陷數。將存在於1cm×1cm見方的面積中的缺陷數(存留有殘渣物的部分的數量)記載於表中。
單片式蝕刻裝置的構成是設為圖9中所記載的形態。
(處理溫度的測定方法)
‧槽內的蝕刻液的溫度
作為測量槽內的液溫的方法，可使用對熱電偶感測器的表面施以鐵氟龍(Teflon)(註冊商標)塗佈的數位溫度計。於本實驗中是使用東邦電子股份有限公司製造TE-PT-PFA-1.0×1.6。由於經鐵氟龍(註冊商標)塗佈的溫度計的響應性不良，故而於正確的測量中，較佳為於溫度固定後，經過5分鐘以上後進行讀取。
‧晶圓上的溫度
將堀場製作所股份有限公司製造的放射溫度計IT-550F(商品名)固定於上述單片式裝置內的晶圓上方30cm的高度。使溫度計朝向與晶圓中心相距2cm的外側的晶圓表面上，一面使化學藥品流動一面測量溫度。溫度是自放射溫度計數位輸出，且由個人電腦連續地記錄。將對其中溫度穩定的10秒的溫度進行平均所得的值設為晶圓上的溫度。
‧化學藥品溫度：記載於表1
‧噴出量：2L/min.
‧晶圓旋轉數為1000rpm
Figure TWI614804BD00001
 T(晶圓)：晶圓的表面溫度
如上表所示，根據本發明的矽蝕刻方法，而實現對多晶矽的充分的蝕刻速度。而且，可於晶圓面內進行無不均的蝕刻處理。此外，確認出本發明的矽蝕刻液對作為元件的電極材料等構成構件的含TiN的各膜的損害非常小。
另一方面，於比較例中，蝕刻速度較低。近年來，厚膜的短時間(1分鐘~2分鐘)處理一直被期待，故而不適合該處理。
<實施例2、比較例2>非晶矽
除將實施例1的多晶矽變更為非晶矽以外，以完全相同的方式進行評價。
Figure TWI614804BD00002
如上表所示，根據本發明的矽蝕刻方法，即便對蝕刻速度較慢的非晶矽，亦實現了充分的蝕刻速度。
<實施例3、比較例3>非晶矽、無預處理
除不進行實施例2的氫氟酸的預處理以外，以完全相同的方式進行評價。
Figure TWI614804BD00003
如上表所示，根據本發明的矽蝕刻方法，即便省略除去氧化膜的預處理，亦實現了對非晶矽的較快的蝕刻速度。若為該速度，則可與實施預處理後進行蝕刻處理的合計時間相比，於較短的合計時間內進行處理。
<實施例4、比較例4>金屬離子+金屬遮蔽劑
將實施例2的各液體加入至鐵氟龍(註冊商標)製浴槽中，以Ti離子成為0.001質量%(添加TiCl3)、Fe離子成為0.001質量%(添加FeCl3)的方式添加。於浴槽上載置鐵氟龍(註冊商標)性的蓋後，一面使液體循環一面於90℃下持續加熱1星期。隨時補充所蒸發的水分而將液量保持為固定。使用該液體，進行與實施例2相同的評價。此外，藉由光學顯微鏡觀察，而評價位於晶圓的1cm×1cm見方內的缺陷數。另外，缺陷是指於晶圓表面上形成的欠缺，具體而言，可列舉殘渣物、刮痕、腐蝕、微粒等。
A：幾乎無變化(1倍~不足2倍)
B：略微增加(2倍以上~不足10倍)
C：明顯增加(10倍以上)
Figure TWI614804BD00004
如上表所示，若添加金屬遮蔽劑，則即便於金屬離子混入的情況下，亦可穩定地維持性能。而且，可抑制缺陷。
<參考例>
調製含有10質量%的氫氧化四甲基銨(TMAH)及10質量%的羥胺(HA)的化學藥品s01。利用該化學藥品s01，以與實施例1的試驗編號101相同的方式進行矽膜的蝕刻試驗。其結果，關於矽的蝕刻速度(Rsi)及缺陷數(殘留有殘渣物的部分的數量)，表現出與試驗編號101的化學藥品大致同等的性能。然而，如下所述，可知化學藥品s01的活性的劣化明顯，不適合長期保存或連續使用。
Figure TWI614804BD00005
雖對本發明及其實施方式進行了說明，但應理解只要我方未特別指定，於說明的任一細節均未意圖限定我方的發明，並可不違反隨附的申請專利範圍所示的發明的精神及範圍而廣泛進行解釋。
本申請案主張基於2011年12月27日在日本進行專利申請的日本專利特願2011-286576的優先權，於此處參照該專利的內容並將其內容引用為本說明書的記載的一部分。

Claims (27)

  1. 一種半導體基板製品的製造方法，包括以下步驟：準備包含9質量%以上且15質量%以下的四級烷基銨氫氧化物的水溶液；準備具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板，其中上述半導體基板包含Ti化合物；及將上述半導體基板設為85℃以上，且將上述水溶液加熱至90℃以上，並應用於上述半導體基板，而蝕刻上述矽膜的至少一部分。
  2. 一種半導體基板製品的製造方法，包括以下步驟：準備包含7質量%以上且15質量%以下的四級烷基銨氫氧化物的水溶液；準備具有由非晶矽膜所構成的矽膜的半導體基板；及將上述水溶液加熱至80℃以上，並應用於上述半導體基板，而蝕刻上述矽膜的至少一部分，其中上述半導體基板包含Ti化合物，對該Ti化合物選擇性地蝕刻上述矽膜部分。
  3. 一種半導體基板製品的製造方法，包括以下步驟：準備包含7質量%以上且15質量%以下的四級烷基銨氫氧化物的水溶液；準備具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板；及將上述水溶液加熱至85℃以上且99℃以下，並應用於上述半導體基板，而蝕刻上述矽膜的至少一部分， 其中上述半導體基板包含TiN，對該TiN選擇性地蝕刻上述矽膜部分。
  4. 一種半導體基板製品的製造方法，其是在實施半導體基板製品的製造方法時，使用對下述步驟(I)中用於蝕刻的包含四級烷基銨氫氧化物的水溶液(a1)進行回收而得的再使用液體作為水溶液(a2)，上述半導體基板製品的製造方法包括以下步驟：準備包含7質量%以上且15質量%以下的四級烷基銨氫氧化物的水溶液(a2)；準備具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板；及將上述水溶液(a2)加熱至80℃以上，並應用於上述半導體基板，而蝕刻上述矽膜的至少一部分，步驟(I)：將包含7質量%以上且25質量%以下的四級烷基銨氫氧化物的水溶液(a1)加熱至80℃以上，並應用於具有由多晶矽膜或非晶矽膜所構成的矽膜的半導體基板，而蝕刻上述矽膜的至少一部分，其中上述半導體基板包含TiN，對該TiN選擇性地蝕刻上述矽膜部分。
  5. 如申請專利範圍第2項至第4項中任一項所述的半導體基板製品的製造方法，其中將上述水溶液的溫度設為90℃以上。
  6. 如申請專利範圍第1項所述的半導體基板製品的製造方法，其中對該Ti化合物選擇性地蝕刻上述矽膜部分。
  7. 如申請專利範圍第1項至第4項中任一項所述的半導體基 板製品的製造方法，其中上述水溶液僅包含1種四級烷基銨氫氧化物。
  8. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中對未實施氧化膜除去處理的由上述多晶矽膜或上述非晶矽膜所構成的矽膜應用上述水溶液。
  9. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中藉由將上述矽膜的一部分或全部除去，而形成電容器的凹凸形狀。
  10. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中於惰性的環境氣體下進行對上述矽膜的水溶液之應用。
  11. 如申請專利範圍第9項所述的半導體基板製品的製造方法，其中形成縱橫比(深度/開口寬度)為15~100的圓柱結構作為上述凹凸形狀。
  12. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中上述四級烷基銨氫氧化物是包含3個以上甲基或乙基的化合物。
  13. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中含有0.0001~0.1質量%的金屬遮蔽劑。
  14. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中於利用超純水進行的半導體基板的清洗步驟、氧化矽膜的除去步驟、再次利用超純水進行的半導體基板的水清洗步驟之後，實施上述蝕刻。
  15. 如申請專利範圍第14項所述的半導體基板製品的製造 方法，其中於上述氧化矽膜除去步驟之後，利用經加溫的超純水進行水清洗。
  16. 如申請專利範圍第14項所述的半導體基板製品的製造方法，其中於上述再次利用超純水進行的清洗步驟之後，對晶圓進行預熱，其次實施上述蝕刻。
  17. 如申請專利範圍第14項所述的半導體基板製品的製造方法，其中於上述清洗步驟中使用經氮取代的超純水。
  18. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中按照下述A及B中的任一製程對上述矽膜應用上述水溶液：A：於加熱槽內及/或線內噴出上述特定溫度的水溶液，使該溶液接觸於上述矽膜；B：使浴槽內的上述水溶液為上述特定溫度，使上述矽膜浸漬且接觸於該水溶液。
  19. 如申請專利範圍第18項所述的半導體基板製品的製造方法，其中於上述A製程中，於上述半導體基板的旋轉數在1000rpm以上進行蝕刻。
  20. 如申請專利範圍第19項所述的半導體基板製品的製造方法，其中於上述A製程中，一面使化學藥品噴嘴以20來回/分鐘以上、且與上述半導體基板的中心相距2cm以上地平行移動，一面進行蝕刻。
  21. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中利用槽溫度或晶圓表面溫度管理上述水溶液的溫度。
  22. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中將上述矽膜的蝕刻率與鈦化合物的蝕刻率的比率設為100以上。
  23. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中於準備上述半導體基板的步驟中，形成包括上述矽膜的多層膜結構，且於上述半導體基板中預先形成凹凸，之後實施以下步驟：於上述凹凸表面的至少上表面及凹部壁面形成導電膜；於上述導電膜上提供埋設膜，利用該埋設膜填充上述凹部；及除去提供至上述上表面的上述導電膜部分及上述埋設膜的一部分，使上述半導體基板的上述矽膜露出；其次，於上述矽膜的蝕刻步驟中，對上述半導體基板提供上述水溶液，使上述凹部壁面的上述導電膜殘留，且除去上述露出的矽膜及上述埋設膜。
  24. 如申請專利範圍第2項或第4項所述的半導體基板製品的製造方法，其中將上述水溶液的溫度設為85℃以上且99℃以下。
  25. 如申請專利範圍第2項至第4項中任一項所述的半導體基板製品的製造方法，其中將上述半導體基板的溫度設為81℃以上且94℃以下。
  26. 如申請專利範圍第1項至第4項中任一項所述的半導體基板製品的製造方法，其中不具有除去氧化膜的預處理步驟。
  27. 一種蝕刻方法，包括以下步驟：準備包含7質量%以上且15質量%以下的四級烷基銨氫氧化 物的水溶液；及將該水溶液加熱至溫度80℃以上，並應用於多晶矽膜或非晶矽膜，而除去該膜的至少一部分，其中上述半導體基板包含Ti化合物，對該Ti化合物選擇性地蝕刻上述矽膜部分。
TW101150336A 2011-12-27 2012-12-27 半導體基板製品的製造方法以及其利用的蝕刻方法 TWI614804B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-286576 2011-12-27
JP2011286576 2011-12-27

Publications (2)

Publication Number Publication Date
TW201334056A TW201334056A (zh) 2013-08-16
TWI614804B true TWI614804B (zh) 2018-02-11

Family

ID=48697436

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101150336A TWI614804B (zh) 2011-12-27 2012-12-27 半導體基板製品的製造方法以及其利用的蝕刻方法

Country Status (5)

Country Link
US (1) US9159572B2 (zh)
JP (2) JP2013153161A (zh)
KR (1) KR101554190B1 (zh)
TW (1) TWI614804B (zh)
WO (1) WO2013099955A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997391B2 (en) 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
JP6800675B2 (ja) * 2016-09-26 2020-12-16 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法及び基板処理装置
US10727055B2 (en) * 2017-02-10 2020-07-28 International Business Machines Corporation Method to increase the lithographic process window of extreme ultra violet negative tone development resists
JP7064905B2 (ja) * 2018-03-05 2022-05-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
WO2020145002A1 (ja) * 2019-01-10 2020-07-16 東京エレクトロン株式会社 基板処理装置、および基板処理方法
CN113439326A (zh) * 2019-02-13 2021-09-24 株式会社德山 含有次氯酸根离子和pH缓冲剂的半导体晶圆的处理液
EP3929966A4 (en) * 2019-02-19 2022-04-06 Mitsubishi Chemical Corporation CLEANING LIQUID FOR CERIUM COMPOUND REMOVAL, METHOD FOR CLEANING, AND METHOD FOR FABRICATING SEMICONDUCTOR WAFER

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251275A (ja) * 1989-03-22 1990-10-09 Yamaha Corp ウェハの洗浄方法
TW478130B (en) * 1998-06-25 2002-03-01 Samsung Electronics Co Ltd Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made thereby
TW200518315A (en) * 2003-09-04 2005-06-01 Micron Technology Inc Support for vertically-oriented capacitors during the formation of a semiconductor device
US20060046419A1 (en) * 2004-09-02 2006-03-02 Sandhu Gurtej S Double-sided container capacitors using a sacrificial layer
TW200818283A (en) * 2006-09-28 2008-04-16 Dainippon Screen Mfg Substrate processing apparatus and substrate processing method
JP2010135591A (ja) * 2008-12-05 2010-06-17 Asahi Kasei Chemicals Corp シリコンウェハーエッチング剤及びそれを用いたエッチング方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3238834B2 (ja) * 1994-10-12 2001-12-17 松下電器産業株式会社 薄膜パターンの形成方法および化学反応装置
JP2924770B2 (ja) * 1996-03-18 1999-07-26 日本電気株式会社 半導体装置の製造方法
JP3525791B2 (ja) * 1999-03-30 2004-05-10 株式会社デンソー 表面処理装置
JP2001267290A (ja) * 2000-03-16 2001-09-28 Denso Corp 半導体装置の製造方法
JP4415457B2 (ja) * 2000-06-05 2010-02-17 株式会社デンソー 半導体装置の製造方法
US6406982B2 (en) 2000-06-05 2002-06-18 Denso Corporation Method of improving epitaxially-filled trench by smoothing trench prior to filling
DE10109218A1 (de) * 2001-02-26 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherkondensators
JP3497841B2 (ja) * 2001-06-01 2004-02-16 長瀬産業株式会社 現像廃液再生装置及び現像廃液再生方法
JP4566556B2 (ja) * 2003-12-25 2010-10-20 ルネサスエレクトロニクス株式会社 枚葉式薬液処理方法
JP3994992B2 (ja) 2004-08-13 2007-10-24 三菱瓦斯化学株式会社 シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP2006351813A (ja) 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
TW200849488A (en) * 2007-06-08 2008-12-16 Nanya Technology Corp Deep trench and fabricating method thereof, trench capacitor and fabricating method thereof
JP2009259949A (ja) * 2008-04-15 2009-11-05 Elpida Memory Inc 半導体装置の製造方法
JP5869368B2 (ja) * 2011-03-04 2016-02-24 富士フイルム株式会社 キャパシタ構造の形成方法及びこれに用いられるシリコンエッチング液

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251275A (ja) * 1989-03-22 1990-10-09 Yamaha Corp ウェハの洗浄方法
TW478130B (en) * 1998-06-25 2002-03-01 Samsung Electronics Co Ltd Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made thereby
TW200518315A (en) * 2003-09-04 2005-06-01 Micron Technology Inc Support for vertically-oriented capacitors during the formation of a semiconductor device
US20060046419A1 (en) * 2004-09-02 2006-03-02 Sandhu Gurtej S Double-sided container capacitors using a sacrificial layer
TW200818283A (en) * 2006-09-28 2008-04-16 Dainippon Screen Mfg Substrate processing apparatus and substrate processing method
JP2010135591A (ja) * 2008-12-05 2010-06-17 Asahi Kasei Chemicals Corp シリコンウェハーエッチング剤及びそれを用いたエッチング方法

Also Published As

Publication number Publication date
TW201334056A (zh) 2013-08-16
WO2013099955A1 (ja) 2013-07-04
KR20140099955A (ko) 2014-08-13
JP6151384B2 (ja) 2017-06-21
JP2016054329A (ja) 2016-04-14
JP2013153161A (ja) 2013-08-08
KR101554190B1 (ko) 2015-09-18
US20140308819A1 (en) 2014-10-16
US9159572B2 (en) 2015-10-13

Similar Documents

Publication Publication Date Title
TWI614804B (zh) 半導體基板製品的製造方法以及其利用的蝕刻方法
TWI527110B (zh) 形成電容器結構的方法以及用於其的矽蝕刻液
JP5439466B2 (ja) シリコンエッチング方法、これに用いられるシリコンエッチング液、及びそのキット
KR101743101B1 (ko) 반도체 기판의 에칭 방법 및 반도체 소자의 제조 방법
TWI582230B (zh) A cleaning solution for a semiconductor element, and a cleaning method using the cleaning solution
TWI639900B (zh) 改質抗蝕劑的剝離方法、用於其的改質抗蝕劑的剝離液及半導體基板製品的製造方法
TW201523170A (zh) 改質抗蝕劑的剝離液、使用其的改質抗蝕劑的剝離方法及半導體基板製品的製造方法
WO2014115805A1 (ja) 半導体基板のエッチング方法、エッチング液及び半導体素子の製造方法並びにエッチング液のキット
JP5873270B2 (ja) エッチング方法、これに用いられるシリコンエッチング液、及び半導体基板製品の製造方法
KR102003235B1 (ko) 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액
TWI594315B (zh) 蝕刻方法和使用該方法的半導體基板製品以及半導體元件的製造方法
TWI553156B (zh) 液體蝕刻劑組成物，以及在ｄｒａｍ之電容器製程中使用上述液體蝕刻劑組成物之蝕刻製程
JP7449127B2 (ja) 基板処理液、基板処理方法および基板処理装置
JP6531406B2 (ja) 半導体装置の製造方法
JP2013153074A (ja) キャパシタ形成方法
JP2002231676A (ja) ウェハ洗浄方法及びウェハ洗浄装置
JP5674832B2 (ja) キャパシタ形成方法、半導体基板製品の製造方法、およびエッチング液
JP2013012614A (ja) エッチング方法及びこれに用いられるシリコンエッチング液
TW471098B (en) Method in making a storage node of stack capacitor upon silicon substrate