JP2018182119A - 半導体装置 - Google Patents
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Abstract
【課題】主電流回路からの信号回路への影響を抑制し、かつ、回路設計の自由度を向上させることが可能な技術を提供することを目的とする。【解決手段】半導体装置1は、ベース板3aと、絶縁層3bと、複数の回路パターン4〜10とを含むユニットパターン2と、半導体素子してのIGBT11a,11bおよびダイオード12a,12bとを備える。ユニットパターン2は、平面視にて互いに直交する第1,第2の辺を有する矩形形状である。ユニットパターン2において、ベース板3aおよび絶縁層3bはそれぞれ共通の一のベース板3aおよび共通の一の絶縁層3bである。複数の回路パターン4〜10はそれぞれ、ユニットパターン2の対向する第2の辺の間に渡って第1の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置される。少なくとも一部の回路パターンは、第2の辺と平行な方向に延在する配線により接続される。【選択図】図1
Description
本発明は、半導体装置に関し、特に部材を共通化することで製品のバリエーション設計を容易にする技術に関するものである。
半導体装置が製品としてラインナップされる場合、定格電流、電圧、および回路結線でいくつかのバリエーション設計が実施される。このとき、半導体装置を構成する部材のうち、ある程度は共通使用できるように部材設計が実施される。しかし、ベース板、絶縁基板、および樹脂絶縁銅ベース板等に関しては、いくつかの仕様が設計される必要があった。このため、製品設計時の負担が大きく、また、材料調達および製造管理上も負担になることが多かった。
このように、従来の方法では、ある程度の部材の共通化は図れるものの回路構成等によっては別設計の部材が必要となっていた。このため、製品ラインアップの数に比例して設計および管理部材の種類が多くなり、設計回数の増加、および部材の在庫管理の負担が大きくなるという問題があった。
部材を共通化した例として、例えば特許文献1には、半導体装置において、ケース体内にケース体の長手方向に延在する複数の半導体回路が並列に配置された構造が開示されている。この半導体装置を複数並べて配置することで、並列接続回路または7in1回路などを構成することが可能である。
しかしながら、特許文献1に記載の半導体装置では、半導体回路は半導体チップとゲート抵抗とを備えており、各半導体チップのゲート端子がゲート抵抗を個別に介して共通のゲート信号入力端子に接続されている。すなわち、各半導体チップのゲート端子からゲート信号入力端子に接続される配線(以下、「ゲート配線」という)が、半導体回路の延在方向と直交する方向に引き回されている。このため、主電流回路からの信号回路への影響が大きくなるという問題があった。
また、特許文献1に記載の半導体装置を用いて、並列接続回路または7in1回路などを構成する場合、ゲート配線を避けて隣接する半導体装置同士を接続する必要がある。このため、隣接する半導体装置同士を接続する配線が複雑になり、回路設計の自由度が低下するという問題があった。
そこで、本発明は、主電流回路からの信号回路への影響を抑制し、かつ、回路設計の自由度を向上させることが可能な技術を提供することを目的とする。
本発明に係る半導体装置は、ベース板と、前記ベース板の上面に設けられた絶縁層と、前記絶縁層の上面に設けられた複数の回路パターンとを含むユニットパターンと、前記ユニットパターンにおいて少なくとも一の前記回路パターンの上面に搭載された半導体素子とを備え、前記ユニットパターンは、平面視にて互いに直交する第1,第2の辺を有する矩形形状であり、前記ユニットパターンにおいて、前記ベース板および前記絶縁層はそれぞれ共通の一のベース板および共通の一の絶縁層であり、複数の前記回路パターンはそれぞれ、前記ユニットパターンの対向する前記第2の辺の間に渡って前記第1の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の前記回路パターンは、前記第2の辺と平行な方向に延在する配線により接続されたものである。
本発明によれば、複数の回路パターンはそれぞれ、ユニットパターンの対向する第2の辺の間に渡って第1の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の回路パターンは、第2の辺と平行な方向に延在する配線により接続された。
したがって、取り出し電極をユニットパターンの対向する第2の辺のどちら側にも配置することが可能となるため、回路設計の自由度を向上させることができる。また、複数の回路パターンは互いに直交したり交差しないため、主電流回路からの信号回路への影響を抑制できる。
<実施の形態1>
本発明の実施の形態1について、図面を用いて以下に説明する。図1は、実施の形態1に係る半導体装置1の平面図である。図2は、半導体装置1の右側面図である。図3は、図1の等価回路である。なお、図3では、図面の簡略化のためES1,ES2の図示を省略している。
本発明の実施の形態1について、図面を用いて以下に説明する。図1は、実施の形態1に係る半導体装置1の平面図である。図2は、半導体装置1の右側面図である。図3は、図1の等価回路である。なお、図3では、図面の簡略化のためES1,ES2の図示を省略している。
図1と図2に示すように、半導体装置1は、2in1回路を構成し、ユニットパターン2、IGBT11a,11b、およびダイオード12a,12bを備えている。ユニットパターン2は、ベース板3a、絶縁層3b、および回路パターン4〜10を備えている。ユニットパターン2は、平面視にて互いに直交する第1,第2の辺を有する長方形形状である。ここで、第1の辺とは、図1の左右方向に延びる2つの短辺である。第2の辺とは、図1の上下方向に延びる長辺である。なお、ユニットパターン2の平面視形状は矩形形状であればよく、長方形形状に代えて正方形形状であってもよい。
IGBT11a,11bおよびダイオード12a,12bは、Si基板を用いて構成されている。なお、IGBT11a,11bおよびダイオード12a,12bが半導体素子に相当する。
ベース板3aは、銅などを用いて構成され、平面視にて長方形形状である。絶縁層3bは、ベース板3aの上面全体に設けられている。ユニットパターン2において、ベース板3aおよび絶縁層3bはそれぞれ共通の一のベース板3aおよび共通の一の絶縁層3bである。なお、ベース板3aの平面視形状は矩形形状であればよく、長方形形状に代えて正方形形状であってもよい。
回路パターン4〜10は、絶縁層3bの上面に設けられている。回路パターン4〜10はそれぞれ、ユニットパターン2の対向する長辺の間に渡って短辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置されている。このため、取り出し電極をユニットパターン1の対向する長辺のどちら側にも配置することが可能となる。
回路パターン4〜10は互いに異なる種類である。より具体的には、回路パターン4の種類はG1、回路パターン5の種類はES1、回路パターン6の種類はCである。また、回路パターン7の種類はE、回路パターン8の種類はAC、回路パターン9の種類はES2、回路パターン10の種類はG2である。
主電流である比較的大きな電流は、回路パターン6と回路パターン8との間、または回路パターン8と回路パターン7との間に流れることになる。この主電流が信号回路である回路パターン4と回路パターン5との間、または回路パターン10と回路パターン9との間を跨いで流れる場合、主電流回路である回路パターン6,7,8の周囲に発生する磁界の影響で信号回路にノイズが乗ってしまう。しかし、回路パターン4〜10は互いに直交したり交差しないため、信号回路は、主電流回路で発生する磁界による影響を受け難い配置となっており、ノイズによる誤動作が発生しにくい。ここで、主電流回路とは回路パターン6,7,8であり、信号回路とは回路パターン4,5,9,10である。
ユニットパターン2において少なくとも一の回路パターンの上面に半導体素子が搭載されている。より具体的には、ユニットパターン2において回路パターン6の上面に、IGBT11aおよびダイオード12aが搭載され、回路パターン8の上面に、IGBT11bおよびダイオード12bが搭載されている。
図1に示すように、少なくとも一部の回路パターンは、長辺と平行な方向に延在する配線により接続されている。次にこの配線について説明する。
図1と図3に示すように、回路パターン4は、ボンディングワイヤ13dによりIGBT11aのゲート電極に接続されている。回路パターン5は、ボンディングワイヤ13cによりIGBT11aのエミッタセンス電極に接続され、ボンディングワイヤ14cによりダイオード12aのカソード電極に接続されている。
回路パターン7は、プレート配線13bによりIGBT11bのエミッタ電極に接続され、プレート配線14bによりダイオード12bのアノード電極に接続されている。回路パターン8は、プレート配線13aによりIGBT11aのエミッタ電極に接続され、プレート配線14aによりダイオード12aのアノード電極に接続されている。
回路パターン9は、ボンディングワイヤ13eによりIGBT11bのエミッタセンス電極に接続され、ボンディングワイヤ14dによりダイオード12bのカソード電極に接続されている。回路パターン10は、ボンディングワイヤ13fによりIGBT11bのゲート電極に接続されている。なお、長辺と平行な方向に延在する配線とは、プレート配線13a,13b,14a,14bおよびボンディングワイヤ13c〜13f,14c,14dである。
以上のように、実施の形態1に係る半導体装置1では、回路パターン4〜10はそれぞれ、ユニットパターン1の対向する長辺の間に渡って短辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、少なくとも一部の回路パターンは、長辺と平行な方向に延在する配線により接続された。
したがって、取り出し電極をユニットパターン1の対向する長辺のどちら側にも配置することが可能となるため、回路設計の自由度を向上させることができる。また、回路パターン4〜10は互いに直交したり交差しないため、主電流回路としての回路パターン4,5,9,10からの信号回路としての回路パターン6,7,8への影響を抑制できる。
なお、半導体素子として、Si基板を用いて構成されたIGBTおよびダイオードに代えて、SiC基板を用いて構成されたMOSFETおよびSiC基板を用いて構成されたダイオードなど、基板厚み方向へ電流を流すパワー素子全般を採用することも可能である。また、半導体装置1は、2in1回路以外であってもよく、例えば1in1回路、チョッパー回路、およびブレーキ回路を構成することも可能である。
<実施の形態2>
次に、実施の形態2に係る半導体装置について説明する。図4は、実施の形態2に係る半導体装置1Aの平面図である。図5は、実施の形態2の変形例に係る半導体装置1Bの平面図である。なお、実施の形態2において、実施の形態1で説明したものと同一の構成要素については同一符号を付して説明は省略する。
次に、実施の形態2に係る半導体装置について説明する。図4は、実施の形態2に係る半導体装置1Aの平面図である。図5は、実施の形態2の変形例に係る半導体装置1Bの平面図である。なお、実施の形態2において、実施の形態1で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図4に示すように、実施の形態2では、半導体装置1Aは並列接続回路を構成し、2つのユニットパターン2を備えている。2つのユニットパターン2は、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。
図5に示すように、半導体装置1Bは7in1回路を構成し、3つのユニットパターン2と、1つのユニットパターン2Aを備えている。ユニットパターン2Aは、IGBT11aおよびダイオード12bを備えておらず、IGBT11bおよびダイオード12aのみ備えている。3つのユニットパターン2と1つのユニットパターン2Aは、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。さらに、図5において右端のユニットパターン2の右側にユニットパターン2Aが配置されている。この場合も、同じ種類の回路パターン同士が隣り合うように、長辺同士を隣接させた状態で配置されている。
図4と図5に示すように、同じ種類の回路パターン同士が最短距離で隣接することから、同じ種類の回路パターン同士を接続するボンディングワイヤ15も直線かつ最短距離で接続することができる。このように、同じ種類の回路パターン同士を接続することで、図4に示す並列接続回路および図5に示す7in1回路を必要最小限の接続で簡単に構成することができる。
これにより、共通部材を使用した複数の製品ラインナップを実現することができるため、設計および管理部材の種類が減少し、設計回数の減少、および部材在庫管理の負担を軽減できる。なお、同じ種類の回路パターン同士を接続する際に、ボンディングワイヤ15に代えて接続電極など既知の接続方法を用いることも可能である。
また、回路パターンにおける主電流回路と信号回路の両方に対してボンディングワイヤ15の複雑な引き回しは必要なく、特許文献1に記載の構造に比べて簡単な接続で並列接続回路および7in1回路を構成することができる。なお、図示していないが、4in1回路および6in1回路なども簡単に構成することができる。
以上より、半導体装置1A,1Bの小型化、エネルギー消費量の削減、歩留り向上、および環境負荷の低減を図ることが可能となる。
<実施の形態3>
次に、実施の形態3に係る半導体装置について説明する。図6は、実施の形態3に係る半導体装置1Cの分解斜視図であり、封止樹脂26が充填される前の図面である。図7は、半導体装置1Cの斜視図である。なお、実施の形態3において、実施の形態1,2で説明したものと同一の構成要素については同一符号を付して説明は省略する。
次に、実施の形態3に係る半導体装置について説明する。図6は、実施の形態3に係る半導体装置1Cの分解斜視図であり、封止樹脂26が充填される前の図面である。図7は、半導体装置1Cの斜視図である。なお、実施の形態3において、実施の形態1,2で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図6と図7に示すように、実施の形態3では、半導体装置1Cは、図4に示した半導体装置1Aに対して、ケース20および封止樹脂26をさらに備えている。なお、図6では図面を見やすくするために、IGBT、ダイオード、プレート配線、およびボンディングワイヤの図示を省略している。
ケース20は、平面視にて矩形枠形状である。ケース20は、並列接続された2つのユニットパターン2の上端部の側面を覆うことが可能に、ケース20の内周部の平面視輪郭が、並列接続された2つのユニットパターン2の平面視輪郭よりも少し大きく形成されている。
ケース20の一辺に信号端子21a,21b、C端子22、E端子23、AC端子24、および信号端子25a,25bが設けられている。ケース20が2つのユニットパターン2の上端部に取り付けられた状態で、信号端子21a,21b、C端子22、E端子23、AC端子24、および信号端子25a,25bが、それぞれ回路パターン4〜10に隣り合う位置に位置している。このため、信号端子21a,21b、C端子22、E端子23、AC端子24、および信号端子25a,25bと回路パターン4〜10が、それぞれ接続される。
封止樹脂26は、ケース20内に充填され2つのユニットパターン2の上面を封止することで、2つのユニットパターン2を固定している。半導体装置1Cの底面が分割された状態、すなわち、2つのユニットパターン2が分割された状態であるため、熱ストレス応力等による搭載チップおよび回路パターン4〜10へのダメージを軽減できる。
ケース20を用いてケース20内に封止樹脂26を充填した場合について説明したが、ケース20を用いることなく、2つのユニットパターン2全体を封止する封止樹脂により2つのユニットパターン2を固定したフルモールドタイプの半導体装置を構成することも可能である。この場合にも、2つのユニットパターン2が分割された状態であるため、熱ストレス応力等による搭載チップおよび回路パターン4〜10へのダメージを軽減できる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
1,1A,1B,1C 半導体装置、2,2A ユニットパターン、3a ベース板、3b 絶縁層、4〜10 回路パターン、11a,11b IGBT、12a,12b ダイオード、13a,13b,14a,14b プレート配線、13c〜13f,14c,14d ボンディングワイヤ、20 ケース、26 封止樹脂。
Claims (4)
- ベース板と、前記ベース板の上面に設けられた絶縁層と、前記絶縁層の上面に設けられた複数の回路パターンとを含むユニットパターンと、
前記ユニットパターンにおいて少なくとも一の前記回路パターンの上面に搭載された半導体素子と、
を備え、
前記ユニットパターンは、平面視にて互いに直交する第1,第2の辺を有する矩形形状であり、
前記ユニットパターンにおいて、
前記ベース板および前記絶縁層はそれぞれ共通の一のベース板および共通の一の絶縁層であり、
複数の前記回路パターンはそれぞれ、前記ユニットパターンの対向する前記第2の辺の間に渡って前記第1の辺と平行な方向に延在し、かつ、互いに間隔をあけて分離して平行に配置され、
少なくとも一部の前記回路パターンは、前記第2の辺と平行な方向に延在する配線により接続された、半導体装置。 - 前記ユニットパターンは複数であり、
複数の前記ユニットパターンは、同じ種類の前記回路パターン同士が隣り合うように、前記第2の辺同士を隣接させた状態で配置された、請求項1記載の半導体装置。 - 複数の前記ユニットパターンの上端部の側面を覆うケースと、前記ケース内に充填され複数の前記ユニットパターンの上面を封止する封止樹脂とをさらに備えた、請求項2記載の半導体装置。
- 複数の前記ユニットパターンを封止する封止樹脂をさらに備えた、請求項2記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114334883A (zh) * | 2020-09-30 | 2022-04-12 | 三菱电机株式会社 | 半导体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297362A (ja) * | 1992-08-26 | 1995-11-10 | Eupec Europ G Fur Leistungshalbleiter Mbh & Co Kg | 電力用半導体モジュール |
JP2004319992A (ja) * | 2003-04-10 | 2004-11-11 | Semikron Elektron Gmbh | モジュール構成式のパワー半導体モジュール |
JP2006179856A (ja) * | 2004-11-25 | 2006-07-06 | Fuji Electric Holdings Co Ltd | 絶縁基板および半導体装置 |
JP2009283567A (ja) * | 2008-05-20 | 2009-12-03 | Toyota Industries Corp | 半導体装置 |
-
2017
- 2017-04-17 JP JP2017081291A patent/JP2018182119A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297362A (ja) * | 1992-08-26 | 1995-11-10 | Eupec Europ G Fur Leistungshalbleiter Mbh & Co Kg | 電力用半導体モジュール |
JP2004319992A (ja) * | 2003-04-10 | 2004-11-11 | Semikron Elektron Gmbh | モジュール構成式のパワー半導体モジュール |
JP2006179856A (ja) * | 2004-11-25 | 2006-07-06 | Fuji Electric Holdings Co Ltd | 絶縁基板および半導体装置 |
JP2009283567A (ja) * | 2008-05-20 | 2009-12-03 | Toyota Industries Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114334883A (zh) * | 2020-09-30 | 2022-04-12 | 三菱电机株式会社 | 半导体装置 |
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