KR102664547B1 - 회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법 - Google Patents

회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법 Download PDF

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KR102664547B1
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엘비르 카리마노빅
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

일 실시예에서, 하프-브리지 회로 및 주 표면을 갖는 기판을 포함하는 회로 레이아웃이 제공된다. 하프-브리지 회로는 고전압 노드, 저전압 노드 및 출력 노드를 포함한다. 하이 측 스위치 및 로우 측 스위치는 직렬로 커플링되며 쌍(pair)을 제공하고, 고전압 노드와 저전압 노드 사이에 n개의 쌍이 병렬로 커플링되며, 여기서 n≥2이다. 출력 노드는 기판의 주 표면 상의 출력 커넥터에 의해 제공된다. 출력 커넥터는 기판의 주 표면에 수직인 축을 가지며, n개의 쌍은 기판의 주 표면 상에 배열되고, 출력 커넥터의 축 둘레에 균일하게 분포된다.

Description

회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법{CIRCUIT LAYOUT, REDISTRIBUTION BOARD, MODULE AND METHOD OF FABRICATING A HALF-BRIDGE CIRCUIT}
전력 변환, 예를 들어, DC-DC 변환 또는 AC-DC 변환과 같은 일부 애플리케이션에서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스 또는 IGBT(Insulated Gate Bipolar Transistor) 디바이스와 같은 트랜지스터 디바이스는 스위칭 회로 또는 스위칭 회로의 일부, 예를 들어, 하프-브리지 회로(half-bridge circuit)를 형성하도록 커플링될 수 있다. 일부 전력 애플리케이션은 개별 트랜지스터 디바이스가 스위칭할 수 있는 최대 전류보다 큰 전류의 스위칭을 요구한다. 그러한 애플리케이션에서, 다수의 트랜지스터 디바이스는 회로의 전류 반송 능력(current carrying capability)을 증가시키기 위해 병렬로 커플링될 수 있다.
문헌 US 2005/0122072 A1은 브러시리스(brushless) 직류 모터를 위한 구동 어셈블리의 전력 스케일링(power scaling)을 위한 장치를 개시한다. 장치는 모터의 각각의 "인-핸드(In-Hand)" 위상 권선에 연결된 하프-브리지 어셈블리의 다수의 그룹을 포함한다. 각각의 인-핸드 권선에 연결된 하프-브리지 어셈블리의 그룹을 효과적으로 병렬화함으로써, 위상 권선에 전달되는 전류는 하프-브리지 어셈블리의 스위칭 엘리먼트의 개별 전류 능력보다 커질 수 있다.
병렬로 커플링된 하프-브리지 어셈블리를 포함하는 회로 및 컴포넌트에 대한 추가의 개선이 요구된다.
일 실시예에서, 하프-브리지 회로 및 주 표면을 갖는 기판을 포함하는 회로 레이아웃이 제공된다. 하프-브리지 회로는 고전압 노드, 저전압 노드 및 출력 노드를 포함한다. 하이 측 스위치 및 로우 측 스위치는 직렬로 커플링되어 쌍(pair)을 제공하고, 고전압 노드와 저전압 노드 사이에 n개의 쌍이 병렬로 커플링되며, 여기서 n≥2이다. 출력 노드는 기판의 주 표면 상의 출력 커넥터에 의해 제공된다. 출력 커넥터는 기판의 주 표면에 수직인 축을 가지며, n개의 쌍은 기판의 주 표면 상에 배열되고, 출력 커넥터의 축 둘레에 균일하게 분포된다.
일부 실시예에서, n개의 쌍은, n개의 쌍 중 인접한 쌍들이 축을 중심으로 각도(α)만큼 회전되도록 축 둘레에 기판의 주 표면 상에 배열되며, α = 360°/n이다.
일부 실시예에서, n개의 쌍의 하이 측 스위치와 출력 커넥터 사이의 최단 시축선(line of sight)은 실질적으로 동일하고, n개의 쌍의 로우 측 스위치와 출력 커넥터 사이의 최단 시축선은 실질적으로 동일하다.
일부 실시예에서, 하이 측 스위치 및 로우 측 스위치는 출력 커넥터의 축 둘레에 교번적으로 배열된다.
일부 실시예에서, 하이 측 스위치 및 로우 측 스위치는 표시자(indicator)를 포함하고, 각각의 쌍의 하이 측 스위치의 표시자와 로우 측 스위치의 표시자는 반대 측면 방향을 향한다.
일부 실시예에서, 로우 측 스위치는 드레인 단자, 소스 단자 및 게이트 단자를 갖는 컨덕턴스 디바이스에 의해 제공되고, 각각의 로우 측 스위치의 드레인 단자의 에지는 출력 커넥터를 향한다.
회로 레이아웃은 바이패스 커패시터를 더 포함할 수 있으며, 각각의 쌍은 2개의 바이패스 커패시터와 연관되고, 2개의 바이패스 커패시터는 저전압 노드의 저전압 커넥터의 반대 측면들에 배열된다. 또한, 회로 레이아웃은 추가로, 하나 이상의 구동기 회로 ― 구동기 회로는 기판 상에 적층되는 구동기 기판 상에 장착됨 ―, 및/또는 커패시터 ― 커패시터는 기판 상에 적층되는 커패시터 기판 상에 장착됨 ― 를 더 포함할 수 있다.
실시예에서, 본원에서 설명된 실시예 중 임의의 하나의 회로 레이아웃을 포함하는 재분배 보드가 제공된다. 각각의 하이 측 스위치는 패키징된 트랜지스터 디바이스에 의해 제공되고, 각각의 로우 측 스위치는 패키징된 트랜지스터 디바이스에 의해 제공된다.
실시예에서, 본원에서 설명된 실시예 중 임의의 하나의 회로 레이아웃을 포함하는 모듈이 제공된다. 하이 측 스위치는 베어 트랜지스터 디바이스 다이에 의해 제공되고, 로우 측 스위치는 베어 트랜지스터 디바이스 다이에 의해 제공된다.
실시예에서, 하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법이 제공된다. 방법은 기판 상에 출력 커넥터를 제공하는 단계 ― 출력 커넥터는 하프-브리지 회로의 출력 노드를 제공하고 기판의 주 표면에 수직인 축을 가짐 ― 와, 축에 대해 하이 측 스위치 중 인접한 하이 측 스위치들 사이에 형성된 각도(α)가 360°/n이 되도록 기판의 주 표면 상에 n개의 하이 측 스위치를 배열하는 단계 ― 여기서, n ≥ 2 임 ― 와, 축에 대해 로우 측 스위치 중 인접한 로우 측 스위치들 사이에 형성된 각도(α)가 360°/n이 되도록 기판의 주 표면 상에 n개의 로우 측 스위치를 배열하는 단계를 포함한다. 로우 측 스위치 및 하이 측 스위치는 출력 커넥터의 축을 중심으로 교번적으로 배열된다.
일부 실시예에서, 방법은, 출력 노드를 갖는 한 쌍의 스위치를 형성하도록 n개의 하이 측 스위치 중 하나를 n개의 로우 측 스위치 중 하나와 직렬로 커플링하는 단계와, 스위치의 n개의 쌍을 형성하는 단계 ― 각각의 쌍은 로우 측 스위치와 직렬로 커플링되는 하이 측 스위치 및 출력 노드를 포함함 ― 와, 하이 측 노드와 저전압 노드 사이에서 스위치의 n개의 쌍을 병렬로 커플링하는 단계와, n개의 쌍의 출력 노드를 공통 출력 커넥터에 커플링하는 단계를 더 포함한다.
일부 실시예에서, n개의 하이 측 스위치는, 하이 측 스위치와 출력 커넥터 사이의 최단 시축선이 실질적으로 동일하도록 기판의 주 표면 상에 배열되고, n개의 로우 측 스위치는, 로우 측 스위치와 출력 커넥터 사이의 최단 시축선이 실질적으로 동일하도록 기판 상에 배열된다.
하이 측 스위치 및 로우 측 스위치 각각은 표시자를 포함할 수 있고, 방법은, 각각의 쌍의 하이 측 스위치 및 로우 측 스위치의 표시자가 반대 측면 방향을 향하도록 기판의 주 표면 상에 이웃한 하이 측 스위치 및 로우 측 스위치를 배열하는 단계를 더 포함할 수 있다.
일부 실시예에서, 각각의 로우 측 스위치는 드레인, 소스 및 게이트를 갖는 트랜지스터 디바이스에 의해 제공되고, 각각의 하이 측 스위치는 드레인, 소스 및 게이트를 갖는 트랜지스터 디바이스에 의해 제공된다. 방법은, 고전압 노드에 n개의 하이 측 스위치의 드레인을 병렬로 커플링하는 단계와, 저전압 노드에 n개의 로우 측 스위치의 소스를 병렬로 커플링하는 단계와, 로우 측 스위치의 드레인 및 하이 측 스위치의 소스를 출력 커넥터에 커플링하는 단계를 더 포함할 수 있다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 부가적인 특징 및 이점을 인지할 것이다.
도면의 엘리먼트는 반드시 서로에 대해 축척대로 그려진 것은 아니다. 유사한 참조 번호는 대응하는 유사한 부분을 지정한다. 다양한 예시된 실시예의 특징은 이 특징이 서로 배제하지 않는 한 커플링될 수 있다. 예시적인 실시예는 도면에서 도시되며 이어지는 설명에서 상세히 설명된다.
도 1은 병렬로 커플링된 다수의 트랜지스터 디바이스를 포함하는 하프-브리지 회로의 회로도를 예시한다.
도 2는 병렬로 커플링된 다수의 트랜지스터 디바이스를 포함하는 하프-브리지 회로에 대한 회로 레이아웃의 평면도를 예시한다.
도 3은 병렬로 커플링된 다수의 트랜지스터 디바이스를 포함하는 하프-브리지를 제공하기 위한 회로 레이아웃의 일부의 단면도를 예시한다.
도 4는 병렬로 커플링된 다수의 트랜지스터 디바이스를 포함하는 하프-브리지 회로를 제공하기 위한 모듈의 단면도를 예시한다.
도 5는 회로 레이아웃을 갖는 재분배 보드를 포함하는 구조의 사시도를 예시한다.
도 6은 회로 레이아웃에 사용될 수 있는 저전압 커넥터의 일부의 사시도를 예시한다.
도 7a는 병렬로 커플링된 트랜지스터 디바이스의 2개의 쌍을 포함하는 회로 배열의 개략적 평면도를 예시한다.
도 7b는 병렬로 커플링된 트랜지스터 디바이스의 3개의 쌍을 포함하는 회로 레이아웃의 평면도를 예시한다.
도 7c는 병렬로 커플링된 트랜지스터 디바이스의 6개의 쌍을 포함하는 회로 레이아웃의 평면도를 예시한다.
도 8은 하프-브리지 회로를 제조하기 위한 방법의 흐름도를 예시한다.
다음의 상세한 설명에서, 본 발명의 실시예의 일부를 형성하는 첨부 도면에 대한 참조가 행해지며, 도면은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시한다. 이와 관련하여, "최상부", "최하부", "앞", "뒤", "선행", "후행" 등과 같은 방향성 용어는 설명되는 도면(들)의 배향(orientation)을 참조하여 사용된다. 실시예의 컴포넌트는 다수의 상이한 배향으로 포지셔닝될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되며 어떠한 방식으로도 제한적이지 않다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예가 활용될 수 있고 구조적 또는 논리적 변화가 이루어질 수 있다는 것이 이해될 것이다. 본 발명의 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구항에 의해 정의된다.
다수의 예시적인 실시예가 아래에서 설명될 것이다. 이 경우에, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 기호에 의해 식별된다. 본 설명의 맥락에서, "측면(lateral)" 또는 "측면 방향(lateral direction)"은 반도체 재료 또는 기판의 측면 범위에 대체로 평행하게 이어지는 범위 또는 방향을 의미하는 것으로 이해되어야 한다. 따라서, 측면 방향은 이 표면 또는 측면(side)과 대체로 평행하게 연장된다. 이것과는 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이 표면 또는 측면에 대해 그리고 이에 따라 측면 방향에 대해 대체로 수직으로 이어지는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 기판의 두께 방향으로 이어진다.
본 명세서에 사용된 바와 같이, 층, 구역 또는 기판과 같은 엘리먼트는 다른 엘리먼트 "상에" 있거나 다른 엘리먼트 "상에서" 연장되는 것으로 지칭될 때, 그 엘리먼트는 다른 엘리먼트 상에 직접 있거나 다른 엘리먼트 상에서 직접 연장될 수 있거나 또는 개재 엘리먼트가 또한 존재할 수 있다. 대조적으로, 엘리먼트가 다른 엘리먼트 "상에 직접" 있거나 다른 엘리먼트 "상에서 직접" 연장되는 것으로 지칭될 때, 어떠한 개재 엘리먼트도 존재하지 않는다.
본 명세서에 사용된 바와 같이, 엘리먼트가 다른 엘리먼트에 "연결"되거나 "커플링"되는 것으로 지칭될 때, 그 엘리먼트는 다른 엘리먼트에 직접 연결되거나 커플링될 수 있거나 또는 개재 엘리먼트가 존재할 수 있다. 대조적으로, 엘리먼트가 다른 특징 또는 엘리먼트에 "직접 연결"되거나 "직접 커플링"되는 것으로 지칭될 때, 어떠한 개재 엘리먼트도 존재하지 않는다.
도 1은 병렬로 된 다수의 스위치를 포함하는 하프-브리지 회로(10)의 회로도를 예시한다.
도 1에 예시된 실시예에서, 하프-브리지(10)는 병렬로 커플링된 8개의 스위치(Q1 내지 Q8)를 포함한다. 하프-브리지 회로(10)는 스위치의 4개의 쌍(11, 12, 13, 14)을 포함하며, 각각의 쌍(11, 12, 13, 14)의 2개의 스위치는 직렬로 커플링된다. 예를 들어, 쌍(11)은 직렬로 커플링된 스위치(Q1 및 Q2)를 포함하고, 쌍(12)은 직렬로 커플링된 스위치(Q3 및 Q4)를 포함한다. 스위치의 각각의 쌍(11, 12, 13, 14)은 고전압 노드(17)와 저전압 노드(18)(예시된 실시예에서, 접지임) 사이에 병렬로 커플링된다. 각각의 쌍(11, 12, 13, 14)의 직렬 커플링된 스위치들 사이에 형성된 노드(19)는 공통 출력 노드(20)에 커플링된다.
각각의 스위치(Q1 내지 Q8)는 트랜지스터 디바이스에 의해 제공될 수 있으며, 이에 의해 각각의 쌍(11, 12, 13, 14)의 트랜지스터 디바이스(15, 16)는 직렬로 커플링된다. 스위치(Q1 내지 Q8)는 각각, MOSFET 디바이스, 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; IGBT) 디바이스 또는 BJT(bipolar junction transistor) 디바이스와 같은 트랜지스터 디바이스(15, 16)를 포함할 수 있다.
본원에서 사용되는 바와 같이, 트랜지스터 디바이스(15, 16) 각각은 소스, 드레인 및 게이트를 포함한다. 본원에 사용되는 바와 같이, 트랜지스터 디바이스의 전극 또는 단자는 소스, 드레인 및 게이트로서 지칭된다. 따라서, 이 용어는 또한 절연 게이트 바이폴라 트랜지스터와 같은 다른 유형의 디바이스의 기능적으로 동등한 단자를 포함한다. 예를 들어, 여기에서 사용되는 바와 같이, "소스"라는 용어는 MOSFET 디바이스의 소스뿐만 아니라 절연 게이트 바이폴라 트랜지스터(IGBT) 디바이스의 이미터 및 BJT 디바이스의 이미터를 포함하고, "드레인"이라는 용어는 MOSFET 디바이스의 드레인뿐만 아니라 절연 게이트 바이폴라 트랜지스터(IGBT) 디바이스의 컬렉터 및 BJT 디바이스의 컬렉터를 포함하며, "게이트"라는 용어는 MOSFET 디바이스의 게이트뿐만 아니라 절연 게이트 바이폴라 트랜지스터(IGBT) 디바이스의 게이트 및 BJT 디바이스의 베이스를 포함한다.
일부 실시예에서, 각각의 스위치(Q1 내지 Q8)는 MOSFET 디바이스와 같은 단일 트랜지스터 디바이스를 포함하거나, IGBT 디바이스와 같이, 다이오드와 병렬로 커플링된 트랜지스터 디바이스를 포함할 수 있다.
각각의 쌍(11, 12, 13, 14)은 직렬로 커플링된 하이 측 스위치(Q1, Q3, Q5, Q7) 및 로우 측 스위치(Q2, Q4, Q6, Q8)를 포함한다. 각각의 쌍은 하프-브리지 어셈블리로 간주될 수 있다. 트랜지스터 디바이스(15, 16)의 쌍(11)을 참조하면, 트랜지스터 디바이스(15)는 하이 측 스위치를 제공하고 트랜지스터 디바이스(16)는 로우 측 스위치를 제공한다. 로우 측 스위치(16)의 소스 단자는 저전압 노드(18)에 커플링되고, 로우 측 스위치(16)의 드레인은 노드(19)에서 하이 측 스위치(15)의 소스에 전기적으로 커플링된다. 하이 측 스위치(15)의 드레인은 고전압 노드(17)에 전기적으로 커플링된다. 로우 측 스위치(16)의 게이트는 노드(21)에서 게이트 구동기에 커플링되고, 하이 측 스위치(15)의 게이트는 노드(22)에서 게이트 구동기에 커플링된다.
스위치의 각각의 쌍(11, 12, 13, 14)은 2개의 바이패스 커패시터(23, 24)를 포함할 수 있으며, 이 바이패스 커패시터(23, 24)는 서로 병렬로 커플링되고 로우 측 스위치(16)의 소스(및 이에 따라 저전압 노드(18))와 하이 측 스위치(15)의 드레인(및 이에 따라 고전압 노드(17)) 사이에 있다. 스위치의 추가의 쌍들(12, 13, 14) 각각은 동일한 구조를 갖는다. 결과적으로, 하프-브리지 회로(10)는, 고전압 노드(17)와 저전압 노드(18) 사이에 병렬로 커플링되고 공통 출력 노드(20)에 커플링된 출력 노드(19)를 갖는 4개의 하이 측 스위치(Q1, Q3, Q5, Q7) 및 4개의 로우 측 스위치(Q2, Q4, Q6, Q8)를 포함한다.
도 1에 예시된 하프-브리지 회로(10)에서, 8개의 스위치(Q1 내지 Q8)가 제공된다. 그러나, 하프-브리지 회로(10)는 스위치들 각각의 정격 전류 및 하프-브리지 회로의 원하는 전류 반송 능력에 의존하여, 병렬로 커플링된 8개보다 적은 스위치 또는 병렬로 커플링된 8개 초과의 스위치를 포함할 수 있다.
본 발명의 실시예에 따라, 하프-브리지 회로를 형성하도록 병렬로 커플링된 스위치의 2개 이상의 쌍의 물리적 배열이 스위치의 쌍들 각각의 전류 반송 능력을 동일하게 하도록 설계되는 회로 레이아웃이 제공된다.
예를 들어, 스위치가 도 1의 회로도를 복제하는 패턴으로 물리적으로 배열되는 경우, 고전압 노드 및 저전압 노드는 도전성 버스에 의해 형성되며, 이 도전성 버스는 한 단부에서, 예를 들어, 쌍(11)에 인접하게 커플링되는 커넥터를 갖는다(쌍(12, 13, 14)은 커넥터로부터 멀어지는 거리에 배열됨). 이는 스위치의 쌍들(11, 12, 13, 14) 사이의 비균일 또는 비동일 전류 공유로 이어질 수 있어서, 하프-브리지 회로의 전류 스위칭 능력은, 스위치의 4개의 쌍을 고전압 노드와 저전압 노드 사이에서 병렬로 연결함으로써 이론적으로 가능한 것보다 낮게 된다.
본 발명의 실시예에 따라, 스위치(Q1 내지 Q8)의 물리적 배열이 스위치의 쌍들 사이의 보다 균일한 전류 분포를 제공하고 스위치의 쌍들 사이의 전류 공유를 동일하게 하는 것을 돕는 회로 레이아웃이 제공된다. 일부 실시예에서, 이는 단일 출력 커넥터를 제공함으로써 그리고 스위치의 쌍의 출력 노드와 출력 커넥터 사이의 물리적 거리를 동일하게 함으로써 달성될 수 있다. 고전압 노드에 커플링된 고전압 커넥터와 하이 측 스위치 사이의 물리적 거리를 동일하게 함으로써 그리고 저전압 노드에 커플링된 저전압 커넥터와 로우 측 스위치 사이의 물리적 거리를 동일하게 함으로써 쌍들 사이의 전류 분포 또는 공유에 대해 추가적인 균등화가 달성될 수 있다.
도 2는, 직렬로 커플링된 스위치의 4개의 쌍(33, 34, 35, 36)(각각의 쌍(33, 34, 35, 36)은 고전압 노드와 저전압 노드 사이에서 병렬로 커플링됨)을 포함하는 하프-브리지 회로를 제공하도록 전기적으로 커플링되는, 기판(32)의 표면(31) 상에 배열되는 8개의 스위치(Q1 내지 Q8)를 포함하는 회로 레이아웃(30)의 평면도를 예시한다. 쌍(33, 34, 35, 36)은 도 1에 예시된 회로도의 쌍(11, 12, 13, 14)에 대응할 수 있다. 유사하게, 스위치(Q1 내지 Q8)는 도 1에 예시된 회로도의 스위치(Q1 내지 Q8)에 대응할 수 있다. 스위치의 쌍 또는 하프-브리지 어셈블리(33)는 스위치(Q1 및 Q2)를 포함하고, 스위치의 쌍 또는 하프-브리지 어셈블리(34)는 스위치(Q3 및 Q4)를 포함하고, 스위치의 쌍 또는 하프-브리지 어셈블리(35)는 스위치(Q5 및 Q6)를 포함하고, 스위치의 쌍 또는 하프-브리지 어셈블리(36)는 스위치(Q7 및 Q8)를 포함한다.
스위치의 각각의 쌍(33, 34, 35, 36)은 기판(32)의 표면(31) 상에 배열된 출력 커넥터(38)에 의해 제공된 출력 노드(37)에 커플링된 노드를 포함한다. 출력 커넥터(38)는 기판(32)의 측면 중심(lateral center)을 향해 배열되고, 기판(32)의 주 표면(31)에 실질적으로 수직으로 연장되는 축(39)을 포함한다. 데카르트 좌표계를 사용하여, 기판(32) 및 도면의 평면은, 도 2에 표시된 바와 같이 기판(32) 및 도면의 평면에 수직이고 z 방향으로 연장되는 축(39)과 더불어, xy 평면에 놓여있는 것으로 설명될 수 있다.
이를테면, 도 2에 예시된 일부 실시예에서, 스위치(Q1 내지 Q8)의 쌍(33, 34, 35, 36)은 출력 커넥터(38)의 축(39) 둘레에 분포되어서, 스위치(Q1 내지 Q8)의 쌍(33, 34, 35, 36)은 출력 커넥터(38)의 모든 측면에 인접하여 측면 방향으로 배열된다. 스위치(Q1 내지 Q8)의 쌍(33, 34, 35, 36)은 출력 커넥터(38)의 축(39) 둘레에 균일하게 분포되는 것으로 간주될 수 있다.
출력 커넥터(38)는 기판(32)의 주 표면(31) 상에서 중앙에 배열되고, 스위치(Q1 내지 Q8)는 출력 커넥터(38)가 측면 방향에서 스위치(Q1 내지 Q8)에 의해 둘러싸이도록 출력 커넥터(38)에 인접하게 측면 방향으로 배열된다. 일부 실시예에서, 스위치(Q1 내지 Q8)는 출력 커넥터(38) 둘레에 실질적으로 원형 또는 링형 배열을 가질 수 있다. 출력 커넥터(38)의 축(39)과 수직으로 정렬된 중심점을 갖는 기판(32)의 각각의 사분면에서의 스위치(Q1 내지 Q8)의 밀도는 가능한 한 동일하고 실질적으로 동일할 수 있어서, 출력 커넥터(38)의 축(39) 둘레의 스위치의 분포는 균일하거나 균질하다. 예를 들어, 도 2에 예시된 기판(32)의 각각의 사분면은 스위치에 의해 점유된 영역을 포함하며, 이 점유된 영역은 2개의 스위치의 영역에 대응한다. 단일 공통 출력 커넥터와 관련하여 스위치 및 스위치의 쌍의 이러한 물리적 배열은 스위치의 쌍들 사이의 동일한 전류 공유를 조장한다.
예시되지 않은 일부 실시예에서, 스위치의 쌍은 출력 커넥터의 모든 측면에 인접하여 측면 방향으로 배열될 수 있어서, 출력 커넥터와 스위치의 쌍들 각각의 미리 결정된 지점 사이의 그리고/또는 출력 커넥터의 축과 스위치의 쌍들 각각의 미리 결정된 지점 사이의 최단 시축선은 가능한 유사하고 실질적으로 동일할 수 있다. 이 물리적 배열은 또한 스위치의 쌍들 사이의 동일화된 전류 공유를 조장한다. 미리 결정된 지점은 예를 들어, 로우 측 스위치의 드레인, 스위치의 쌍에 의해 점유된 영역의 측면 중심, 또는 로우 측 스위치의 드레인과 하이 측 스위치의 소스 사이의 최단 시축선의 중심일 수 있다.
각각의 스위치(Q1 내지 Q8)는 소스(S), 드레인(D) 및 게이트(G)를 포함하며, 예를 들어, 스위치(Q1)는 소스(S1), 드레인(D1) 및 게이트(G1)를 포함하고, 스위치(Q2)는 소스(S2), 드레인(D2) 및 게이트(G2)를 포함한다. 도 2에 도시된 실시예에서, 스위치(Q1 내지 Q8) 각각은 드레인 단자(D), 소스 단자(S) 및 게이트 단자(G)를 갖는 트랜지스터 디바이스, 예를 들어, MOSFET 디바이스를 포함하며, 여기서 드레인 단자(D)는 트랜지스터 디바이스의 제 1 측면 상에 배열되고 소스 단자(S) 및 게이트 단자(G)는 트랜지스터 디바이스의 반대 측면 상에 배열된다. 트랜지스터 디바이스는 트랜지스터 디바이스를 포함하는 반도체 다이가 패키지 내에 수용되는 패키징된 트랜지스터 디바이스일 수 있거나, 또는 트랜지스터 디바이스는 베어(bare) 트랜지스터 디바이스 다이일 수 있다.
쌍(33)은 스위치(Q1 및 Q2)를 포함하며, 여기서 Q1은 하프-브리지 어셈블리의 쌍의 하이 측 스위치이고, Q2는 로우 측 스위치이다. 쌍(33)의 로우 측 스위치를 형성하는 트랜지스터 디바이스(Q2)의 드레인 단자(D2)는 출력 커넥터(38)를 향하고 트랜지스터 디바이스(Q2)의 소스 단자(S2) 및 게이트 단자(G2)는 출력 커넥터(38)를 등진다. 쌍(33)의 하이 측 스위치를 제공하는 스위치(Q1)는 x 방향으로 쌍(33)의 로우 측 스위치를 제공하는 스위치(Q2)에 측면 방향으로 인접하게 배치되고, 스위치(Q2)와 정렬되어서, 드레인 단자(D1)는 로우 측 스위치(Q2)의 소스 단자(S2) 및 게이트 단자(G2)와 x 방향으로 측면 방향으로 정렬되게 되고, 하이 측 스위치(Q1)의 소스 단자(S1) 및 게이트 단자(G1)는 로우 측 스위치(Q2)의 드레인 단자(D2)와 x 방향으로 측면 방향으로 정렬되게 배열된다.
쌍(33)의 로우 측 스위치(Q2)는 도 2의 평면도에서, y 방향으로 출력 커넥터(38) 위에 배열된다. 쌍(33)의 하이 측 스위치(Q1)는 출력 커넥터(38)의 위에 그리고 좌측에 배열된다.
스위치(Q1, Q2)는 각각 스위치의 배향이 인식 가능한 적어도 하나의 표시자(40)를 포함한다. 예를 들어, 각각의 스위치(Q1, Q2)는 도트(dot) 또는 게이트 단자(G)의 포지션을 나타내는 다른 마크 형태의 표시자를 포함할 수 있다. 예를 들어, 도 2에 예시된 도면에서, 게이트 단자(G2)는 위를 향하고 게이트 단자(G1)는 아래를 향하는 것처럼, 쌍(33)의 스위치(Q1, Q2)는 예를 들어, 반대 측면 방향을 향한다.
각각의 쌍(33, 34, 35, 36)의 스위치, 예를 들어, 쌍(34)의 스위치(Q3 및 Q4)는 쌍 내에서, 쌍(33)의 것과 동일한 물리적 배열의 트랜지스터 디바이스 및 그의 단자를 갖는다. Q3이 로우 측 스위치를 형성하고 Q4가 하이 측 스위치를 형성하는 스위치(Q3, Q4)의 쌍(34)이 출력 커넥터(38)에 대해 기판(32)의 표면(31) 상에 배열되어서, 로우 측 스위치(Q4)의 드레인(D4)은 출력 커넥터(38)에 인접하게 그리고 x 방향으로 출력 커넥터(38)의 우측에 수평으로 배열되게 된다. 쌍(34)의 하이 측 스위치(Q3)는 쌍(33)의 로우 측 스위치(Q2)로부터 x 방향으로 인접하게 측면 방향으로 그리고 출력 커넥터(38) 위에 그리고 우측에 배열된다. 쌍(34)의 로우 측 스위치(Q4)의 드레인(D4) 및 하이 측 스위치(Q3)의 소스(S3) 및 게이트(G3)는 y 방향으로 측면 방향으로 정렬된다.
쌍(34)은 쌍(33)으로부터 90°의 각도를 거쳐 회전되는 것으로 간주될 수 있다. 결과적으로, 스위치(Q2, Q4)의 드레인 단자(D2, D4)는 각각, x 방향 및 y 방향에서 서로 실질적으로 수직으로 배열된다.
유사하게, Q6이 로우 측 스위치를 형성하고 Q5가 하이 측 스위치를 형성하는 스위치(Q5 및 Q6)의 쌍(35)이 기판(32)의 표면(31) 상에 배열되어서, 로우 측 스위치(Q6)의 드레인(D6)이 출력 커넥터(38)를 향하게 되고 스위치(Q6)는 y 방향으로 출력 커넥터(38) 및 스위치(Q2)와 정렬되게 된다. 스위치(Q5)는 출력 커넥터(38)의 아래 그리고 우측에 배열되고 스위치(Q4)를 향한다. 쌍(35)의 로우 측 스위치(Q6)의 드레인(D6) 및 하이 측 스위치(Q5)의 소스(S5) 및 게이트(G5)는 x 방향으로 측면 방향으로 정렬된다. 스위치(Q5, Q6)의 쌍(35)은 쌍(34)으로부터 90°의 각도만큼 회전되는 것으로 간주될 수 있다. 결과적으로, 스위치(Q4, Q6)의 드레인 단자(D4, D6)는 각각, y 방향 및 x 방향에서 서로 실질적으로 수직으로 배열된다.
유사하게, 스위치(Q7, Q8)의 쌍(36)은 기판(32)의 기판(31) 상에 정렬되어서, 로우 측 스위치(Q8)의 드레인(D8)이 출력 커넥터(38)를 향하고 y 방향으로 출력 커넥터(38)의 좌측에 수평으로 정렬되고 포지셔닝된다. 스위치(Q7)의 소스(S7)는 스위치(Q6)를 향한다. 쌍(36)의 로우 측 스위치(Q8)의 드레인(D8) 및 하이 측 스위치(Q7)의 소스(S7) 및 게이트(G7)는 y 방향으로 측면 방향으로 정렬된다. 스위치(Q7, Q8)의 쌍(36)은 쌍(35)으로부터 90°의 각도만큼 회전되는 것으로 간주될 수 있다. 결과적으로, 스위치(Q6, Q8)의 드레인 단자(D6, D8)는 각각, x 방향 및 y 방향에서 서로 실질적으로 수직으로 배열된다. 스위치(Q7, Q8)의 쌍(36)은 쌍(33)으로부터 90°의 각도만큼 회전되는 것으로 간주될 수 있다. 결과적으로, 스위치(Q8, Q2)의 드레인 단자(D8, D2)는 서로 실질적으로 수직으로 배열된다.
하프-브리지 회로(31)의 하이 측 스위치(Q1, Q3, Q5, Q7)는 출력 커넥터(38)를 중심으로 실질적으로 원형 또는 링-형상 방향으로 하프-브리지 회로(31)의 로우 측 스위치(Q2, Q4, Q6, Q8)와 교번적으로 배열된다.
회로 레이아웃(30)은 또한 하프-브리지 회로의 저전압 노드에 커플링되는 4개의 저전압 커넥터(41, 42, 43, 44)를 포함한다. 이 실시예에서, 저전압 커넥터(41, 42, 43, 44)는 접지 커넥터이고, 도 2의 평면도에서 출력 커넥터(38)의 최상부, 최하부, 좌측 및 우측에 측면 방향으로 정렬된다. 저전압 커넥터(41)는 스위치(Q2)의 소스 단자(S2)에 인접하게 그리고 이와 정렬되게 배열된다. 저전압 커넥터(42)는 스위치(Q4)의 소스 단자(S4)에 인접하게 그리고 이와 정렬되게 배열되고, 저전압 커넥터(43)는 스위치(Q6)의 소스 단자(S6)에 인접하게 그리고 이와 정렬되게 배열되고, 고전압 커넥터(44)는 스위치(Q8)의 소스 단자(S8)에 인접하게 그리고 이와 정렬되게 배열된다. 저전압 커넥터(41 및 43)는 y 방향으로 측면 방향으로 정렬되고 저전압 커넥터(42 및 44)는 x 방향으로 측면 방향으로 정렬된다.
회로 레이아웃(30)은 또한 하프-브리지 회로의 고전압 노드에 커플링되는 4개의 고전압 커넥터(45, 46, 47, 48)를 포함한다. 고전압 커넥터(45, 46, 47, 48)는 기판(32)의 표면(31)의 4개의 코너들 각각에 배열된다. 도 2의 평면도에서, 고전압 커넥터(45)는 스위치(Q1)의 드레인 단자(D1)와 대각으로 정렬되는데, 즉, 이 드레인 단자(D1)의 위에 그리고 좌측에 배열되고, 고전압 커넥터(46)는 스위치(Q3)의 드레인 단자(D3)와 대각으로 정렬되는데, 즉, 이 드레인 단자(D3)의 위에 그리고 우측에 배열되고, 고전압 커넥터(47)는 스위치(Q5)의 드레인 단자(D5)와 대각으로 정렬되는데, 즉, 이 드레인 단자(D5)의 아래에 그리고 우측에 배열되고, 고전압 커넥터(48)는 스위치(Q7)의 드레인 단자(D7)와 대각으로 정렬되는데, 즉, 이 드레인 단자(D7)의 아래에 그리고 좌측에 배열된다. 고전압 커넥터(45, 46, 47, 48), 저전압 커넥터(41, 42, 43, 44) 및 출력 커넥터(38)는 그리드로 배열되는 것으로 간주될 수 있다.
각각의 쌍(33, 34, 35, 36)의 스위치(Q1 내지 Q8)는 직렬로 커플링되고 쌍(33, 34, 35, 36)은 고전압 노드와 저전압 노드 사이에 병렬로 커플링되어 도 1에 예시된 회로를 형성한다. 그러나, 스위치(Q1 내지 Q8)의 물리적 배열은 도 1에 예시된 바와 같이 회로 특징의 물리적 배열을 모사하지 않는다.
공통 출력 커넥터(38)와 관련하여 스위치(Q1 내지 Q8)의 물리적 배열은 하프-브리지 회로의 전류 반송 용량이 스위치의 쌍들(33, 34, 35, 36) 사이에서보다 균일하게 분포되는 것을 가능하게 하는데, 그 이유는 쌍(33, 34, 35, 36)과 출력 커넥터(38) 사이의 물리적 거리가 가능한 한 유사하기 때문이다. 또한, 하이 측 스위치(Q1, Q3, Q5, Q7)의 드레인 단자(D1, D3, D5, D7)와 고전압 커넥터(45, 46, 47, 48) 사이의 물리적 거리는 가능한 한 유사하고, 로우 측 스위치(Q2, Q4, Q6, Q8)의 소스 단자(S2, S4, S6, S8)와 저전압 커넥터(41, 42, 43, 44) 사이의 물리적 거리는 가능한 한 유사하다.
스위치의 각각의 쌍(33, 34, 35, 36)은 각도(α)만큼 그의 인접 이웃으로부터 축(39)을 중심으로 회전되며, 여기서 α = 360°/n이고, n은 쌍들의 수이다. 도 2에 예시된 실시예에서, n은 4여서, α는 약 90°이다. 실제로, 이상적인 각도(α)의 편차는 실용적인 배치 제약으로 인해 발생할 수 있다. 따라서, 각도(α)는 360°/n의 값으로부터의 편차를 포함한다. 각도(α)는 예를 들어, 360°/n ± 5°의 편차 범위를 포함할 수 있다.
하프-브리지 회로 내의 다른 수의 스위치에 대해, 회로 레이아웃은 또한 스위치의 각각의 쌍(33, 34, 35, 36)이 각도(α)만큼 그 인접 이웃으로부터 축(39)을 중심으로 회전되는 레이아웃 규칙을 따를 수 있으며, 여기서 α = 360°/n이고, n은 쌍의 수이고, n은 2 이상의 자연수이다. 이에 따라, n개의 하이 측 스위치 및 n개의 로우 측 스위치는 n개의 쌍에 대해 제공되며 각각의 하이 측 스위치가 360°/n 만큼 다음 하이 측 스위치로부터 축(39)을 중심으로 회전되고, 각각의 로우 측 스위치가 360°/n 만큼 다음 로우 측 스위치로부터 축(39)을 중심으로 회전되도록 교번적으로 배열될 수 있다.
도 1에 예시된 바와 같이, 하프-브리지 회로(30)는 바이패스 커패시터(C1 내지 C8)를 또한 포함할 수 있다. 일부 실시예에서, 2개의 바이패스 커패시터가 스위치의 각각의 쌍과 연관되며, 예를 들어, 커패시터(C1 및 C2)는 도 1의 스위치(Q1 및 Q2)의 쌍(11) 및 도 2의 스위치(Q1 및 Q2)의 쌍(33)과 연관된다. 바이패스 커패시터(C1, C2)는 서로 병렬로 그리고 저전압 노드(18)와 고전압 노드(17) 사이에 커플링된다.
바이패스 커패시터(C1 내지 C8)는 또한, 이들이 출력 커넥터(38)의 축(39) 둘레에 균일한 분포를 갖도록 기판(32)의 표면(31) 상에 배열될 수 있다. 도 2의 회로 레이아웃의 평면도에서 알 수 있는 바와 같이, 바이패스 커패시터(C1 내지 C8)는 쌍(51, 52, 53, 54)으로 배열되어서(각각의 쌍의 커패시터는 저전압 커넥터(41, 42, 43, 44) 중 하나의 반대 측 상에 배열됨), 각각의 커패시터, 예를 들어, 커패시터(C1)의 제 1 단자(49)는 저전압 커넥터, 예를 들어, 저전압 커넥터(41)를 향하고 각각의 커패시터의 제 2 단자(50), 예를 들어, 커패시터(C1)의 제 2 단자(50)는 고전압 커넥터 예를 들어, 고전압 커넥터(45)를 향한다.
커패시터(C1 내지 C8)의 쌍(51, 52, 53, 54)은 출력 커넥터(38)의 축(39)으로부터 유사한 거리에 배열된다. 일부 실시예에서, 출력 커넥터(38)의 축(39)으로부터 커패시터(Q1 내지 Q8)의 쌍(52, 52, 53, 54)의 미리 결정된 지점 사이의 최단 시축선은 가능한 유사하거나 실질적으로 동일하다. 커패시터의 각각의 쌍(51, 52, 53, 54)은 이웃 쌍으로부터, 예를 들어, 쌍(52)으로부터 쌍(52)으로 그리고 쌍(52)으로부터 쌍(53)으로 각도 360°/n만큼 회전되며, 여기서, n은 스위치의 쌍의 수이고 바이패스 커패시터의 쌍의 수이다.
도 3 및 도 4는 2개의 스위치, 특히 도 2의 로우 측 스위치(Q4 및 Q8) 및 출력 커넥터(38)가 도시된 기판(32)의 일부의 단면도를 예시한다. 도 2에 도시된 데카르트 좌표계를 사용하여, 도 3 및 도 4의 단면도는 각각, 출력 커넥터(38)의 축(39)이 z 방향으로 연장되는 xz 평면에서의 기판(32)의 모습을 예시한다. 위에서 논의된 바와 같이, 스위치(Q1 내지 Q8)는 도 3에 예시된 바와 같은 패키징된 트랜지스터 디바이스 또는 도 4에 예시된 바와 같이 베어 트랜지스터 디바이스 다이에 의해 제공될 수 있다.
하프-브리지 회로를 제공하는 회로 레이아웃(30)을 지지하는 기판(32)은 상이한 형태를 가질 수 있다. 도 3에 예시된 것과 같은 일부 실시예에서, 기판(32)은 도전층(62)을 지지하는 절연 유전체 층(61)을 포함하는 절연 금속 기판(insulated metal substrate; IMS)일 수 있다. 도전층(62)은 구리와 같은 금속을 포함할 수 있고, 하프-브리지 회로를 형성하도록 스위치(Q1 내지 Q8), 저전압 커넥터(41, 42, 43, 44), 고전압 커넥터(45, 46, 47, 48) 및 출력 커넥터(38) 사이의 전기적 연결을 제공하도록 구조화 또는 패터닝될 수 있다. 절연층(61)은 결국, 금속 지지 기판(63) 상에 지지될 수 있다. 지지 기판(63)은 예를 들어, 알루미늄을 포함할 수 있다. 기판(32)은 예를 들어, 히트 싱크(heatsink)(64) 상에 장착될 수 있다.
다른 실시예에서, 기판(32)은 섬유 보강된 코어 및 코어의 하나 이상의 측 상에 포지셔닝된 하나 이상의 도전성 재분배 층을 포함하는 회로 보드, 이를테면, 인쇄 회로 보드를 포함할 수 있다. 일부 실시예에서, 기판은 기판의 주 표면 상에 둘 이상의 도전성 재분배 층, 및 도전성 재분배 구조의 복잡성에 의존하여 기판의 주 표면에 수직으로 연장되는 하나 이상의 비아를 포함할 수 있다.
일부 실시예에서, 스위치, 예를 들어, 도 3의 단면도에서 볼 수 있는 스위치(Q4 및 Q8)는 패키지(66)에 수용되는 트랜지스터 디바이스(65)를 포함할 수 있다. 트랜지스터 디바이스(65)는 반대 표면 상의 단자를 갖는 수직 트랜지스터 디바이스, 이를테면, 수직 MOSFET 디바이스일 수 있다. 패키지(66)는 리드 프레임, 예를 들어, 구리 리드 프레임의 형태를 가질 수 있는 패키지 기판(67) 및 에폭시 수지와 같은 플라스틱에 의해 제공될 수 있는 하우징(68)을 포함할 수 있다.
트랜지스터 디바이스(65)는 하위 표면 상에 배열된 제 1 전류 단자(69) 및 상위 표면 상에 배열된 제 2 전류 단자(70) 및 제어 단자(71)를 포함할 수 있다. MOSFET 디바이스의 경우에, 제 1 전류는 소스 단자이고 제어 단자(71)는 게이트 단자이다. 트랜지스터 디바이스(65)의 하위 표면 상의 드레인 단자(69)는 다이 패드를 제공하는 리드 프레임(67)의 일부(72) 상에 장착되고 이에 전기적으로 연결될 수 있다. 소스 단자(70)는 리드 프레임의 추가의 일부(73)에 전기적으로 커플링되고 게이트 단자(71)는 리드 프레임(67)의 추가의 일부(74)에 전기적으로 커플링될 수 있다. 리드 프레임(67)의 추가의 일부(73, 74)는 플라스틱 하우징(68)에 의해 다이 패드(72)로부터 그리고 서로 이격되고 전기적으로 절연된다. 리드 프레임(67)의 일부, 예를 들어, 하위 표면은 하우징(68)으로부터 노출되고 외부 접점(outer contact) 또는 핀(79)을 제공한다. 외부 접점은 예를 들어, 땜납을 사용하여 기판(32)의 도전층(62)의 일부 상에 장착된다.
도 3의 단면도에 예시된 바와 같이, 스위치(Q4, Q8) 각각의 드레인 단자(69)는 패키지(66)의 다이 패드(72)가 장착되는 기판(32)의 도전층(62)의 도전성 트레이스(75)를 통해 출력 커넥터(38)에 전기적으로 연결된다. 패키지(66)의 추가의 외부 접점 또는 핀은 도전층(62)의 트레이스(76, 77)와 같은 추가의 트레이스 상에 장착된다. 도전성 트레이스(75, 76, 77)는 도전층(62)이 포지셔닝되는 절연층(61)의 개재 부분에 의해 서로 전기적으로 절연된다.
다른 실시예에서, 스위치(Q1 내지 Q8)는 베어 다이, 특히 트랜지스터 디바이스 다이(65)와 같은 베어 트랜지스터 디바이스 다이의 형태를 가질 수 있다. 도 4는 모듈(80)이 도 2에 예시된 것에 대응하는 배열을 갖는 8개의 베어 트랜지스터 다이를 포함하는 그러한 배열의 예를 예시한다. 모듈(80)은 도 1에 예시된 바와 같은 하프-브리지 회로를 제공한다. 모듈(80)은 8개의 스위치를 포함하는 것으로 제한되는 것이 아니라, 8개 미만 또는 8개 초과의 스위치를 포함할 수 있다.
스위치(Q1 내지 Q8)를 제공하는 다양한 트랜지스터 디바이스 다이(65)는 기판(32)의 도전성 재분배 구조(81) 상에 장착될 수 있다. 기판(32)은 이 실시예에서 모듈(80)의 부분을 형성한다. 재분배 구조(81)는 스위치(Q4, Q8)의 트랜지스터 디바이스 다이(65)의 드레인(D4) 및 드레인(D5)이 장착되고 전기적으로 연결되는 제 1 트레이스를 포함할 수 있다. 스위치(Q8)의 소스(S8)는 도전성 트레이스(84)에 커플링될 수 있고 스위치(Q4)의 소스(S4)는 재분배 구조(81)의 도전성 트레이스(85)에 커플링될 수 있다. 게이트(G4, G8)는 또한 도 4의 단면도에서 볼 수 없는 재분배 구조(81)의 추가의 트레이스에 커플링된다.
트랜지스터 디바이스 다이(65)는 저전압 노드와 고전압 노드 사이에 병렬로 커플링된 다수의 스위치(Q1 내지 Q8)를 하프-브리지 회로에 제공하는 모듈(80)이 형성되도록 공통 플라스틱 하우징(82) 내에 임베딩될 수 있으며, 스위치의 각각은 쌍은 도전성 트레이스(83)에 커플링된 공통 출력 커넥터에 커플링된 출력 노드를 갖는다.
도 5는 기판(32) 위에 배열된 추가의 기판(90)의 사시도를 예시한다. 하프-브리지 회로를 제공하는 스위치(Q1 내지 Q8)를 포함하는 기판(32)은 회로의 하나 이상의 추가의 부분을 제공하는 추가의 엘리먼트와 함께 커플링될 수 있다. 추가의 기판(90)은 커패시터(91)를 포함할 수 있다.
실시예에서, 도 2 내지 도 4에 예시된 바와 같은 회로 레이아웃을 갖는 하프-브리지 회로는 트랜지스터 디바이스의 게이트를 구동하기 위한 게이트 구동기 회로에 커플링될 수 있다. 하나 이상의 게이트 구동기 칩과 같이 게이트를 구동하기 위한 게이트 구동기 회로 및 컴포넌트는 스위치(Q1 내지 Q8)가 장착되는 기판(32) 상에, 또는 그 위에 적층된 구동기 기판을 형성하는 다른 기판 상에 장착될 수 있다. 예를 들어, 스위치(Q1 내지 Q8)가 핀(79)을 포함하는 패키징된 반도체 디바이스(66)에 의해 제공되는 실시예에서, 게이트 구동기 또는 구동기들은, 스위치(Q1 내지 Q8)의 게이트 핀 상에 장착되고 이에 전기적으로 연결되는 커넥터를 포함하는 구동기 기판 상에 장착될 수 있다.
출력 커넥터(38), 저전압 커넥터(41, 42, 43, 44) 및 고전압 커넥터(45, 46, 47, 48)는 z-방향에서 기판(32)의 제 1 주 표면(31)으로부터 위로 연장되는 폴(pole)의 형태를 가질 수 있다. 도 5에 예시된 바와 같이, 하나 이상의 추가의 기판(90)이 이들 폴 상에 장착될 수 있다.
실시예에서, 2개의 추가의 기판이 기판(32) 상에 적층된다. 예를 들어, 제 1 추가의 기판(90)은 커패시터(91)를 포함하고 커패시터 기판을 형성할 수 있고 제 2 추가의 기판은 게이트 구동기를 포함하고 구동기 기판을 형성할 수 있다. 추가의 기판은 기판(32)의 동일한 측 또는 반대 측 상에 적층될 수 있다.
도 6은 기판(32) 상의 저전압 연결의 일부의 사시도를 예시한다.
일부 실시예에서, 저전압 노드(18)는 접지 노드일 수 있다. 저전압 커넥터(41, 42, 43, 44)로부터 접지면으로의 연결은 다른 컴포넌트에 대한 접지로서 또한 역할을 할 수 있는 접지면에 커플링될 수 있다. 도 6에 예시된 것과 같은 일부 실시예에서, 도 6에 예시되지 않은 저전압 커넥터(41, 42, 43, 33)는 기판(32)의 표면(31) 상에 도전성 트레이스 또는 접점 패드(92)를 각각 포함할 수 있다. 도전성 트레이스(92)로부터 기판(32)의 유전체 층(61)의 두께를 통과하여 접지면으로서 역할을 하는 하부 도전층으로 연장되는 하나 이상의 관통 접점 또는 비아가 제공될 수 있다. 예를 들어, 도 3에 예시된 것과 같은 절연 금속 기판을 포함하는 실시예에서, 지지 기판(63)은 접지면으로서 작용하여서, 비아(78)가 절연층(61)을 통해 연장되고, 지지 기판(63)에 전기적으로 연결된다. 저전압 커넥터(41, 42, 43, 44)는, 하나 이상의 관통 접점(78) 상에 장착되고 이에 전기적으로 커플링되는 폴 또는 돌출부의 형태를 가질 수 있다. 저전압 커넥터(41, 42, 43, 44) 중 하나 이상은 기판(32)의 최상부에 적층된 하나 이상의 추가의 기판(90)에 대한 그리고 추가의 기판(90) 상에 지지되는 하나 이상의 디바이스에 대한 접지 연결을 제공할 수 있다.
위에서 논의된 바와 같이, 하프-브리지 회로는 고전압 노드와 저전압 노드 사이에 병렬로 커플링된 4개의 스위치의 쌍 또는 하프-브리지 어셈블리 및 총 8개의 스위치를 포함하는 것으로 제한되지 않는다. 하프-브리지 회로는 위에서 약술된 원리에 따라 기판 상에 장착될 수 있는 다른 수의 스위치의 쌍 또는 하프-브리지 어셈블리를 포함할 수 있다.
도 7은 스위치의 쌍을 포함하는 3개의 회로 레이아웃의 개략적인 평면도를 예시하며, 여기서 쌍의 스위치는 직렬로 커플링된다. 각각의 쌍은 직렬로 커플링된 하이 측 스위치(H) 및 로우 측 스위치(L)를 포함한다. 데카르트 좌표계를 사용하여, 도면의 평면은 xy 평면인 것으로 간주될 수 있고 출력의 축(39)은 z 방향으로, xy 평면 및 도면의 평면에 수직으로 연장되는 것으로 간주될 수 있다.
도 7a는 회로 레이아웃을 예시하며, 도 7a에서는 스위치의 2개의 쌍 및 이에 따라 4개의 스위치를 갖고, 도 7b에서는 3개의 쌍 및 이에 따라 6개의 스위치를 갖고, 도 7c에서는 6개의 쌍 및 이에 따라 12개의 스위치를 갖는다. 회로 레이아웃 각각에서, 스위치의 쌍은 공통 출력 커넥터를 중심으로 측면 방향으로 균일하게 분포된다. 또한, 쌍의 각각의 하이 측 스위치(H)와 출력 커넥터(OUT) 사이의 최단 시축선은 가능한 한 유사하고, 쌍의 로우 측 스위치(L)와 출력 커넥터(OUT) 사이의 최단 시축선도 가능한 한 유사하다. 쌍들 중 인접한 것들은 약 360°/n의 재배향 각도(α)를 형성할 수 있으며, 여기서 n은 출력 커넥터(OUT)의 축(39)을 중심으로 한 쌍의 수이고, 축(39)은 z 방향으로 그리고 쌍이 로케이팅된 xy 평면에 대해 수직으로 연장된다.
도 7a의 평면도에 예시된 바와 같이, 스위치(P1, P2)의 2개의 쌍을 포함하는 실시예의 경우, 재배향 각도(α)는 쌍들 사이에서 360°/2 또는 약 180°이다. 도 7b의 평면도에 예시된 바와 같이, 스위치의 3개의 쌍을 포함하는 실시예의 경우, 재배향 각도(α)는 인접 쌍들 사이에서 예를 들어, 쌍들(P3 및 P1) 사이에서 360°/3 또는 약 120°이다. 도 7c의 평면도에서 알 수 있는 바와 같이, 스위치의 6개의 쌍을 포함하는 실시예의 경우, 인접 쌍들 사이의, 예를 들어, 쌍들(P3 및 P4) 사이의 재배향 각도(α)는 360°/6이고 이에 따라 약 60°이다.
하이 측 스위치(H) 및 로우 측 스위치(L)는, 하나의 쌍의 로우 측 스위치(L)가 그 쌍의 하이 측 스위치(H)와 다른 쌍의 하이 측 스위치(H) 사이에 배열되도록 출력 커넥터(OUT)를 중심으로 교번적으로 배열된다.
도 8은 하프-브리지 회로를 제조하는 방법의 흐름도(100)를 예시한다.
박스(101)에서, 출력 커넥터가 기판 상에 제공된다. 출력 커넥터는 하프-브리지 회로의 출력 노드를 제공하고 기판의 주 표면에 실질적으로 수직인 축을 갖는다. 박스(102)에서, n개의 하이 측 스위치는, 축에 대해 하이 측 스위치들 중 인접한 것들 사이에 형성되는 각도가 360°/n(여기서, n은 2 이상의 자연수)이 되도록 기판 상에 배열된다. 박스(103)에서, n개의 로우 측 스위치는, 축에 대해 로우 측 스위치들 중 인접한 것들 사이에 형성되는 각도가 360°/n이 되도록 기판 상에 배열된다. 부가적으로, 로우 측 스위치 및 하이 측 스위치는 출력 커넥터의 축을 중심으로 교번적으로 배열된다.
하이 측 스위치 및 로우 측 스위치는 기판의 동일한 표면 상에 배열되고, 이웃한 로우 측 스위치 상의 미리 결정된 지점 사이의 재배향 각도가 α(여기서 α = 360°/n)이기 때문에, 그리고 이웃한 하이 측 스위치 사이의 미리 결정된 지점 사이의 재배향 각도가 360°/n이기 때문에, 출력 커넥터를 중심으로 측면 방향으로 균일하게 배열된다. 미리 결정된 지점은, 예를 들어, 에지, 하우징의 코너, 핀 등일 수 있다.
일부 실시예에서, n개의 하이 측 스위치는, 각각의 하이 측 스위치와 출력 커넥터 및/또는 축 사이의 최단 시축선이 가능한 한 유사하고, 일부 실시예에서, 실질적으로 동일하도록 기판의 제 1 표면 상에 배열된다. 또한, 로우 측 스위치는, 각각의 로우 측 스위치와 출력 커넥터 및/또는 축 사이의 최단 시축선이 가능한 한 유사하고, 일부 실시예들에서, 실질적으로 동일하도록 기판의 제 1 표면 상에 배열된다.
하이 측 스위치 및 로우 측 스위치는 각각, 각각의 스위치의 측면 배향을 표시하는 표시자를 포함할 수 있다. 방법은 반대 측면 방향으로 하이 측 스위치 및 로우 측 스위치 중 이웃한 것들을 배열하는 것을 더 포함할 수 있다. 쌍을 제공하도록 직렬로 커플링된 하이 측 스위치 및 로우 측 스위치는 또한 반대 측면 방향으로 기판의 표면 상에 배열될 수 있다. 이 경우에, 쌍을 형성하는 이웃한 하이 측 스위치 및 로우 측 스위치의 표시자는 반대 측면 방향을 향한다. 이 실시예는 예를 들어, 소스 단자 및 드레인 단자가 스위치의 반대 측 상에 배열되는 경우 유용할 수 있다. 결과적으로, 쌍의 하이 측 스위치의 드레인 단자와 로우 측 스위치의 소스 단자는 서로 측면 방향으로 정렬되고, 쌍의 하이 측 스위치의 소스 단자 및 로우 측 스위치의 드레인 단자는 서로 측면 방향으로 정렬될 수 있는데, 그 이유는, 하이 측 스위치의 드레인 단자 및 로우 측 스위치의 드레인 단자가 반대 측면 방향을 향하기 때문이다.
하프-브리지 회로는 쌍을 형성하도록 하나의 하이 측 스위치 및 하나의 로우 측 스위치를 직렬로 커플링하고 공통 고전압 노드와 공통 저전압 노드 사이에 병렬로 둘 이상의 쌍을 커플링함으로써 형성될 수 있다. 쌍의 각각의 노드는 공통 출력 노드에 커플링된다. n개의 하이 측 스위치 및 n개의 로우 측 스위치가 제공되는 경우, 공통 고전압 노드와 공통 저전압 노드 사이에 병렬로 커플링되는 n개의 쌍이 형성된다.
하프-브리지 회로는 n개의 하이 측 스위치의 드레인 단자를 고전압 노드에, n개의 로우 측 스위치의 소스 단자를 저전압 노드에 커플링하고, n개의 로우 측 스위치의 드레인 단자 및 n개의 하이 측 스위치의 소스 단자를 공통 출력 커넥터에 커플링함으로써 형성될 수 있다. 따라서, n개의 하이 측 스위치 및 n개의 로우 측 스위치는 고전압 노드와 저전압 노드 사이에 병렬로 커플링되고, 하이 측 스위치 및 로우 측 스위치의 각각은 쌍은 공통 출력 커넥터에 커플링되는 노드를 갖는다.
하이 측 스위치가 제 1 패키징된 트랜지스터 디바이스에 의해 제공되고 로우 측 스위치가 제 2 패키징된 트랜지스터 디바이스에 의해 제공되는 실시예에서, 방법은 기판 상의 제 1 도전성 트레이스 상에 제 1 패키징된 트랜지스터 디바이스의 드레인 핀을 장착함으로써 하이 측 스위치의 드레인을 고전압 노드 커플링하는 것을 더 포함할 수 있다. 로우 측 스위치의 소스는 기판 상의 제 2 도전성 트레이스 상에 제 2 패키징된 트랜지스터 디바이스의 소스 핀을 장착함으로써 저전압 노드에 커플링될 수 있고, 제 2 도전성 트레이스는 제 1 도전성 트레이스로부터 전기적으로 절연되도록 이격된다. 제 1 패키징된 트랜지스터 디바이스의 소스 핀 및 제 2 패키징된 트랜지스터 디바이스의 드레인 핀은 출력 커넥터에 커플링된, 기판 상의 공통 제 3 도전성 트레이스 상에 장착될 수 있다. 제 3 도전 트레이스는 이러한 스위치의 쌍에 대한 출력 노드를 제공한다. 제 1 도전성 트레이스는 고전압 커넥터 및 고전압 노드에 그리고 제 2 도전성 트레이스는 저전압 커넥터 및 저전압 노드에 커플링된다. 제 3 도전 트레이스는 공통 출력 노드를 제공한다.
하이 측 스위치가 제 1 베어 트랜지스터 디바이스 다이에 의해 제공되고 로우 측 스위치가 제 2 베어 트랜지스터 디바이스 다이에 의해 제공되는 실시예에서, 방법은, 로우 측 스위치의 소스를 저전압 노드에 커플링하고 기판 상의 제 4 도전성 트레이스 상에 제 1 베어 트랜지스터 디바이스 다이의 드레인 단자를 장착함으로써 하이 측 스위치의 드레인을 고전압 노드 커플링하는 것을 더 포함할 수 있다. 로우 측 스위치의 소스는 예를 들어, 하나 이상의 본드 와이어 또는 도전성 클립과 같은 전기 커넥터에 의해 저전압 노드에 커플링될 수 있다. 제 1 베어 트랜지스터 디바이스 다이의 소스는 기판 상에 포지셔닝되는 출력 노드를 제공하는 제 5 도전성 트레이스에 커플링될 수 있고 제 2 베어 트랜지스터 디바이스 다이의 드레인은 도전성 제 5 도전성 트레이스 및 공통 출력 커넥터에 하이 측 스위치의 소스 및 로우 측 스위치의 드레인을 커플링하기 위해 기판 상의 제 5 도전성 트레이스 상에 장착될 수 있다. 제 1 베어 트랜지스터 디바이스 다이의 소스 단자는 하나 이상의 본드 와이어 또는 도전성 클립과 같은 도전성 커넥터에 의해 제 5 도전성 트레이스에 커플링될 수 있다. 제 4 도전성 트레이스는 고전압 커넥터 및 고전압 노드에 커플링되고 제 5 도전성 트레이스는 단일 공통 출력 커넥터에 커플링된다.
도 1을 참조하면, 하이 측 스위치가 고전압 버스에 인접한 제 1 행에 배열되고 로우 측 스위치가 저전압 버스에 인접한 제 2 행에 배열되는 회로 레이아웃에서, 스위치의 각각의 쌍은 케이블 연결 지점으로부터 상이한 거리에 포지셔닝되며, 이는 불균일한 전류 공유로 이어질 수 있다. 불균일한 전류 공유로 인해, 스위칭 디바이스는 불균일한 온도를 경험할 것이다.
전류를 감소시키고 열을 분산시키려는 목적으로 병렬화된 스위칭 디바이스의 수를 증가시키는 것은, 보드 크기가 증가하고 레이아웃의 단점, 즉 케이블 연결 지점으로부터의 상이한 거리가 증가하기 때문에 충분히 효과적이진 않을 수 있다.
바이패스 커패시터는 또한, 쌍에 의해 불균등하게 공유될 수 있고 케이블 연결 지점으로부터의 거리가 증가함에 따라 덜 효과적일 수 있다. 그러나 더 많은 커패시터를 추가하는 것은 증가하는 거리로 인해 그리 효과적이지 못하며 빠른 스위칭이 효과적으로 활용될 수 없다. 부가적으로, 정류 루프는 쌍의 하이 측 스위치의 드레인으로부터 로우 측 스위치의 소스까지의 거리로 인해 큰 기생 인덕턴스를 가지며, 이는 과도한 전압 오버슈트(voltage overshoot)로 이어질 수 있다.
본원에서 설명된 실시예들 중 하나 이상에 따라, 공통 출력 커넥터를 중심으로 한 스위치의 균일한 측면 분포는, 대칭적인 레이아웃, 및 단일 출력 커넥터가 스위치의 각각의 쌍으로부터 동일한 거리를 갖기 때문에 스위치들 사이의 보다 균등한 전류 공유를 제공하여, 스위치의 각각의 쌍에서 균등한 전류 흐름을 허용한다. 부가적으로, 공간을 최적화되며, 이는 보드의 크기가 작게 유지되는 것을 가능하게 한다. 단일 층 기판, 즉 단일 도전성 재분배 층을 갖는 기판이 사용될 수 있으며, 이는 비용을 감소시키고 양호한 열 성능 및 도전층의 양호한 활용을 제공한다. 인덕턴스 루프는 최소화되고 커패시터로 효과적으로 보상되어 보다 빠른 스위칭의 가능성, 및 감소된 스위칭 전력 손실로 인한 개선된 효율을 유발할 수 있다.
회로 레이아웃은 또한 임의의 크기 및 개수의 병렬화된 디바이스로 확장 가능하여서, 상이한 애플리케이션 전력 요건이 해결될 수 있다.
또한, 게이트 구동기 회로는 스위치의 게이트 핀에 대한 근접성으로 인해 최적화될 수 있고 스위치를 지지하는 기판 상에 적층되고 수직으로 배치될 수 있다.
커패시터 뱅크 보드에 대한 수직 연결을 제공될 수 있으며, 이는 전력과 캡 보드(cap board) 사이에 매우 낮은 기생 인덕턴스를 갖는다. 더 작은 분산된 관통 홀 헤더 커넥터가 더 소수의 대형 전력 커넥터 대신 활용되어 과전압 스파이크가 감소되게 하며, 이는 결국, 더 낮은 Rdson으로 인한 더 낮은 전도 손실을 갖는 더 낮은 정격 전압으로 트랜지스터 디바이스의 이용을 허용한다.
"하에", "아래", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어는 제 2 엘리먼트에 대한 하나의 엘리먼트의 포지셔닝을 설명하는 설명의 용이함을 위해 사용된다. 이들 용어는 도면에 도시된 것 이외의 상이한 배향 외에도, 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 또한, "제 1", "제 2" 등과 같은 용어는 다양한 엘리먼트, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한하려는 것은 아니다. 유사한 용어는 설명 전반에 걸쳐 유사한 엘리먼트를 지칭한다.
본원에서 사용된 바와 같은 "갖는", "포함하는("containing", "including", "comprising")" 등의 용어는 언급된 엘리먼트 또는 특징의 존재를 나타내지만, 부가적인 엘리먼트 또는 특징을 배제하지 않는, 제한을 두지 않는 용어이다. 맥락이 명확하게 달리 표시하지 않으면, 단수 형태는 단수는 물론, 복수 형태를 포함하는 것으로 의도된다. 달리 구체적으로 언급되지 않는 한, 본원에서 설명된 다양한 실시예의 특징은 서로 결합될 수 있다는 것이 이해될 것이다.
특정 실시예가 본원에서 예시되고 설명되었지만, 다양한 대안적인 및/또는 등가의 구현이 본 발명의 범위로부터 벗어남 없이 도시되고 설명된 특정 실시예를 대체할 수 있다는 것이 당업자에 의해 인지될 것이다. 이 출원은 본원에서 논의된 특정 실시예의 임의의 개조 또는 변동을 커버하도록 의도된다. 따라서, 본 발명은 청구범위 및 그의 등가물에 의해서만 제한되는 것으로 의도된다.

Claims (17)

  1. 회로 레이아웃(circuit layout)으로서,
    하프-브리지 회로(half-bridge circuit)와,
    주 표면(major surface)을 갖는 기판을 포함하되,
    상기 하프-브리지 회로는,
    고전압 노드와,
    저전압 노드와,
    출력 노드를 포함하고,
    하이 측 스위치(high side switch) 및 로우 측 스위치(low side switch)는 직렬로 커플링되어 쌍(pair)을 제공하고, 상기 고전압 노드와 상기 저전압 노드 사이에 n개의 쌍이 병렬로 커플링되며, 여기서 n≥2이고,
    상기 출력 노드는 출력 커넥터에 의해 상기 기판의 주 표면 상에 제공되고, 상기 출력 커넥터는 상기 기판의 주 표면에 수직인 축을 가지며, 상기 n개의 쌍은 상기 기판의 주 표면 상에 배열되고 상기 출력 커넥터의 축 둘레에 균일하게 분포되는
    회로 레이아웃.
  2. 제 1 항에 있어서,
    상기 n개의 쌍은, 상기 n개의 쌍 중 인접한 쌍들이 상기 축을 중심으로 각도(α)만큼 회전되도록 상기 축 둘레에 상기 기판의 주 표면 상에 배열되며, 여기서 α = 360°/n인
    회로 레이아웃.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 n개의 쌍의 상기 하이 측 스위치와 상기 출력 커넥터 사이의 최단 시축선(line of sight)은 실질적으로 동일하고, 상기 n개의 쌍의 상기 로우 측 스위치와 상기 출력 커넥터 사이의 최단 시축선은 실질적으로 동일한
    회로 레이아웃.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하이 측 스위치 및 상기 로우 측 스위치는 상기 출력 커넥터의 축 둘레에 교번적으로 배열되는
    회로 레이아웃.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 하이 측 스위치 및 상기 로우 측 스위치는 표시자(indicator)를 포함하고, 각각의 쌍의 상기 하이 측 스위치의 표시자와 상기 로우 측 스위치의 표시자는 반대 측면 방향을 향하는
    회로 레이아웃.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 로우 측 스위치는 드레인 단자, 소스 단자 및 게이트 단자를 갖는 트랜지스터 디바이스에 의해 제공되고, 각각의 로우 측 스위치의 드레인 단자의 에지는 상기 출력 커넥터를 향하는
    회로 레이아웃.
  7. 제 1 항 또는 제 2 항에 있어서,
    바이패스 커패시터를 더 포함하되,
    각각의 쌍은 2개의 바이패스 커패시터와 연관되고, 상기 2개의 바이패스 커패시터는 상기 저전압 노드의 저전압 커넥터의 반대 측면들에 배열되는
    회로 레이아웃.
  8. 제 1 항 또는 제 2 항에 있어서,
    하나 이상의 구동기 회로와,
    하나 이상의 커패시터
    중 적어도 하나를 포함하되,
    상기 구동기 회로는 상기 기판 상에 적층되는 구동기 기판 상에 장착되고,
    상기 커패시터는 상기 기판 상에 적층되는 커패시터 기판 상에 장착되는
    회로 레이아웃.
  9. 재분배 보드(redistribution board)로서,
    제 1 항 또는 제 2 항의 회로 레이아웃을 포함하되,
    각각의 하이 측 스위치는 패키징된 트랜지스터 디바이스에 의해 제공되고, 각각의 로우 측 스위치는 패키징된 트랜지스터 디바이스에 의해 제공되는
    재분배 보드.
  10. 모듈로서,
    제 1 항 또는 제 2 항의 회로 레이아웃을 포함하되,
    상기 하이 측 스위치는 베어 트랜지스터 디바이스 다이(bare transistor device die)에 의해 제공되고, 상기 로우 측 스위치는 베어 트랜지스터 디바이스 다이에 의해 제공되는
    모듈.
  11. 하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법으로서,
    기판 상에 출력 커넥터를 제공하는 단계 ― 상기 출력 커넥터는 상기 하프-브리지 회로의 출력 노드를 제공하고, 상기 기판의 주 표면에 수직인 축을 가짐 ― 와,
    상기 축에 대해 하이 측 스위치 중 인접한 하이 측 스위치들 사이에 형성된 각도(α)가 360°/n이 되도록 상기 기판의 주 표면 상에 n개의 하이 측 스위치를 배열하는 단계 ― 여기서, n ≥ 2 임 ― 와,
    상기 축에 대해 로우 측 스위치 중 인접한 로우 측 스위치들 사이에 형성된 각도(α)가 360°/n이 되도록 상기 기판의 주 표면 상에 n개의 로우 측 스위치를 배열하는 단계를 포함하되,
    상기 로우 측 스위치 및 상기 하이 측 스위치는 상기 출력 커넥터의 축 둘레에 교번적으로 배열되는
    하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법.
  12. 제 11 항에 있어서,
    출력 노드를 갖는 한 쌍의 스위치를 형성하도록 상기 n개의 하이 측 스위치 중 하나를 상기 n개의 로우 측 스위치 중 하나와 직렬로 커플링하는 단계와,
    n개의 쌍의 스위치를 형성하는 단계 ― 각각의 쌍은 로우 측 스위치와 직렬로 커플링되는 하이 측 스위치 및 출력 노드를 포함함 ― 와,
    하이 측 노드와 저전압 노드 사이에서 상기 n개의 쌍의 스위치를 병렬로 커플링하는 단계와,
    상기 n개의 쌍의 출력 노드를 공통 출력 커넥터에 커플링하는 단계를 더 포함하는
    하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 n개의 하이 측 스위치는, 상기 하이 측 스위치와 상기 출력 커넥터 사이의 최단 시축선이 실질적으로 동일하도록 상기 기판의 주 표면 상에 배열되고, 상기 n개의 로우 측 스위치는, 상기 로우 측 스위치와 상기 출력 커넥터 사이의 최단 시축선이 실질적으로 동일하도록 상기 기판 상에 배열되는
    하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법.
  14. 제 12 항에 있어서,
    상기 하이 측 스위치 및 상기 로우 측 스위치 각각은 표시자를 포함하고, 상기 방법은, 각각의 쌍의 하이 측 스위치의 표시자와 로우 측 스위치의 표시자가 반대 측면 방향을 향하도록 상기 기판의 주 표면 상에 이웃한 하이 측 스위치 및 로우 측 스위치를 배열하는 단계를 더 포함하는
    하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    각각의 로우 측 스위치는 드레인, 소스 및 게이트를 갖는 트랜지스터 디바이스에 의해 제공되고, 각각의 하이 측 스위치는 드레인, 소스 및 게이트를 갖는 트랜지스터 디바이스에 의해 제공되며,
    상기 방법은,
    고전압 노드에 상기 n개의 하이 측 스위치의 드레인을 병렬로 커플링하는 단계와,
    저전압 노드에 상기 n개의 로우 측 스위치의 소스를 병렬로 커플링하는 단계와,
    상기 로우 측 스위치의 드레인 및 상기 하이 측 스위치의 소스를 상기 출력 커넥터에 커플링하는 단계를 더 포함하는
    하프-브리지 회로를 위한 회로 레이아웃을 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 출력 커넥터는 상기 주 표면 상에 배치되고 상기 n 개의 쌍의 각각 사이의 중앙에 배열된 원통형 구조이며, 상기 축은 상기 원통형 구조의 중심에 배치되는
    회로 레이아웃.
  17. 제 1 항에 있어서,
    상기 n 개의 쌍의 각각에 대하여 상기 하이 측 스위치와 상기 로우 측 스위치 사이에 중심 노드가 형성되고, 상기 출력 커넥터는 상기 n 개의 쌍의 각각의 상기 중심 노드에 연결되는
    회로 레이아웃.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3544168B1 (en) * 2018-03-21 2023-08-23 Infineon Technologies Austria AG Circuit layout, redistribution board, module and method of fabricating a half-bridge circuit
CN111030477B (zh) * 2019-12-24 2020-12-08 北京帕斯特电力集成技术有限公司 一种环形布局的模块化并联半桥集成组件
US20230056722A1 (en) * 2019-12-28 2023-02-23 Danfoss Silicon Power Gmbh Power module with improved electrical and thermal characteristics
JP7438021B2 (ja) * 2020-05-19 2024-02-26 三菱電機株式会社 半導体装置
US11916475B2 (en) * 2021-06-24 2024-02-27 Psemi Corporation Power semiconductor package
CN115776221A (zh) * 2021-09-07 2023-03-10 台达电子企业管理（上海）有限公司 飞跨电容三电平变换器及飞跨电容三电平升降压变换器
CN116960072B (zh) * 2022-10-31 2024-05-03 苏州悉智科技有限公司 功率器件封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284683A1 (en) * 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20160285445A1 (en) 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20170019033A1 (en) 2014-05-30 2017-01-19 Panasonic Intellectual Property Management Co., Ltd. Power source device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5563447A (en) 1993-09-07 1996-10-08 Delco Electronics Corp. High power semiconductor switch module
US6384492B1 (en) * 1995-05-04 2002-05-07 Spinel Llc Power semiconductor packaging
US6906481B1 (en) 2003-12-03 2005-06-14 The Boeing Company Power sharing high frequency motor drive modular system
US7619325B1 (en) * 2004-09-11 2009-11-17 Hennessy Michael J Ring configuration for compact power supply of power electronics
US9407251B1 (en) * 2012-12-07 2016-08-02 Cree Fayetteville, Inc. Method for reworkable packaging of high speed, low electrical parasitic power electronics modules through gate drive integration
EP3544168B1 (en) * 2018-03-21 2023-08-23 Infineon Technologies Austria AG Circuit layout, redistribution board, module and method of fabricating a half-bridge circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170019033A1 (en) 2014-05-30 2017-01-19 Panasonic Intellectual Property Management Co., Ltd. Power source device
US20160284683A1 (en) * 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20160285445A1 (en) 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

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