JP2018180416A - 半導体デバイスの製造方法および半導体デバイス - Google Patents

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Abstract

【課題】配線の微細化と、信頼性および／または歩留まりの向上とを両立する上で有利な技術を提供する。【解決手段】基板の上に絶縁膜を配する工程と、絶縁膜に孔を形成する工程と、絶縁膜の上に配されたフォトレジストの第１の部分を露光する第１の露光工程と、フォトレジストの第２の部分を露光する第２の露光工程と、第１の露光工程および第２の露光工程の後、フォトレジストを現像することによって形成されたレジストパターンをマスクとして用いて絶縁膜に溝を形成する工程と、孔および溝に導電体を埋め込む工程と、含み、溝は、レジストパターンのうち第１の部分の露光によって形成された第１のパターンに対応した第１の溝と、レジストパターンのうち第２の部分の露光によって形成された第２のパターンに対応した第２の溝と、を含み、埋め込む工程において、第１の溝および第２の溝のそれぞれは孔に連通しており、孔が第１の溝および第２の溝よりも深い。【選択図】図１

Description

本発明は、半導体デバイスの製造方法および半導体デバイスに関する。
半導体デバイスを製造する露光工程において使用される露光装置の最大露光領域は、使用する投影レンズの大きさによって制限される。そこで、大面積の半導体デバイスを製造するために、分割露光が使用される。分割露光は、基板上の半導体デバイスを形成すべきデバイス領域を複数の領域に分割し、それぞれの領域を個別に露光することによってデバイス領域を露光する技術である。分割露光において、隣接する領域間で連続するパターンが、アライメントずれによって不連続とならないよう、補助パターンを配することが知られている。特許文献１には、隣接する領域の境界を通過する配線パターンを形成する際、隣接する配線パターンを交互に異なる配線層に形成することによって、補助パターンのレイアウトを行う領域を確保することが示されている。
特開平５−１３６０２０号公報
特許文献１の技術では、接続すべき分割パターン間の距離（ズレ量）が大きくなると、分割パターン間の抵抗が増大し、配線の信頼性や歩留まりが低下する可能性がある。これに対して補助パターンの幅を大きくすると、配線パターンの微細化を達成することが困難になる。つまり、引用文献１の技術は、配線の微細化と、信頼性および／または歩留まりの向上とを両立する上で不十分である。
本発明は、配線の微細化と、信頼性および／または歩留まりの向上とを両立する上で有利な技術を提供することを目的とする。
上記課題を解決するための手段は、半導体デバイスの製造方法であって、基板の上に絶縁膜を配する工程と、絶縁膜に孔を形成する工程と、絶縁膜の上に配されたフォトレジストの第１の部分を露光する第１の露光工程と、第１の露光工程の後、フォトレジストの第２の部分を露光する第２の露光工程と、第１の露光工程および第２の露光工程の後、フォトレジストを現像することによって形成されたレジストパターンをマスクとして用いて絶縁膜をエッチングすることによって、絶縁膜に溝を形成する工程と、孔および溝に導電体を埋め込む工程と、含み、溝は、レジストパターンのうち第１の部分の露光によって形成された第１のパターンに対応した第１の溝と、レジストパターンのうち第２の部分の露光によって形成された第２のパターンに対応した第２の溝と、を含み、埋め込む工程において、第１の溝および第２の溝のそれぞれは孔に連通しており、孔が第１の溝および第２の溝よりも深いことを特徴とする。
本発明によれば、配線の微細化と、信頼性および／または歩留まりの向上と、を両立する上で有利な技術を提供することができる。
本発明の実施形態に係る半導体デバイスのデバイス領域の配置概念図。 図１の半導体デバイスの製造方法を示す断面図および平面図。 図１の半導体デバイスの製造方法を示す断面図および平面図。 図１の半導体デバイスの製造方法を示す断面図および平面図。 図１の半導体デバイスの製造方法を示す断面図および平面図。 図１の半導体デバイスの製造方法を示す断面図および平面図。 図１の半導体デバイスの効果を示す図。 本発明の実施形態に係る半導体デバイスのデバイス領域の配置概念図。 図２の半導体デバイスの製造方法を示す断面図および平面図。 図２の半導体デバイスの製造方法を示す断面図および平面図。 本発明の半導体デバイスの撮像デバイスへの適応例を示す図。
以下、本発明に係る半導体デバイスの具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
第１の実施形態
図１〜７を参照して、本発明の実施形態による半導体デバイスの構成およびその製造方法について説明する。図１は、本発明の第１の実施形態における半導体デバイスのデバイス領域ＤＲの配置を概念的に示す平面図である。１つのデバイス領域ＤＲは、１つの半導体チップとなる領域でありうる。本実施形態において、デバイス領域ＤＲは、デバイス領域ＤＲを複数の領域に分割し、それぞれ個別に露光する分割露光によって形成される。具体的には、デバイス領域ＤＲは、領域ＳＬと領域ＳＲとの２つの領域とに分けて露光される。本実施形態では、デバイス領域ＤＲは、２つの領域ＳＬ、ＳＲに分けて露光が行われるが、３つ以上の領域に分けて分割露光が行われてもよい。
図１に示されるように、本実施形態において、デバイス領域ＤＲを分割露光する領域ＳＬと領域ＳＲとは、重複する領域を含む。デバイス領域ＤＲは、Ａ−Ａ’線で２つの領域に分割される。また、Ａ−Ａ’線を基準として、Ｂ−Ｂ’線およびＣ−Ｃ’線が定義される。図１において、デバイス領域ＤＲの左端からＢ−Ｂ’線までが、１つのフォトマスクを用いて露光される部分である領域ＳＬ、Ｃ−Ｃ’線からデバイス領域ＤＲの右端までが、１つのフォトマスクを用いて露光される部部である領域ＳＲである。
次いで、図２〜６を用いて、本実施形態の半導体デバイスの製造方法について説明する。図２（ａ）、２（ｂ）は、領域ＳＬおよび領域ＳＲにまたがって、図中の矢印の方向１２０に沿って配される配線パターンを形成する前の断面図と平面図とをそれぞれ示す。図２（ａ）は、図２（ｂ）に示すデバイス領域ＤＲの平面図のＤ−Ｄ’線での断面図である。図２（ａ）には、基板１００に形成された素子分離領域１０１、基板１００の上に形成された層間絶縁膜１０２、１０４、基板１００と配線パターン１０５を繋ぐコンタクト１０３を図示している。これらの構成は、本実施形態を限定するものではなく、例示的に示しているにすぎない。
さらに、図２（ａ）において、基板１００上に配された層間絶縁膜１０２、１０４および配線パターン１０５の上に絶縁膜１０６を配する工程によって、絶縁膜１０６が配される。ここで、絶縁膜１０６はエッチングストップ層として機能する絶縁膜１０６ａ、絶縁膜１０６ａの上に配される絶縁膜１０６ｂ、および、反射防止膜として機能し、絶縁膜１０６ｂの上に形成される絶縁膜１０６ｃを含む。本実施形態において、絶縁膜１０６は、上述のような３層構造を有するが、これに限定されることはなく、半導体デバイスの製造工程に応じて、適宜設定すればよい。
次に、領域ＳＬおよび領域ＳＲにまたがって、方向１２０に沿って配される配線パターンの形成について説明する。まず、絶縁膜１０６に孔３０１を形成する工程がなされる。図２（ｃ）に示すように、絶縁膜１０６の上にフォトレジスト１０７を形成する。次いで、フォトレジスト１０７に対して露光および現像することによって、領域ＳＬおよび領域ＳＲにまたがる境界部（Ｅ−Ｆ間）に開口部２０１を有するレジストパターン１０７’が形成される。本明細書において、開口部２０１の配されるＥ−Ｅ’線とＦ−Ｆ’線との間の領域を領域ＳＬおよび領域ＳＲにまたがる境界部（Ｅ−Ｆ間）と呼ぶ。開口部２０１は、図２（ｄ）に示すように、領域ＳＬおよび領域ＳＲをまたぎ、Ａ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線を横断するように形成される。
次いで、レジストパターン１０７’に形成された開口部２０１を介して絶縁膜１０６をエッチングする。このとき、絶縁膜１０６のうち絶縁膜１０６ａをエッチングストップ層として機能させ、絶縁膜１０６ｂ、１０６ｃをエッチングする。この工程によって、絶縁膜１０６に、配線パターンのうち境界部（Ｅ−Ｆ間）に配される部分を形成するための孔３０１が形成される。絶縁膜１０６に孔３０１が形成された際の断面図および平面図を図３（ａ）、３（ｂ）にそれぞれ示す。その後、図３（ｃ）、３（ｄ）に示すように、孔３０１の上に平坦化膜１０８およびハードマスク層１０９を形成する。平坦化膜１０８は、例えばスピンコーティングなどを用いて塗布された膜でありうる。
次に、ハードマスク層１０９の上にフォトレジスト１１０を形成する。このフォトレジスト１１０に対して、領域ＳＬの絶縁膜１０６をパターニングするマスクパターンを形成するためのフォトマスク１１１を用いて、絶縁膜１０６上に配されたフォトレジスト１１０の領域ＳＬの部分を露光する露光工程を行う。このとき、図４（ａ）、４（ｂ）に示されるように、領域ＳＬおよび領域ＳＲにまたがって方向１２０に沿って配される配線パターンのうち、境界部（Ｅ−Ｆ間）のＢ−Ｂ’線から領域ＳＬの側に延在する部分の露光がなされる。次いで、フォトレジスト１１０に対して、領域ＳＲの絶縁膜１０６をパターニングするマスクパターンを形成するためのフォトマスク１１２を用いて、絶縁膜１０６上に配されたフォトレジスト１１０の領域ＳＲの部分を露光する露光工程を行う。このとき、図４（ｃ）、４（ｄ）に示されるように、領域ＳＬおよび領域ＳＲにまたがって方向１２０に沿って配される配線パターンのうち、境界部（Ｅ−Ｆ間）のＣ−Ｃ’線から領域ＳＲの側に延在する部分の露光がなされる。本実施形態において、フォトレジスト１１０の領域ＳＬの部分の露光を行った後、領域ＳＲの部分の露光を行ったが、先に領域ＳＲの部分の露光を行った後、領域ＳＬの部分の露光を行ってもよい。
フォトレジスト１１０に対して、領域ＳＬおよび領域ＳＲの露光を行った後、フォトレジスト１１０の現像処理が行なわれる。この現像の工程によって、図５（ａ）、５（ｂ）に示すように、Ａ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線を横断し、境界部（Ｅ−Ｆ間）を介して領域ＳＬから領域ＳＲに延在する開口部５０１を含むレジストパターン１１０’が形成される。開口部５０１は、配線パターンのうち、境界部（Ｅ−Ｆ間）から領域ＳＬの側に延在する部分（溝５０２）を形成するための開口部と、境界部（Ｅ−Ｆ間）から領域ＳＲの側に延在する部分（溝５０３）を形成するための開口部とが、連続して開口している。
次いで、フォトレジスト１１０に形成された開口部５０１を含むレジストパターン１１０’をマスクとして用いて絶縁膜１０６をエッチングすることによって、絶縁膜１０６に溝５０２、５０３を形成する工程を行う。この工程によって、配線パターンのうち、境界部（Ｅ−Ｆ間）から領域ＳＬの側に延在する部分を形成するための溝５０２、および、境界部（Ｅ−Ｆ間）から領域ＳＲの側に延在する部分を形成するための溝５０３を含む溝が形成される。換言すると、このとき形成される溝は、レジストパターン１１０’のうち領域ＳＬの部分の露光によって形成されたパターンに対応した溝５０２と、レジストパターン１１０’のうち領域ＳＲの部分の露光によって形成されたパターンに対応した溝５０３とを含む。このとき、溝５０２、５０３は、先に形成された孔３０１よりも浅い。換言すると孔３０１は、溝５０２、５０３を含む溝よりも深い。また、溝５０２および溝５０３のそれぞれは、孔３０１に連通している。図５（ｃ）、５（ｄ）は、溝５０２、５０３を含む溝を形成した後の断面図および平面図である。
孔３０１および孔３０１に連通した溝５０２、５０３の形成後、孔３０１、溝５０２、５０３に導電体を埋め込む工程を実施し、領域ＳＬと領域ＳＲとにまたがって方向１２０に沿って延在する配線パターン１１３を形成する。配線パターン１１３は、まず、例えばメッキ法を用いて、孔３０１、溝５０２、５０３に同じ工程で同時に導電体を埋め込む。次いで、孔３０１および溝５０２、５０３の周囲の絶縁膜１０６上にメッキされた不要な導電体を、例えば化学機械研磨（ＣＭＰ）法などを用いた研磨処理を施す工程を実施することによって研磨し、配線パターン１１３を形成してもよい。メッキ法を用いて形成された配線パターン１１３は、例えば、銅や銅を含む金属の配線パターンでありうる。この工程によって、溝５０２、５０３よりも深い孔３０１も、溝５０２、５０３と同様に銅により埋め戻され、配線パターン１１３に溝５０２、５０３の部分よりも深い部分１１４が形成される。配線パターン１１３は、領域ＳＬと領域ＳＲとにまたがる境界部（Ｅ−Ｆ間）に配された部分１１４を含む。また、配線パターン１１３は、部分１１４の上に配され境界部（Ｅ−Ｆ間）から領域ＳＬに延在する溝５０２、および、部分１１４の上に配され境界部（Ｅ−Ｆ間）から領域ＳＲに延在する溝５０３にそれぞれ配された部分を含む。ここで、配線パターン１１３の部分１１４は、デュアルダマシン構造の配線パターンを形成する際のビアでありうる。つまり、部分１１４は、デュアルダマシン構造を有する配線パターン１１３において、境界部（Ｅ−Ｆ間）において他の配線パターンと接続しないダミービアでありうる。換言すると、孔３０１および溝５０２、５０３に導電体を埋め込む工程において、孔３０１の底が、図５（ａ）、図６（ａ）に示すように絶縁体である層間絶縁膜１０４で構成されている。孔３０１の底が、層間絶縁膜１０４と同様に絶縁体である絶縁膜１０６で構成されていてもよい。配線パターン１１３を形成した際の断面図および平面図を、図６（ａ）、６（ｂ）にそれぞれ示す。本実施形態では、銅を主成分とし、デュアルダマシン構造を有する配線を用いているために、配線の微細化や配線抵抗の低減を実現することができる。
ここで、本実施形態の効果について図７を用いて説明する。図７（ａ）、７（ｂ）は、本実施形態に対する比較例の分割露光によって形成された配線パターン、図７（ｃ）、７（ｄ）は、本実施形態の分割露光によって形成された配線パターンの、それぞれ平面図および断面図を示す。
図７（ａ）には、分割露光によって、領域ＳＬと領域ＳＲとの間でアライメントの不整合（アライメントのずれ）が発生した場合に形成される配線パターンの平面図が示される。図７（ｂ）は、図７（ａ）のＡ−Ａ’線での断面図を示している。領域ＳＬを露光する工程によって形成される配線パターン１１３ａと、領域ＳＲを露光する工程によって形成される配線パターン１１３ｂとが、アライメントの不整合によって分割されている。このため、領域ＳＬおよび領域ＳＲにまたがって方向１２０に沿って配される配線パターン１１３は、領域ＳＬと領域ＳＲと間で断線し、導通が取れないことを示している。
一方、図７（ｃ）には、上述の本実施形態において形成された配線パターン１１３の平面図が示される。ここで、アライメントの不整合は、図７（ａ）に示される場合と同等の値を想定している。図７（ｄ）は、図７（ｃ）のＡ−Ａ’線での断面図を示している。本実施形態において、領域ＳＬを露光する工程によって形成される配線パターン１１３ａと、領域ＳＲを露光する工程によって形成される配線パターン１１３ｂとは、比較例と同様に、アライメントの不整合によって、分割されて形成される。しかしながら、領域ＳＬと領域ＳＲとにまたがる境界部（Ｅ−Ｆ間）に、孔３０１を形成することによって配される配線パターン１１３のうち部分１１４が存在するため、配線パターン１１３は、領域ＳＬと領域ＳＲとの間の導通が確保される。
ここで、デバイス領域ＤＲに対する正射影における配線パターン１１３の形状について説明する。図７（ｃ）に示すように、溝５０２が延在する方向１２０および溝５０３が延在する方向１２０に交差する方向における孔３０１の幅が、溝５０２の幅と溝５０３の幅の和よりも小くてもよい。また、溝５０２、５０３が延在する方向１２０に交差する方向における孔３０１のうち部分１１４の幅が、溝５０２の幅と溝５０３の幅の和よりも小くてもよい。また例えば、図７（ｃ）に示すように、配線パターン１１３のうち部分１１４と、配線パターン１１３の溝５０２に形成される部分１２３ａのうち部分１１４よりも領域ＳＲと反対側に配される部分１１５との、方向１２０と交差する方向の幅が略同じであってもよい。同様に、配線パターン１１３のうち他の部分よりも深い部分１１４と、配線パターン１１３の溝５０３に形成される部分１２３ｂのうち部分１１４よりも領域ＳＬと反対側に配される部分１１６との、方向１２０と交差する方向の幅が略同じであってもよい。このため、アライメントの不整合がない場合、図６（ｂ）に示すように、配線パターン１１３は、境界部（Ｅ−Ｆ間）において、方向１２０に沿った直線状の配線パターンとなりうる。一方、アライメントに不整合がある場合、図７（ｃ）に示すように、デバイス領域ＤＲに対する正射影において、溝５０２に形成される部分１２３ａのうち方向１２０に沿った外縁の一部が、部分１１４と重なるように配される。同様に、溝５０３に形成される部分１２３ｂのうち方向１２０に沿った外縁の一部が、部分１１４と重なるように配される。アライメントの不整合に応じて、部分１２３ａの外縁の一部または部分１２３ｂの外縁の一部の一方のが、部分１１４と重なるように配されてもよいし、両方が重なるように配されてもよい。また、部分１１４、部分１１５、部分１１６が、それぞれ同じ幅を有する。このため、孔３０１を形成するためのフォトマスクのパターン、溝５０２を形成するためのフォトマスク１１１のパターン、溝５０３を形成するためのフォトマスク１１２のパターンは、それぞれ同じ幅を有していてもよい。
本実施形態において、部分１１４を形成するための孔３０１は、領域ＳＬのパターンを形成するためのフォトマスク１１１、領域ＳＲのパターンを形成するためのフォトマスク１１２とは別のフォトマスクによって形成される。また、配線パターン１１３の部分１１４は、配線パターン１１３の領域ＳＬ、ＳＲに延在する溝５０２、５０３に形成される部分と同等の幅を有する。このため、配線パターン１１３に対して、領域ＳＬ、ＳＲの継ぎ目部分に補助パターンを付加するために、隣接する配線パターン間の短絡等の懸念から、配線間隔を広げざるを得なくなるような問題を生じることがない。また、特許文献１に示されるように、複数の配線層を必要とすることもない。つまり、分割露光において、パターンレイアウトの自由度の低下を抑制することが可能となる。
また、部分１１４を含む配線パターン１１３は、例えばメッキ法などを用いて同時に形成される。このため、配線パターン１１３のうち部分１１４と部分１１４以外の部分とで、材料的な差異や、界面構造が形成されない。結果として、配線パターン１１３の抵抗値の上昇が抑制され、配線パターン１１３の信頼性が向上しうる。つまり、分割露光において、互いに隣接する領域間の境界を通過する配線パターンの微細化と、信頼性および／または歩留まりの向上と、を両立することが可能となる。
第２の実施形態
図８〜１０を参照して、本発明の実施形態による半導体デバイスの構成およびその製造方法について説明する。図８は、本発明の第２の実施形態における半導体デバイスのデバイス領域ＤＲの配置を概念的に示す平面図である。１つのデバイス領域ＤＲは、１つの半導体チップとなる領域でありうる。本実施形態においても、上述の第１の実施形態と同様に、デバイス領域ＤＲは、領域ＳＬと領域ＳＲとの２つの領域とに分けて露光される。一方、図８に示されるように、デバイス領域ＤＲを分割露光する領域ＳＬと領域ＳＲとは、第１の実施形態と異なり重複する領域を含まない。図８において、デバイス領域ＤＲの左端からＢ−Ｂ’線までが、１つのフォトマスクを用いて露光される領域ＳＬ、Ｃ−Ｃ’線からデバイス領域ＤＲの右端までが、１つのフォトマスクを用いて露光される領域ＳＲである。
次いで、図９、１０を用いて、本実施形態の半導体デバイスの製造方法について説明する。絶縁膜１０６に孔３０１を形成し、孔３０１の上に平坦化膜１０８およびハードマスク層１０９を形成するまでの工程は、上述の図２、３に示す工程と同様であってもよいため、ここでは説明を省略する。
ハードマスク層１０９を形成した後、ハードマスク層１０９の上にフォトレジスト１１０を形成する。このフォトレジスト１１０に対して、領域ＳＬの絶縁膜１０６をパターニングするマスクパターンを形成するためのフォトマスク１１１を用いて、絶縁膜１０６上に配されたフォトレジスト１１０の領域ＳＬの部分を露光する露光工程を行う。このとき、図９（ａ）、９（ｂ）に示されるように、領域ＳＬおよび領域ＳＲにまたがって方向１２０に沿って配される配線パターンのうち、境界部（Ｅ−Ｆ間）のＢ−Ｂ’線から領域ＳＬの側に延在する部分の露光がなされる。次いで、フォトレジスト１１０に対して、領域ＳＲの絶縁膜１０６をパターニングするマスクパターンを形成するためのフォトマスク１１２を用いて、絶縁膜１０６上に配されたフォトレジスト１１０の領域ＳＲの部分を露光する露光工程を行う。このとき、図９（ｃ）、９（ｄ）に示されるように、領域ＳＬおよび領域ＳＲにまたがって方向１２０に沿って配される配線パターンのうち、境界部（Ｅ−Ｆ間）のＣ−Ｃ’線から領域ＳＲの側に延在する部分の露光がなされる。本実施形態において、領域ＳＬの露光を行った後、領域ＳＲの露光を行ったが、先に領域ＳＲの露光を行った後、領域ＳＬの露光を行ってもよい。
フォトレジスト１１０に対して、領域ＳＬおよび領域ＳＲの露光を行った後、現像処理が行なわれる。この現像処理の工程によって、図１０（ａ）、１０（ｂ）に示すように、Ｂ−Ｂ’線から領域ＳＬに延在する開口部５０１ａおよびＣ−Ｃ’線から領域ＳＲに延在する開口部５０１ｂを含むレジストパターン１１０’が形成される。開口部５０１ａ、ｂは、配線パターンの、境界部（Ｅ−Ｆ間）から領域ＳＬの側に延在する部分（溝５０２）を形成するための開口部と、境界部（Ｅ−Ｆ間）から領域ＳＲの側に延在する部分（溝５０３）を形成するための開口部とが互いに離間している。本実施形態において、第１の実施形態と比較して、フォトレジスト１１０のうちＢ−Ｂ’線とＣ−Ｃ’線との間が、領域ＳＬの露光と領域ＳＲの露光との両方の露光に曝されないため、２重露光によるパターン崩れの発生を抑制することが可能となる。
次いで、レジストパターン１１０’に形成された開口部５０１ａ、ｂを介して絶縁膜１０６をエッチングする。これにより、上述の第１の実施形態と同様に、配線パターン１１３のうち、境界部（Ｅ−Ｆ間）から領域ＳＬの側に延在する部分を形成するための溝５０２および境界部（Ｅ−Ｆ間）から領域ＳＲの側に延在する部分を形成するための溝５０３を含む溝が形成される。このとき、溝５０２、５０３は、先に形成された孔３０１よりも浅い。この後の工程は、上述の第１の実施形態と同様であってもよいため、ここでは説明を省略する。
本実施形態においても、分割露光において、互いに隣接する領域間をまたいで延在する配線パターンの不導通を抑制し、信頼性および／または歩留まりの向上と、配線パターンの微細化と、を両立することが可能となる。
以上、本発明に係る実施形態を２形態示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。
本実施形態を用いて製造される半導体デバイスとして、図１１に撮像デバイス１００１の例を示す。撮像デバイス１００１のデバイス領域ＤＲは、入射した光に応じた信号を生成するための変換素子を含む複数の画素１００３がアレイ状に配された画素領域１００２と、画素領域１００２の画素１００３を動作させるための回路領域１００４と、を含む。ここで、画素１００３は、例えばＣＭＯＳ回路などを用いて構成されうる。画素１００３は、トランジスタが基板１００の表面に設けられ、当該表面が受光面となる表面照射型の撮像デバイスであってもよい。あるいは、トランジスタが基板１００の表面に設けられ、当該表面とは反対の裏面が受光面となる裏面照射型の撮像デバイスであってもよい。半導体デバイスが３３ｍｍ×２２ｍｍ以上のサイズの画素領域１００２を有する場合、デバイス領域ＤＲを分割して露光する要求が高まる。例えば、所謂フルサイズと呼ばれる３６ｍｍ×２４ｍｍ（小数点以下四捨五入）や、それよりも大きい画素領域１００２を有する撮像デバイス１００１を製造する場合である。このとき、上述のように領域ＳＬと領域ＳＲとに分割し露光を行うことによって、露光される領域をまたがり延在する配線パターンがある場合においても、配線パターンの不導通を抑制し、信頼性の高い撮像デバイス１００１を製造することが可能となる。また、撮像デバイス１００１のデバイス領域ＤＲが分割露光によって形成されたことは、例えば、デバイス領域ＤＲに露光のために配されるアライメントマークＡＭの配置や、それぞれ分割露光される領域ＳＬ、ＳＲのディストーションなどから確認されうる。なお、半導体デバイスが、有機ＥＬ表示デバイスや透過型あるいは反射型の液晶表示デバイスなどの表示デバイスであっても、撮像デバイスと同様の効果を得ることができ、大面積で高精細化した画素領域を有する表示デバイスを実現できる。
１００：基板、１０６：絶縁膜、１１０：フォトレジスト、１１０’：レジストパターン、３０１：孔、５０１，５０２：第１の溝、第２の溝

Claims (13)

  1. 半導体デバイスの製造方法であって、
    基板の上に絶縁膜を配する工程と、
    前記絶縁膜に孔を形成する工程と、
    前記絶縁膜の上に配されたフォトレジストの第１の部分を露光する第１の露光工程と、
    第１の露光工程の後、前記フォトレジストの第２の部分を露光する第２の露光工程と、
    前記第１の露光工程および前記第２の露光工程の後、前記フォトレジストを現像することによって形成されたレジストパターンをマスクとして用いて前記絶縁膜をエッチングすることによって、前記絶縁膜に溝を形成する工程と、
    前記孔および前記溝に導電体を埋め込む工程と、含み、
    前記溝は、前記レジストパターンのうち前記第１の部分の前記露光によって形成された第１のパターンに対応した第１の溝と、前記レジストパターンのうち前記第２の部分の前記露光によって形成された第２のパターンに対応した第２の溝と、を含み、
    前記埋め込む工程において、前記第１の溝および前記第２の溝のそれぞれは前記孔に連通しており、前記孔が前記第１の溝および前記第２の溝よりも深いことを特徴とする製造方法。
  2. 前記レジストパターンにおいて、前記第１の溝を形成するための開口部と前記第２の溝を形成するための開口部とが、連続して開口していることを特徴とする請求項１に記載の製造方法。
  3. 前記レジストパターンにおいて、前記第１の溝を形成するための開口部と前記第２の溝を形成するための開口部とが、それぞれ離間していることを特徴とする請求項１に記載の製造方法。
  4. 前記製造方法は、前記埋め込む工程の後、前記導電体に研磨処理を施す工程をさらに含むことを特徴とする請求項１乃至３の何れか１項に記載の製造方法。
  5. 前記孔を形成する工程の後、前記第１の露光工程を行うことを特徴とする請求項１乃至４の何れか１項に記載の製造方法。
  6. 前記第１の溝が延在する方向および前記第２の溝が延在する方向に交差する方向における前記孔の幅が、前記第１の溝の幅と前記第２の溝の幅の和よりも小さいことを特徴とする請求項１乃至５の何れか１項に記載の製造方法。
  7. 前記埋め込む工程において、前記孔の底が絶縁体で構成されていることを特徴とする請求項１乃至６の何れか１項に記載の製造方法。
  8. 前記導電体が、銅を含むことを特徴とする請求項１乃至７の何れか１項に記載の製造方法。
  9. 前記半導体デバイスが、撮像デバイスまたは表示デバイスであることを特徴とする請求項１乃至８の何れか１項に記載の製造方法。
  10. 前記半導体デバイスは、前記第１の露光工程によって露光される領域および前記第２の露光工程によって露光される領域にわたって、複数の画素が配置された画素領域を有し、
    前記画素領域の大きさが、３３ｍｍ×２２ｍｍ以上であることを特徴とする請求項１乃至９の何れか１項に記載の製造方法。
  11. 互いに隣接する第１の領域および第２の領域を含むデバイス領域を備える半導体デバイスであって、
    前記半導体デバイスは、基板の上の絶縁膜に埋め込まれ、前記第１の領域および前記第２の領域にまたがって第１の方向に沿って延在する配線パターンを有し、
    前記配線パターンは、前記第１の領域と前記第２の領域とにまたがる境界部に配された第１の部分と、前記境界部から前記第１の領域の側に延在し、一部が前記第１の部分の上に配される第２の部分と、前記境界部から前記第２の領域の側に延在し、一部が前記第１の部分の上に配される第３の部分と、を含み、
    前記デバイス領域に対する正射影において、前記第２の部分のうち前記第１の方向に沿った外縁の一部と、前記第３の部分のうち前記第１の方向に沿った外縁の一部と、のうち少なくとも一方が、前記第１の部分と重なるように配されていることを特徴とする半導体デバイス。
  12. 前記半導体デバイスが、撮像デバイスまたは表示デバイスであることを特徴とする請求項１１に記載の半導体デバイス。
  13. 前記半導体デバイスは、前記第１の領域および前記第２の領域にわたって、複数の画素が配置された画素領域を有し、
    前記画素領域の大きさが、３３ｍｍ×２２ｍｍ以上であることを特徴とする請求項１１または１２に記載の半導体デバイス。
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