JP2018173782A5

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Publication number: JP2018173782A5
Application number: JP2017071079A
Authority: JP
Filing date: 2017-03-31
Publication date: 2019-11-21
Anticipated expiration: 2037-03-31

Claims

メモリ装置へのライトデータまたはデータストローブ信号の遅延量を調整する遅延調整回路と、
前記遅延調整回路の遅延量を設定する制御回路と、
前記遅延量を記憶する記憶部とを備え、
前記制御回路は、前記記憶部に記憶されている前記遅延量または前記遅延量を基準とした量を前記遅延調整回路に設定したときの前記ライトデータの書き込み結果に基づいて、前記記憶部に記憶されている遅延量を修正する、半導体装置。
前記制御回路は、第１の調整期間において、前記ライトデータの有効ウインドウのレフトエッジのタイミングが前記データストローブ信号のエッジのタイミングに一致するための前記遅延調整回路の遅延量を第１の遅延量として求め、前記ライトデータの有効ウインドウのライトエッジのタイミングが前記データストローブ信号のエッジのタイミングに一致するための前記遅延調整回路の遅延量を第２の遅延量として求め、前記第１の遅延量と前記第２の遅延量の平均値を第３の遅延量として求めて、前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量を前記記憶部に書き込み、
前記制御回路は、通常動作時には、前記記憶部に記憶されている前記第３の遅延量を前記遅延調整回路の遅延量に設定し、
前記制御回路は、前記第１の調整期間後に設けられる第２の調整期間において、前記記憶部に記憶されている前記第１の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果と、前記記憶部に記憶されている前記第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果とに基づいて、前記記憶部に記憶されている前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量のうちの少なくとも１つを修正、または全てを修正しない、請求項１記載の半導体装置。
前記制御回路は、前記第２の調整期間において、前記記憶部に記憶されている前記第１の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が正常で、かつ前記記憶部に記憶されている前記第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が異常の場合には、前記記憶部に記憶されている前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量を第１の量だけ減少または増加させる、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間において、前記記憶部に記憶されている前記第１の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が異常で、かつ前記記憶部に記憶されている前記第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が正常の場合には、前記記憶部に記憶されている前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量を第１の量だけ増加または減少させる、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間において、前記記憶部に記憶されている前記第１の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が異常で、かつ前記記憶部に記憶されている前記第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果が異常の場合には、前記記憶部に記憶されている前記第１の遅延量を第１の量だけ増加または減少させ、前記記憶部に記憶されている前記第２の遅延量を前記第１の量だけ減少または増加させ、前記記憶部に記憶されている前記第３の遅延量を変化させない、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間時に、前記ライトデータを前記メモリ装置内のトレーニング専用のメモリに書き込む、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間に、前記ライトデータを前記メモリ装置内のユーザ使用可能メモリの予め定められた領域に書込む、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間に、前記ライトデータとして、トレーニング用のデータを前記メモリ装置に書き込む、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間に、前記ライトデータとして、外部から与えられた通常データを前記メモリ装置に書き込む、請求項２記載の半導体装置。
前記制御回路は、前記第２の調整期間に、前記通常データの書き込み結果が異常の場合に、前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量のうちの少なくとも１つを修正後に、前記通常データを再度書き込む、請求項９記載の半導体装置。
前記制御回路は、前記第２の調整期間において、前記第１の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果と、前記第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果とに基づいて、前記第２の調整期間を設ける時間間隔を変更する、請求項２記載の半導体装置。
前記制御回路は、前記半導体装置内の温度変動または電圧の変動に基づいて、前記第２の調整期間を設ける時間間隔を変更する、請求項２記載の半導体装置。
前記制御回路は、第１の調整期間において、前記ライトデータの有効ウインドウのレフトエッジのタイミングが前記データストローブ信号のエッジのタイミングに一致するための前記遅延調整回路の遅延量を第１の遅延量として求め、前記ライトデータの有効ウインドウのライトエッジのタイミングが前記データストローブ信号のエッジのタイミングに一致するための前記遅延調整回路の遅延量を第２の遅延量として求め、前記第１の遅延量と前記第２の遅延量の平均値を第３の遅延量として求めて、前記第１の遅延量、前記第２の遅延量、前記第３の遅延量を前記記憶部に書き込み、
前記制御回路は、通常動作時には、前記記憶部に記憶されている前記第３の遅延量を前記遅延調整回路の遅延量に設定し、
前記制御回路は、前記第１の調整期間後に設けられる第２の調整期間において、少なくとも、前記記憶部に記憶されている前記第１の遅延量よりも所定量多い遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果、および前記記憶部に記憶されている前記第２の遅延量よりも前記所定量少ない遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果に基づいて、前記記憶部に記憶されている前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量のうち少なくとも１つを修正、または全てを修正しない、請求項１記載の半導体装置。
前記制御回路は、前記第２の調整期間において、前記記憶部に記憶されている前記第１の遅延量よりもｋ×ΔＤだけ大きい遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果を前記ライトデータの有効ウインドウのレフトエッジ検査用の書込み結果として求め、
前記制御回路は、前記ライトデータのレフトエッジ検査用の書込み結果が異常となるまでｋをＮ（≧２）から順次減少させることによって、１個以上の前記レフトエッジ検査用の書込み結果を求め、
前記制御回路は、前記第２の調整期間において、前記記憶部に記憶されている前記第２の遅延量よりもｋ×ΔＤだけ小さい遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果を前記ライトデータの有効ウインドウのライトエッジ検査用の書込み結果として求め、
前記制御回路は、前記ライトデータのライトエッジ検査用の書込み結果が異常となるまでｋをＮ（≧２）から順次減少させることによって、１個以上の前記ライトエッジ検査用の書込み結果を求め、
前記制御回路は、１個以上の前記レフトエッジ検査用の書込み結果、および１個以上の前記レフトエッジ検査用の書込み結果に基づいて、前記記憶部に記憶されている前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量のうち少なくとも１つを修正、または全てを修正しない、請求項１３記載の半導体装置。
前記制御回路は、前記半導体装置内の温度変動または電圧の変動に基づいて、前記Ｎを変更する、請求項１４記載の半導体装置。
前記制御回路は、前記記憶部が保持する前記第１の遅延量、前記第２の遅延量、および前記第３の遅延量のいずれかの値を出力して前記遅延調整回路の前記遅延量を設定する選択回路を備える、請求項２記載の半導体装置。
前記制御回路は、第１の調整期間において、前記遅延調整回路の少なくとも第１または第２の遅延量を求めて、前記遅延量を前記記憶部に書き込み、
前記制御回路は、通常動作時には、前記記憶部に記憶されている前記遅延量に基づいて前記遅延調整回路の遅延量に設定し、
前記制御回路は、前記第１の調整期間後に設けられる第２の調整期間において、前記記憶部に記憶されている前記第１または第２の遅延量を前記遅延調整回路の遅延量に設定したときの前記ライトデータの書き込み結果に基づいて、前記記憶部に記憶されている前記遅延量のうちの少なくとも１つを修正、または全てを修正しない、請求項１記載の半導体装置。
メモリ装置へのライトデータまたはデータストローブ信号の遅延量を調整する遅延調整回路を用いて、前記メモリ装置へのライトデータとデータストローブ信号のタイミングの関係を較正する方法であって、
第１の調整期間において、前記ライトデータの有効ウインドウのタイミングが前記データストローブ信号のエッジのタイミングと一致するように前記遅延調整回路の遅延量を求めて、記憶部に書込むステップと、
前記第１の調整期間後に設けられる第２の調整期間において、前記記憶部に記憶されている遅延量を前記遅延調整回路に設定し、前記遅延量の設定後の前記ライトデータの書き込み結果に基づいて、前記記憶部に記憶されている遅延量を修正するステップとを備える、タイミング較正方法。