TWI703575B - 記憶體訊號相位差校正電路與方法 - Google Patents

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Abstract

一種記憶體訊號相位差校正電路包含：一多相位時脈產生器提供複數個時脈，以使一DDR SDRAM實體層電路據以產生一資料輸入/輸出訊號（DQ）與一資料選通訊號（DQS）用於存取一儲存電路；一校正控制電路依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號（DQ或DQS）的相位，並輸出一校正控制訊號；一存取控制電路依據該校正控制訊號令代表預設資料的儲存資料從該儲存電路被讀出；一比較電路比較該預設資料與該儲存資料以輸出一比較結果，該校正控制電路再依據該比較結果決定是否縮小該相位差調整範圍；以及一相位控制器依據該相位控制訊號輸出一時脈控制訊號，以設定該複數個時脈之一目標時脈的相位，該DDR SDRAM實體層電路依據該目標時脈產生該目標訊號。

Description

記憶體訊號相位差校正電路與方法
本發明是關於校正電路與方法，尤其是關於記憶體訊號相位差校正電路與方法。
在某些雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層電路的設計架構中，資料輸入/輸出訊號（DQ）與資料選通訊號（DQS）的相位差是固定為90度，然而這樣的相位差關係雖符合某些記憶體規範（例如 : 第四代雙倍資料率同步動態隨機存取記憶體（DDR4）規範，以及低功耗第三代雙倍資料率同步動態隨機存取記憶體（LPDDR3）規範），但無法符合低功耗第四代雙倍資料率同步動態隨機存取記憶體（LPDDR4）規範。為了符合LPDDR4規範，DDR SDRAM實體層電路的設計須被修改。
依據LPDDR4規範，DQ與DQS之間的相位差應介於200皮秒（ps）至800皮秒之間，由溫度變化所引起的最大相位差變化應不大於0.6 ps/℃，且由電壓變化所引起的最大相位差變化應不大於33 ps/50mv。
本發明之一目的在於提供一記憶體訊號相位差校正電路與一記憶體訊號相位差校正方法，該記憶體訊號相位差校正電路與方法符合低功耗第四代雙倍資料率同步動態隨機存取記憶體（LPDDR4）規範。
本發明之記憶體訊號相位差校正電路的一實施例包含於一雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層電路，該實施例於一校正模式下校正一資料輸入/輸出訊號（data input/output）與一資料選通訊號（data strobe）之間的一相位差，並包含一多相位時脈產生器、一校正控制電路、一存取控制電路、一比較電路以及一相位控制器。該多相位時脈產生器用來提供複數個時脈給該DDR SDRAM實體層電路，以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該資料輸入/輸出訊號與該資料選通訊號，其中該資料輸入/輸出訊號與該資料選通訊號用來存取一儲存電路。該校正控制電路用來依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位，並輸出一校正控制訊號，其中該目標訊號是該資料輸入/輸出訊號與該資料選通訊號的其中之一。該存取控制電路用來依據該校正控制訊號，令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出。該比較電路用來比較該預設資料與該儲存資料以輸出一比較結果至該校正控制電路，當該比較結果指出該儲存資料不同於該預設資料時，該校正控制電路依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號。該相位控制器用來依據該相位控制訊號輸出一時脈控制訊號，以設定該複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
本發明之記憶體訊號相位差校正方法的一實施例用來於一校正模式下校正一第一訊號與一第二訊號（例如：一資料輸入/輸出訊號與一資料選通訊號）之間的一相位差，該實施例包含下列步驟：提供複數個時脈給一雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層電路，以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該第一訊號與該第二訊號，其中該第一訊號與該第二訊號用來存取一儲存電路；依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位，並輸出一校正控制訊號，其中該目標訊號是該第一訊號與該第二訊號的其中之一；依據該校正控制訊號，令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出；比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，並再次輸出該相位控制訊號與該校正控制訊號；以及依據該相位控制訊號輸出一時脈控制訊號，以設定該複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
本發明之記憶體訊號相位差校正方法的另一實施例用來於一校正模式下校正一第一訊號與一第二訊號（例如：一資料輸入/輸出訊號與一資料選通訊號）之間的一相位差，該第一訊號與該第二訊號用來存取一儲存電路，該實施例包含下列步驟：依據一相位差調整範圍輸出一相位控制訊號以調整該相位差，並輸出一校正控制訊號；依據該校正控制訊號，令代表預設資料的儲存資料從該儲存電路被讀出；比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號；以及依據該相位控制訊號輸出一時脈控制訊號，從而藉由該時脈控制訊號設定一目標時脈的相位，其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露包含記憶體訊號相位差校正電路與記憶體訊號相位差校正方法，該記憶體訊號相位差校正電路與方法適用於一雙倍資料率同步動態隨機存取記憶體（DDR SDRAM）實體層電路，能夠校正一資料輸入/輸出訊號（之後簡稱為DQ）與一資料選通訊號（之後簡稱為DQS）之間的相位差，其中DQ與DQS定義於一DDR標準規範中，是用來存取一儲存電路。藉由本發明，DQ與DQS之間的相位差能夠符合該DDR標準規範像是LPDDR4規範、DDR4規範、或LPDDR3規範。本發明之背景知識可見於申請人之美國專利（US 9,570,130 B2）的內容中。
圖1顯示本發明之記憶體訊號相位差校正電路的一實施例。圖1之記憶體訊號相位差校正電路100包含於一DDR SDRAM實體層電路（未顯示於圖）中，是用來於一校正模式下校正DQ與DQS之間的相位差。記憶體訊號相位差校正電路100包含一多相位時脈產生器110、一校正控制電路120、一存取控制電路130、一比較電路140、以及一相位控制器150。圖1顯示之儲存電路10可整合於本發明的記憶體訊號相位差校正電路中，或獨立於本發明的記憶體訊號相位差校正電路外。
請參閱圖1。多相位時脈產生器110（例如：具有一或多個相位插補器的鎖相迴路）用來提供複數個時脈（未顯示於圖）給該DDR SDRAM實體層電路，使得該DDR SDRAM實體層電路能夠依據該些時脈產生DQ與DQS，其中DQ與DQS用來存取儲存電路10，且DDR SDRAM實體層電路依據該些時脈產生DQ與DQS之技術可為已知或自行開發的技術（例如：US 9,570,130 B2）。另外，多相位時脈產生器110用來依據相位控制器150之控制來調整該複數個時脈的至少其中之一的相位；舉例而言，多相位時脈產生器110包含一相位插補器用來輸出一時脈，多相位時脈產生器110能依據相位控制器150之控制來調整該相位插補器的相位插補設定，以調整該時脈的相位。再者，多相位時脈產生器110或可用來提供時脈給校正電路100的其它電路以供其據以運作。由於多相位時脈產生器110可為已知或自行開發的電路，其細節在此省略。
請參閱圖1。校正控制電路120用來依據一相位差調整範圍中的一相位差（例如：後述之最小相位差與最大相位差的其中之一），輸出一相位控制訊號SPH ，從而調整一目標訊號的相位；校正控制電路120另用來輸出一校正控制訊號SCAL 。上述目標訊號為DQ或DQS；一旦該目標訊號的相位被調整了，DQ與DQS之間的相位差就會改變，從而校正控制電路120可藉由該校正控制訊號SCAL 來啟動一資料存取操作，以在這樣的DQ與DQS之間的相位差下，估量資料存取的正確性。上述相位差調整範圍的一範例不窄於200皮秒至800皮秒之間的範圍。
請參閱圖1。存取控制電路130用來依據該校正控制訊號SCAL 產生一命令訊號SCMD ，以使預設資料被寫入儲存電路10，以及使代表該預設資料的儲存資料從儲存電路10被讀出。存取控制電路130的一實施例為一多用途命令（multi-purpose command, MPC）電路，其運作符合LPDDR4規範；於本例中，前述校正模式是於儲存電路10之記憶體資料恢復（memory refresh）的執行期間內生效，或於耦接至儲存電路10的一主機（未顯示於圖）執行一開機作業的期間內生效，其中該校正模式的生效意味著存取控制電路130進入該校正模式，而記憶體資料恢復屬本領域的習知技術；值得注意的是，若校正電路100需要更多時間來完成一校正回合，該校正模式可於儲存電路10之記憶體資料恢復的多個回合的執行期間內多次生效，從而校正電路100可於該多個回合的執行期間內逐步地完成調整DQ與DQS之間的相位差。存取控制電路130的另一實施例是一讀/寫控制電路符合另一DDR規範（例如：DDR4或LPDDR3規範）；於本例中，該校正模式可於耦接至儲存電路10的一主機執行一開機作業的期間內生效。由於上述多用途命令電路與讀/寫控制電路的每一個可為已知或自行開發的電路，其細節在此省略。
請參閱圖1。比較電路140用來比較該預設資料與該儲存資料，以輸出一比較結果SCOMP 給校正控制電路120。當該比較結果SCOMP 指出該儲存資料異於該預設資料時，目前的DQ與DQS之間的相位差很可能不適用於儲存電路10之資料存取操作，因此，校正控制電路120會依據該比較結果SCOMP 縮小前述相位差調整範圍，並依據縮小後的該相位差調整範圍輸出該校正控制訊號SPH 以及輸出該校正控制訊號SCAL 用於下一校正回合。另一方面，當該比較結果SCOMP 指出該儲存資料同於該預設資料時，DQ與DQS之間的相位差應是合用的，因此，校正控制電路120保持該相位差調整範圍不變；接下來，校正控制電路120便可停止校正直到一觸發事件（例如：一主機開機作業或一預設倒數計時）被滿足，或者校正控制電路120可直接開始下一校正回合，以依據該相位差調整範圍內的另一相位差來調整前述目標訊號（亦即：DQ或DQS）的相位。此外，當校正控制電路120決定停止校正，校正控制電路120可選擇性地藉由輸出該相位控制訊號SPH ，令DQ與DQS之間的相位差等於該相位差調整範圍的一中間值，或令該相位差與該中間值之間的差異小於一門檻；該門檻例如為0皮秒至20皮秒之間的值，然而本發明之實施不以此為限。
請參閱圖1。相位控制器150用來依據該相位控制訊號SPH 輸出一時脈控制訊號SCLK ，從而依據該時脈控制訊號SCLK 來設定前述複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號（亦即：DQ或DQS）。
於圖1之實施例的一實作範例中，該相位差調整範圍是由一最小相位差與一最大相位差來界定，該最小相位差與該最大相位差的每一個用來設定DQ與DQS之間的相位差。詳言之，校正控制電路120依據該相位差調整範圍輸出該相位控制訊號SPH 以調整該目標訊號（亦即：DQ或DQS）的相位，從而讓DQ與DQS之間的相位差成為一第一相位差（亦即：該最小相位差與該最大相位差的其中之一），接著存取控制電路130在該第一相位差下，令前述預設資料被寫入以及前述儲存資料被讀出，之後比較電路140便可依據該預設資料與該儲存資料的異同來輸出一第一次結果作為該比較結果SCOMP ；接下來，校正控制電路120再調整該目標訊號的相位，以讓DQ與DQS之間的相位差成為一第二相位差（亦即：該最小相位差與該最大相位差的其中另一），接著存取控制電路130在該第二相位差下，令該預設資料被寫入以及該儲存資料被讀出，之後比較電路140便可依據該預設資料與該儲存資料的異同來輸出一第二次比較結果作為該比較結果SCOMP ；然後，當該第一次結果與該第二次結果的至少一結果指出該儲存資料異於該預設資料時，校正控制電路120依據該至少一結果縮小該相位差調整範圍。更明確地說，當該第一次結果指出該儲存資料不同於該預設資料但該第二次結果指出該儲存資料同於該預設資料時，校正控制電路120調整該第一相位差以縮小該相位差調整範圍（例如：該相位差調整範圍從180~820皮秒被調整為200~820皮秒）；當該第二次結果指出該儲存資料不同於該預設資料但該第一次結果指出該儲存資料同於該預設資料時，校正控制電路120調整該第二相位差以縮小該相位差調整範圍（例如：該相位差調整範圍從180~820皮秒被調整為180~800皮秒）；當該第一次結果與該第二次結果均指出該儲存資料不同於該預設資料時，校正控制電路120調整該第一相位差並調整該第二相位差以縮小該相位差調整範圍（例如：該相位差調整範圍從180~820皮秒被調整為200~800皮秒）；以及當該第一次結果與該第二次結果均指出該儲存資料同於該預設資料時，校正控制電路120完成校正該相位差。
值得注意的是，圖1之實施例也可用來調整DQ與DQS以外的二記憶體訊號的相位差，以使該相位差符合一DDR標準規範或其它實施需求。若上述應用需要對圖1的實施例進行修改，本領域具有通常知識者能夠依據本揭露瞭解如何修改圖1的實施例來達成上述應用。
圖2顯示本發明之記憶體訊號相位差校正方法的一實施例。圖2的實施例包含下列步驟： 步驟S210：提供複數個時脈給一DDR SDRAM實體層電路，以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生一第一訊號（例如：DQ）與一第二訊號（例如：DQS），其中該第一訊號與該第二訊號用來存取一儲存電路。本步驟可由圖1之多相位時脈產生器110或其均等電路來執行。 步驟S220：依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位，並輸出一校正控制訊號，其中該目標訊號是該第一訊號與該第二訊號的其中之一。本步驟可由圖1之校正控制電路120、相位控制器150、以及多相位時脈產生器110之協同運作或能夠實現該協同運作的電路來執行。 步驟S230：依據該校正控制訊號，令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出。本步驟可由圖1之存取控制電路130或其均等電路來執行。 步驟S240：比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號。本步驟可由圖1之比較電路140與校正控制電路120之協同運作或能夠執行該協同運作的電路來執行。 步驟S250：依據該相位控制訊號輸出一時脈控制訊號，以設定該複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。本步驟可由圖1之相位控制器150與多相位時脈產生器110之協同運作或能夠執行該協同運作的電路來執行。
圖3顯示本發明之記憶體訊號相位差校正方法的另一實施例。圖3的實施例包含下列步驟： 步驟S310：依據一相位差調整範圍輸出一相位控制訊號以調整一第一訊號（例如：DQ）與一第二訊號（例如：DQS）之間的相位差，並輸出一校正控制訊號。本步驟可由圖1之校正控制電路120、相位控制器150、以及多相位時脈產生器110之協同運作或能夠實現該協同運作的電路來執行。 步驟S320：依據該校正控制訊號，令代表預設資料的儲存資料從該儲存電路被讀出。本步驟可由圖1之存取控制電路130或其均等電路來執行。 步驟S330：比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號。本步驟可由圖1之比較電路140與校正控制電路120之協同運作或能夠執行該協同運作的電路來執行。 步驟S340：依據該相位控制訊號設定一目標時脈的相位，其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。本步驟可由圖1之相位控制器150與多相位時脈產生器110之協同運作或能夠執行該協同運作的電路來執行。
值得注意的是，在步驟的執行為可行的情形下，圖2或圖3之步驟的執行順序無一定限制。
由於本領域具有通常知識者可依據圖1之實施例的揭露來瞭解圖2與圖3之實施例的細節與變化，亦即圖1之實施例的一部或全部技術特徵可合理地應用於圖2與圖3的實施例中，重覆及冗餘的說明在此省略。另外，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本發明之記憶體訊號相位差校正電路與方法能夠使二記憶體訊號（例如：DQ與DQS）之間的相位差符合LPDDR4的規範或其它實施需求。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:記憶體訊號相位差校正電路 110:多相位時脈產生器 120:校正控制電路 130:存取控制電路 140:比較電路 150:相位控制器 10:儲存電路 SPH:相位控制訊號 SCAL:校正控制訊號 SCMD:命令訊號 SCOMP:比較結果 SCLK:時脈控制訊號 S210~S250:步驟 S310~S340:步驟
［圖1］顯示本發明之記憶體訊號相位差校正電路的一實施例； ［圖2］顯示本發明之記憶體訊號相位差校正方法的一實施例；以及 ［圖3］顯示本發明之記憶體訊號相位差校正方法的另一實施例。
100:記憶體訊號相位差校正電路
110:多相位時脈產生器
120:校正控制電路
130:存取控制電路
140:比較電路
150:相位控制器
10:儲存電路
SPH:相位控制訊號
SCAL:校正控制訊號
SCMD:命令訊號
SCOMP:比較結果
SCLK:時脈控制訊號

Claims (10)

  1. 一種記憶體訊號相位差校正電路，該記憶體訊號相位差校正電路包含於一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路中，用來於一校正模式下校正一資料輸入/輸出訊號(data input/output)與一資料選通訊號(data strobe)之間的一相位差，該記憶體訊號相位差校正電路包含：一多相位時脈產生器，用來提供複數個時脈給該DDR SDRAM實體層電路，以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該資料輸入/輸出訊號與該資料選通訊號，其中該資料輸入/輸出訊號與該資料選通訊號用來存取一儲存電路；一校正控制電路，用來依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位，並用來輸出一校正控制訊號，其中該目標訊號是該資料輸入/輸出訊號與該資料選通訊號的其中之一；一存取控制電路，用來依據該校正控制訊號，令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出；一比較電路，用來比較該預設資料與該儲存資料以輸出一比較結果至該校正控制電路，其中於該比較結果指出該儲存資料不同於該預設資料時，該校正控制電路依據該比較結果縮小該相位差調整範圍，並再次輸出該相位控制訊號與該校正控制訊號；以及一相位控制器，用來依據該相位控制訊號輸出一時脈控制訊號，以藉由該時脈控制訊號設定該複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
  2. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路，其中該存取控制電路是一多用途命令(multi-purpose command)電路符合低功耗第四代雙倍資料率同步動態隨機存取記憶體(LPDDR4 SDRAM)之規範。
  3. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路，其中該校正模式於該儲存電路之記憶體資料恢復(memory refresh)的執行期間內生效，或於耦接至該儲存電路的一主機執行一開機作業的期間內生效。
  4. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路，其中該相位差調整範圍是由一最小相位差與一最大相位差來界定，該最小相位差與該最大相位差的每一個用來設定該資料輸入/輸出訊號與該資料選通訊號之間的該相位差。
  5. 如申請專利範圍第4項所述之記憶體訊號相位差校正電路，其中該校正控制電路調整該目標訊號的相位以使該相位差為一第一相位差，從而使該比較電路輸出一第一次結果作為該比較結果；該校正控制電路另調整該目標訊號的相位以使該相位差為一第二相位差，從而使得該比較電路輸出一第二次結果作為該比較結果；當該第一次結果與該第二次結果的至少一結果指出該儲存資料不同於該預設資料時，該校正控制電路依據該至少一結果縮小該相位差調整範圍；該第一相位差為該最小相位差與該最大相位差的其中之一，該第二相位差為該最小相位差與該最大相位差的其中另一。
  6. 如申請專利範圍第5項所述之記憶體訊號相位差校正電路，其中當該第一次結果指出該儲存資料不同於該預設資料且該第二次結果指出該儲存資料同於該預設資料時，該校正控制電路改變該第一相位差以縮小該相位差調整範圍；當該第二次結果指出該儲存資料不同於該預設資料且該第一次結果指 出該儲存資料同於該預設資料時，該校正控制電路改變該第二相位差以縮小該相位差調整範圍；當該第一次結果與該第二次結果均指出該儲存資料不同於該預設資料時，該校正控制電路改變該第一相位差以縮小該相位差調整範圍，並改變該第二相位差以進一步縮小該相位差調整範圍；當該第一次結果與該第二次結果均指出該儲存資料同於該預設資料時，該校正控制電路完成校正該相位差。
  7. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路，其中當該比較結果指出該儲存資料同於該預設資料以及該校正控制電路完成校正該相位差時，該校正控制電路令該相位差等於該相位差調整範圍之一中間值，或令該相位差與該中間值之間的差異小於一門檻。
  8. 一種記憶體訊號相位差校正方法，用來於一校正模式下校正一第一訊號與一第二訊號之間的一相位差，該記憶體訊號相位差校正方法包含：提供複數個時脈給一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路，以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該第一訊號與該第二訊號，其中該第一訊號與該第二訊號是用來存取一儲存電路；依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位，以及輸出一校正控制訊號，其中該目標訊號是該第一訊號與該第二訊號的其中之一；依據該校正控制訊號，令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出； 比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號；以及依據該相位控制訊號輸出一時脈控制訊號，以藉由該時脈控制訊號設定該複數個時脈之一目標時脈的相位，其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
  9. 如申請專利範圍第8項所述之記憶體訊號相位差校正方法，其中該相位差調整範圍是由一最小相位差與一最大相位差來界定，該最小相位差與該最大相位差的每一個用來設定該第一訊號與該第二訊號之間的該相位差。
  10. 一種記憶體訊號相位差校正方法，用來校正一第一訊號與一第二訊號之間的一相位差，該第一訊號與該第二訊號用來存取一儲存電路，該記憶體訊號相位差校正方法包含：依據一相位差調整範圍輸出一相位控制訊號以調整該相位差，並輸出一校正控制訊號；依據該校正控制訊號，令代表預設資料的儲存資料從該儲存電路被讀出；比較該預設資料與該儲存資料以輸出一比較結果，從而於該比較結果指出該儲存資料不同於該預設資料時，依據該比較結果縮小該相位差調整範圍，以及再次輸出該相位控制訊號與該校正控制訊號；以及依據該相位控制訊號設定一目標時脈的相位，其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。
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