TW202018709A - 記憶體訊號相位差校正電路與方法 - Google Patents

記憶體訊號相位差校正電路與方法 Download PDF

Info

Publication number
TW202018709A
TW202018709A TW108134658A TW108134658A TW202018709A TW 202018709 A TW202018709 A TW 202018709A TW 108134658 A TW108134658 A TW 108134658A TW 108134658 A TW108134658 A TW 108134658A TW 202018709 A TW202018709 A TW 202018709A
Authority
TW
Taiwan
Prior art keywords
phase difference
signal
circuit
phase
data
Prior art date
Application number
TW108134658A
Other languages
English (en)
Other versions
TWI703575B (zh
Inventor
余俊錡
蔡福欽
林士涵
張志偉
格至 周
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Publication of TW202018709A publication Critical patent/TW202018709A/zh
Application granted granted Critical
Publication of TWI703575B publication Critical patent/TWI703575B/zh

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604Improving or facilitating administration, e.g. storage management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659Command handling arrangements, e.g. command buffers, queues, command scheduling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/2254Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一種記憶體訊號相位差校正電路包含:一多相位時脈產生器提供複數個時脈,以使一DDR SDRAM實體層電路據以產生一資料輸入/輸出訊號(DQ)與一資料選通訊號(DQS)用於存取一儲存電路;一校正控制電路依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號(DQ或DQS)的相位,並輸出一校正控制訊號;一存取控制電路依據該校正控制訊號令代表預設資料的儲存資料從該儲存電路被讀出;一比較電路比較該預設資料與該儲存資料以輸出一比較結果,該校正控制電路再依據該比較結果決定是否縮小該相位差調整範圍;以及一相位控制器依據該相位控制訊號輸出一時脈控制訊號,以設定該複數個時脈之一目標時脈的相位,該DDR SDRAM實體層電路依據該目標時脈產生該目標訊號。

Description

記憶體訊號相位差校正電路與方法
本發明是關於校正電路與方法,尤其是關於記憶體訊號相位差校正電路與方法。
在某些雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路的設計架構中,資料輸入/輸出訊號(DQ)與資料選通訊號(DQS)的相位差是固定為90度,然而這樣的相位差關係雖符合某些記憶體規範(例如 : 第四代雙倍資料率同步動態隨機存取記憶體(DDR4)規範,以及低功耗第三代雙倍資料率同步動態隨機存取記憶體(LPDDR3)規範),但無法符合低功耗第四代雙倍資料率同步動態隨機存取記憶體(LPDDR4)規範。為了符合LPDDR4規範,DDR SDRAM實體層電路的設計須被修改。
依據LPDDR4規範,DQ與DQS之間的相位差應介於200皮秒(ps)至800皮秒之間,由溫度變化所引起的最大相位差變化應不大於0.6 ps/℃,且由電壓變化所引起的最大相位差變化應不大於33 ps/50mv。
本發明之一目的在於提供一記憶體訊號相位差校正電路與一記憶體訊號相位差校正方法,該記憶體訊號相位差校正電路與方法符合低功耗第四代雙倍資料率同步動態隨機存取記憶體(LPDDR4)規範。
本發明之記憶體訊號相位差校正電路的一實施例包含於一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路,該實施例於一校正模式下校正一資料輸入/輸出訊號(data input/output)與一資料選通訊號(data strobe)之間的一相位差,並包含一多相位時脈產生器、一校正控制電路、一存取控制電路、一比較電路以及一相位控制器。該多相位時脈產生器用來提供複數個時脈給該DDR SDRAM實體層電路,以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該資料輸入/輸出訊號與該資料選通訊號,其中該資料輸入/輸出訊號與該資料選通訊號用來存取一儲存電路。該校正控制電路用來依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位,並輸出一校正控制訊號,其中該目標訊號是該資料輸入/輸出訊號與該資料選通訊號的其中之一。該存取控制電路用來依據該校正控制訊號,令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出。該比較電路用來比較該預設資料與該儲存資料以輸出一比較結果至該校正控制電路,當該比較結果指出該儲存資料不同於該預設資料時,該校正控制電路依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號。該相位控制器用來依據該相位控制訊號輸出一時脈控制訊號,以設定該複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
本發明之記憶體訊號相位差校正方法的一實施例用來於一校正模式下校正一第一訊號與一第二訊號(例如:一資料輸入/輸出訊號與一資料選通訊號)之間的一相位差,該實施例包含下列步驟:提供複數個時脈給一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路,以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該第一訊號與該第二訊號,其中該第一訊號與該第二訊號用來存取一儲存電路;依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位,並輸出一校正控制訊號,其中該目標訊號是該第一訊號與該第二訊號的其中之一;依據該校正控制訊號,令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出;比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,並再次輸出該相位控制訊號與該校正控制訊號;以及依據該相位控制訊號輸出一時脈控制訊號,以設定該複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
本發明之記憶體訊號相位差校正方法的另一實施例用來於一校正模式下校正一第一訊號與一第二訊號(例如:一資料輸入/輸出訊號與一資料選通訊號)之間的一相位差,該第一訊號與該第二訊號用來存取一儲存電路,該實施例包含下列步驟:依據一相位差調整範圍輸出一相位控制訊號以調整該相位差,並輸出一校正控制訊號;依據該校正控制訊號,令代表預設資料的儲存資料從該儲存電路被讀出;比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號;以及依據該相位控制訊號輸出一時脈控制訊號,從而藉由該時脈控制訊號設定一目標時脈的相位,其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。
有關本發明的特徵、實作與功效,茲配合圖式作較佳實施例詳細說明如下。
本揭露包含記憶體訊號相位差校正電路與記憶體訊號相位差校正方法,該記憶體訊號相位差校正電路與方法適用於一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路,能夠校正一資料輸入/輸出訊號(之後簡稱為DQ)與一資料選通訊號(之後簡稱為DQS)之間的相位差,其中DQ與DQS定義於一DDR標準規範中,是用來存取一儲存電路。藉由本發明,DQ與DQS之間的相位差能夠符合該DDR標準規範像是LPDDR4規範、DDR4規範、或LPDDR3規範。本發明之背景知識可見於申請人之美國專利(US 9,570,130 B2)的內容中。
圖1顯示本發明之記憶體訊號相位差校正電路的一實施例。圖1之記憶體訊號相位差校正電路100包含於一DDR SDRAM實體層電路(未顯示於圖)中,是用來於一校正模式下校正DQ與DQS之間的相位差。記憶體訊號相位差校正電路100包含一多相位時脈產生器110、一校正控制電路120、一存取控制電路130、一比較電路140、以及一相位控制器150。圖1顯示之儲存電路10可整合於本發明的記憶體訊號相位差校正電路中,或獨立於本發明的記憶體訊號相位差校正電路外。
請參閱圖1。多相位時脈產生器110(例如:具有一或多個相位插補器的鎖相迴路)用來提供複數個時脈(未顯示於圖)給該DDR SDRAM實體層電路,使得該DDR SDRAM實體層電路能夠依據該些時脈產生DQ與DQS,其中DQ與DQS用來存取儲存電路10,且DDR SDRAM實體層電路依據該些時脈產生DQ與DQS之技術可為已知或自行開發的技術(例如:US 9,570,130 B2)。另外,多相位時脈產生器110用來依據相位控制器150之控制來調整該複數個時脈的至少其中之一的相位;舉例而言,多相位時脈產生器110包含一相位插補器用來輸出一時脈,多相位時脈產生器110能依據相位控制器150之控制來調整該相位插補器的相位插補設定,以調整該時脈的相位。再者,多相位時脈產生器110或可用來提供時脈給校正電路100的其它電路以供其據以運作。由於多相位時脈產生器110可為已知或自行開發的電路,其細節在此省略。
請參閱圖1。校正控制電路120用來依據一相位差調整範圍中的一相位差(例如:後述之最小相位差與最大相位差的其中之一),輸出一相位控制訊號SPH ,從而調整一目標訊號的相位;校正控制電路120另用來輸出一校正控制訊號SCAL 。上述目標訊號為DQ或DQS;一旦該目標訊號的相位被調整了,DQ與DQS之間的相位差就會改變,從而校正控制電路120可藉由該校正控制訊號SCAL 來啟動一資料存取操作,以在這樣的DQ與DQS之間的相位差下,估量資料存取的正確性。上述相位差調整範圍的一範例不窄於200皮秒至800皮秒之間的範圍。
請參閱圖1。存取控制電路130用來依據該校正控制訊號SCAL 產生一命令訊號SCMD ,以使預設資料被寫入儲存電路10,以及使代表該預設資料的儲存資料從儲存電路10被讀出。存取控制電路130的一實施例為一多用途命令(multi-purpose command, MPC)電路,其運作符合LPDDR4規範;於本例中,前述校正模式是於儲存電路10之記憶體資料恢復(memory refresh)的執行期間內生效,或於耦接至儲存電路10的一主機(未顯示於圖)執行一開機作業的期間內生效,其中該校正模式的生效意味著存取控制電路130進入該校正模式,而記憶體資料恢復屬本領域的習知技術;值得注意的是,若校正電路100需要更多時間來完成一校正回合,該校正模式可於儲存電路10之記憶體資料恢復的多個回合的執行期間內多次生效,從而校正電路100可於該多個回合的執行期間內逐步地完成調整DQ與DQS之間的相位差。存取控制電路130的另一實施例是一讀/寫控制電路符合另一DDR規範(例如:DDR4或LPDDR3規範);於本例中,該校正模式可於耦接至儲存電路10的一主機執行一開機作業的期間內生效。由於上述多用途命令電路與讀/寫控制電路的每一個可為已知或自行開發的電路,其細節在此省略。
請參閱圖1。比較電路140用來比較該預設資料與該儲存資料,以輸出一比較結果SCOMP 給校正控制電路120。當該比較結果SCOMP 指出該儲存資料異於該預設資料時,目前的DQ與DQS之間的相位差很可能不適用於儲存電路10之資料存取操作,因此,校正控制電路120會依據該比較結果SCOMP 縮小前述相位差調整範圍,並依據縮小後的該相位差調整範圍輸出該校正控制訊號SPH 以及輸出該校正控制訊號SCAL 用於下一校正回合。另一方面,當該比較結果SCOMP 指出該儲存資料同於該預設資料時,DQ與DQS之間的相位差應是合用的,因此,校正控制電路120保持該相位差調整範圍不變;接下來,校正控制電路120便可停止校正直到一觸發事件(例如:一主機開機作業或一預設倒數計時)被滿足,或者校正控制電路120可直接開始下一校正回合,以依據該相位差調整範圍內的另一相位差來調整前述目標訊號(亦即:DQ或DQS)的相位。此外,當校正控制電路120決定停止校正,校正控制電路120可選擇性地藉由輸出該相位控制訊號SPH ,令DQ與DQS之間的相位差等於該相位差調整範圍的一中間值,或令該相位差與該中間值之間的差異小於一門檻;該門檻例如為0皮秒至20皮秒之間的值,然而本發明之實施不以此為限。
請參閱圖1。相位控制器150用來依據該相位控制訊號SPH 輸出一時脈控制訊號SCLK ,從而依據該時脈控制訊號SCLK 來設定前述複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號(亦即:DQ或DQS)。
於圖1之實施例的一實作範例中,該相位差調整範圍是由一最小相位差與一最大相位差來界定,該最小相位差與該最大相位差的每一個用來設定DQ與DQS之間的相位差。詳言之,校正控制電路120依據該相位差調整範圍輸出該相位控制訊號SPH 以調整該目標訊號(亦即:DQ或DQS)的相位,從而讓DQ與DQS之間的相位差成為一第一相位差(亦即:該最小相位差與該最大相位差的其中之一),接著存取控制電路130在該第一相位差下,令前述預設資料被寫入以及前述儲存資料被讀出,之後比較電路140便可依據該預設資料與該儲存資料的異同來輸出一第一次結果作為該比較結果SCOMP ;接下來,校正控制電路120再調整該目標訊號的相位,以讓DQ與DQS之間的相位差成為一第二相位差(亦即:該最小相位差與該最大相位差的其中另一),接著存取控制電路130在該第二相位差下,令該預設資料被寫入以及該儲存資料被讀出,之後比較電路140便可依據該預設資料與該儲存資料的異同來輸出一第二次比較結果作為該比較結果SCOMP ;然後,當該第一次結果與該第二次結果的至少一結果指出該儲存資料異於該預設資料時,校正控制電路120依據該至少一結果縮小該相位差調整範圍。更明確地說,當該第一次結果指出該儲存資料不同於該預設資料但該第二次結果指出該儲存資料同於該預設資料時,校正控制電路120調整該第一相位差以縮小該相位差調整範圍(例如:該相位差調整範圍從180~820皮秒被調整為200~820皮秒);當該第二次結果指出該儲存資料不同於該預設資料但該第一次結果指出該儲存資料同於該預設資料時,校正控制電路120調整該第二相位差以縮小該相位差調整範圍(例如:該相位差調整範圍從180~820皮秒被調整為180~800皮秒);當該第一次結果與該第二次結果均指出該儲存資料不同於該預設資料時,校正控制電路120調整該第一相位差並調整該第二相位差以縮小該相位差調整範圍(例如:該相位差調整範圍從180~820皮秒被調整為200~800皮秒);以及當該第一次結果與該第二次結果均指出該儲存資料同於該預設資料時,校正控制電路120完成校正該相位差。
值得注意的是,圖1之實施例也可用來調整DQ與DQS以外的二記憶體訊號的相位差,以使該相位差符合一DDR標準規範或其它實施需求。若上述應用需要對圖1的實施例進行修改,本領域具有通常知識者能夠依據本揭露瞭解如何修改圖1的實施例來達成上述應用。
圖2顯示本發明之記憶體訊號相位差校正方法的一實施例。圖2的實施例包含下列步驟: 步驟S210:提供複數個時脈給一DDR SDRAM實體層電路,以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生一第一訊號(例如:DQ)與一第二訊號(例如:DQS),其中該第一訊號與該第二訊號用來存取一儲存電路。本步驟可由圖1之多相位時脈產生器110或其均等電路來執行。 步驟S220:依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位,並輸出一校正控制訊號,其中該目標訊號是該第一訊號與該第二訊號的其中之一。本步驟可由圖1之校正控制電路120、相位控制器150、以及多相位時脈產生器110之協同運作或能夠實現該協同運作的電路來執行。 步驟S230:依據該校正控制訊號,令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出。本步驟可由圖1之存取控制電路130或其均等電路來執行。 步驟S240:比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號。本步驟可由圖1之比較電路140與校正控制電路120之協同運作或能夠執行該協同運作的電路來執行。 步驟S250:依據該相位控制訊號輸出一時脈控制訊號,以設定該複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。本步驟可由圖1之相位控制器150與多相位時脈產生器110之協同運作或能夠執行該協同運作的電路來執行。
圖3顯示本發明之記憶體訊號相位差校正方法的另一實施例。圖3的實施例包含下列步驟: 步驟S310:依據一相位差調整範圍輸出一相位控制訊號以調整一第一訊號(例如:DQ)與一第二訊號(例如:DQS)之間的相位差,並輸出一校正控制訊號。本步驟可由圖1之校正控制電路120、相位控制器150、以及多相位時脈產生器110之協同運作或能夠實現該協同運作的電路來執行。 步驟S320:依據該校正控制訊號,令代表預設資料的儲存資料從該儲存電路被讀出。本步驟可由圖1之存取控制電路130或其均等電路來執行。 步驟S330:比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號。本步驟可由圖1之比較電路140與校正控制電路120之協同運作或能夠執行該協同運作的電路來執行。 步驟S340:依據該相位控制訊號設定一目標時脈的相位,其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。本步驟可由圖1之相位控制器150與多相位時脈產生器110之協同運作或能夠執行該協同運作的電路來執行。
值得注意的是,在步驟的執行為可行的情形下,圖2或圖3之步驟的執行順序無一定限制。
由於本領域具有通常知識者可依據圖1之實施例的揭露來瞭解圖2與圖3之實施例的細節與變化,亦即圖1之實施例的一部或全部技術特徵可合理地應用於圖2與圖3的實施例中,重覆及冗餘的說明在此省略。另外,在實施為可能的前提下,本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵,或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合,藉此增加本發明實施時的彈性。
綜上所述,本發明之記憶體訊號相位差校正電路與方法能夠使二記憶體訊號(例如:DQ與DQS)之間的相位差符合LPDDR4的規範或其它實施需求。
雖然本發明之實施例如上所述,然而該些實施例並非用來限定本發明,本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化,凡此種種變化均可能屬於本發明所尋求之專利保護範疇,換言之,本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:記憶體訊號相位差校正電路 110:多相位時脈產生器 120:校正控制電路 130:存取控制電路 140:比較電路 150:相位控制器 10:儲存電路 SPH:相位控制訊號 SCAL:校正控制訊號 SCMD:命令訊號 SCOMP:比較結果 SCLK:時脈控制訊號 S210~S250:步驟 S310~S340:步驟
[圖1]顯示本發明之記憶體訊號相位差校正電路的一實施例; [圖2]顯示本發明之記憶體訊號相位差校正方法的一實施例;以及 [圖3]顯示本發明之記憶體訊號相位差校正方法的另一實施例。
100:記憶體訊號相位差校正電路
110:多相位時脈產生器
120:校正控制電路
130:存取控制電路
140:比較電路
150:相位控制器
10:儲存電路
SPH:相位控制訊號
SCAL:校正控制訊號
SCMD:命令訊號
SCOMP:比較結果
SCLK:時脈控制訊號

Claims (10)

  1. 一種記憶體訊號相位差校正電路,該記憶體訊號相位差校正電路包含於一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路中,用來於一校正模式下校正一資料輸入/輸出訊號(data input/output)與一資料選通訊號(data strobe)之間的一相位差,該記憶體訊號相位差校正電路包含: 一多相位時脈產生器,用來提供複數個時脈給該DDR SDRAM實體層電路,以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該資料輸入/輸出訊號與該資料選通訊號,其中該資料輸入/輸出訊號與該資料選通訊號用來存取一儲存電路; 一校正控制電路,用來依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位,並用來輸出一校正控制訊號,其中該目標訊號是該資料輸入/輸出訊號與該資料選通訊號的其中之一; 一存取控制電路,用來依據該校正控制訊號,令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出; 一比較電路,用來比較該預設資料與該儲存資料以輸出一比較結果至該校正控制電路,其中於該比較結果指出該儲存資料不同於該預設資料時,該校正控制電路依據該比較結果縮小該相位差調整範圍,並再次輸出該相位控制訊號與該校正控制訊號;以及 一相位控制器,用來依據該相位控制訊號輸出一時脈控制訊號,以藉由該時脈控制訊號設定該複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
  2. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路,其中該存取控制電路是一多用途命令(multi-purpose command)電路符合低功耗第四代雙倍資料率同步動態隨機存取記憶體(LPDDR4 SDRAM)之規範。
  3. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路,其中該校正模式於該儲存電路之記憶體資料恢復(memory refresh)的執行期間內生效,或於耦接至該儲存電路的一主機執行一開機作業的期間內生效。
  4. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路,其中該相位差調整範圍是由一最小相位差與一最大相位差來界定,該最小相位差與該最大相位差的每一個用來設定該資料輸入/輸出訊號與該資料選通訊號之間的該相位差。
  5. 如申請專利範圍第4項所述之記憶體訊號相位差校正電路,其中該校正控制電路調整該目標訊號的相位以使該相位差為一第一相位差,從而使該比較電路輸出一第一次結果作為該比較結果;該校正控制電路另調整該目標訊號的相位以使該相位差為一第二相位差,從而使得該比較電路輸出一第二次結果作為該比較結果;當該第一次結果與該第二次結果的至少一結果指出該儲存資料不同於該預設資料時,該校正控制電路依據該至少一結果縮小該相位差調整範圍;該第一相位差為該最小相位差與該最大相位差的其中之一,該第二相位差為該最小相位差與該最大相位差的其中另一。
  6. 如申請專利範圍第5項所述之記憶體訊號相位差校正電路,其中當該第一次結果指出該儲存資料不同於該預設資料且該第二次結果指出該儲存資料同於該預設資料時,該校正控制電路改變該第一相位差以縮小該相位差調整範圍;當該第二次結果指出該儲存資料不同於該預設資料且該第一次結果指出該儲存資料同於該預設資料時,該校正控制電路改變該第二相位差以縮小該相位差調整範圍;當該第一次結果與該第二次結果均指出該儲存資料不同於該預設資料時,該校正控制電路改變該第一相位差以縮小該相位差調整範圍,並改變該第二相位差以進一步縮小該相位差調整範圍;當該第一次結果與該第二次結果均指出該儲存資料同於該預設資料時,該校正控制電路完成校正該相位差。
  7. 如申請專利範圍第1項所述之記憶體訊號相位差校正電路,其中當該比較結果指出該儲存資料同於該預設資料以及該校正控制電路完成校正該相位差時,該校正控制電路令該相位差等於該相位差調整範圍之一中間值,或令該相位差與該中間值之間的差異小於一門檻。
  8. 一種記憶體訊號相位差校正方法,用來於一校正模式下校正一第一訊號與一第二訊號之間的一相位差,該記憶體訊號相位差校正方法包含: 提供複數個時脈給一雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)實體層電路,以使該DDR SDRAM實體層電路能夠依據該複數個時脈產生該第一訊號與該第二訊號,其中該第一時脈與該第二時脈是用來存取一儲存電路; 依據一相位差調整範圍輸出一相位控制訊號以調整一目標訊號的相位,以及輸出一校正控制訊號,其中該目標訊號是該第一訊號與該第二訊號的其中之一; 依據該校正控制訊號,令預設資料被寫入該儲存電路以及令代表該預設資料的儲存資料從該儲存電路被讀出; 比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號;以及 依據該相位控制訊號輸出一時脈控制訊號,以藉由該時脈控制訊號設定該複數個時脈之一目標時脈的相位,其中該目標時脈是供給該DDR SDRAM實體層電路產生該目標訊號。
  9. 如申請專利範圍第8項所述之記憶體訊號相位差校正方法,其中該相位差調整範圍是由一最小相位差與一最大相位差來界定,該最小相位差與該最大相位差的每一個用來設定該第一訊號與該第二訊號之間的該相位差。
  10. 一種記憶體訊號相位差校正方法,用來校正一第一訊號與一第二訊號之間的一相位差,該第一訊號與該第二訊號用來存取一儲存電路,該記憶體訊號相位差校正方法包含: 依據一相位差調整範圍輸出一相位控制訊號以調整該相位差,並輸出一校正控制訊號; 依據該校正控制訊號,令代表預設資料的儲存資料從該儲存電路被讀出; 比較該預設資料與該儲存資料以輸出一比較結果,從而於該比較結果指出該儲存資料不同於該預設資料時,依據該比較結果縮小該相位差調整範圍,以及再次輸出該相位控制訊號與該校正控制訊號;以及 依據該相位控制訊號設定一目標時脈的相位,其中該目標時脈是用來產生該第一訊號與該第二訊號的其中之一。
TW108134658A 2018-11-07 2019-09-25 記憶體訊號相位差校正電路與方法 TWI703575B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/183,348 US10522204B1 (en) 2018-11-07 2018-11-07 Memory signal phase difference calibration circuit and method
US16/183,348 2018-11-07

Publications (2)

Publication Number Publication Date
TW202018709A true TW202018709A (zh) 2020-05-16
TWI703575B TWI703575B (zh) 2020-09-01

Family

ID=69057748

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108134658A TWI703575B (zh) 2018-11-07 2019-09-25 記憶體訊號相位差校正電路與方法

Country Status (3)

Country Link
US (1) US10522204B1 (zh)
CN (1) CN111161772B (zh)
TW (1) TWI703575B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111858195A (zh) * 2020-06-10 2020-10-30 瑞芯微电子股份有限公司 Dram接口读校验的接口参数适配方法及存储介质
KR20220023911A (ko) * 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치 및 메모리 시스템
KR20220145009A (ko) 2021-04-21 2022-10-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 장치
CN113838494B (zh) * 2021-08-10 2023-02-28 至誉科技(武汉)有限公司 Dram dll时序温度自适应校准方法及系统
CN114496047B (zh) * 2021-12-29 2023-08-29 深圳市紫光同创电子有限公司 双向数据选通采样信号dqs相位的调整方法及装置
CN115035716B (zh) * 2022-05-31 2024-04-12 上海商汤智能科技有限公司 控制信号相位差确定方法及装置、电子设备和存储介质
CN115862707B (zh) * 2022-11-25 2024-03-12 湖南兴芯微电子科技有限公司 一种psram相位校准方法及控制器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961862B2 (en) * 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
CN1681268A (zh) * 2004-04-07 2005-10-12 络达科技股份有限公司 相位校正装置及其方法
US7948812B2 (en) * 2006-11-20 2011-05-24 Rambus Inc. Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift
US8793525B2 (en) * 2007-10-22 2014-07-29 Rambus Inc. Low-power source-synchronous signaling
US8661285B2 (en) * 2008-06-06 2014-02-25 Uniquify, Incorporated Dynamically calibrated DDR memory controller
US9431091B2 (en) * 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
CN101847434B (zh) * 2009-03-25 2013-06-05 中兴通讯股份有限公司 Ddr接口中的fpga设备的读、写操作方法及设备
US8223584B1 (en) * 2009-04-29 2012-07-17 Altera Corporation Apparatus for memory interface configuration
US8804397B2 (en) * 2011-03-03 2014-08-12 Rambus Inc. Integrated circuit having a clock deskew circuit that includes an injection-locked oscillator
CN104281544B (zh) * 2013-07-05 2017-06-16 晨星半导体股份有限公司 存储器控制器及其信号产生方法
JP2015106720A (ja) * 2013-11-28 2015-06-08 マイクロン テクノロジー, インク. 半導体装置
US9355054B2 (en) * 2014-01-07 2016-05-31 Omnivision Technologies, Inc. Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links
KR102143654B1 (ko) * 2014-02-18 2020-08-11 에스케이하이닉스 주식회사 반도체장치
TWI566256B (zh) 2015-05-06 2017-01-11 瑞昱半導體股份有限公司 記憶體系統及其記憶體實體介面電路
TWI572143B (zh) * 2015-10-30 2017-02-21 瑞昱半導體股份有限公司 連續逼近式類比數位轉換電路及其方法
KR20180072316A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 반도체장치
KR102371264B1 (ko) * 2017-04-21 2022-03-07 에스케이하이닉스 주식회사 메모리 시스템
US10447466B2 (en) * 2018-01-18 2019-10-15 Mediatek Inc. Transceiver and clock generation module

Also Published As

Publication number Publication date
CN111161772A (zh) 2020-05-15
TWI703575B (zh) 2020-09-01
US10522204B1 (en) 2019-12-31
CN111161772B (zh) 2021-08-20

Similar Documents

Publication Publication Date Title
TWI703575B (zh) 記憶體訊號相位差校正電路與方法
US10679683B1 (en) Timing circuit for command path in a memory device
US9001594B2 (en) Apparatuses and methods for adjusting a path delay of a command path
US7106646B2 (en) Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
US7116143B2 (en) Synchronous clock generator including duty cycle correction
US9536579B2 (en) Semiconductor integrated circuit capable of precisely adjusting delay amount of strobe signal
US7898308B2 (en) Apparatus and method for trimming static delay of a synchronizing circuit
US20140244947A1 (en) Memory, memory system including the same, and operation method of memory controller
KR100987359B1 (ko) 데이터 입출력 회로
JP2010182149A (ja) メモリ制御装置、及びメモリ制御方法
WO2010038422A1 (ja) メモリインターフェース
US11004499B1 (en) Latency control circuit and method
US11651813B2 (en) Clock correction circuit and memory system comprising the clock correction circuit
JP2010124020A (ja) Dll回路及びこれを備える半導体装置
US6917228B2 (en) Delay locked loop circuit with time delay quantifier and control
JP5568057B2 (ja) メモリアクセス回路及びメモリシステム
US20030133527A1 (en) Method and circuit for adjusting the timing of output data based on the current and future states of the output data
JP2009117020A (ja) 半導体メモリ装置
US20110169527A1 (en) Semiconductor device having output driver
US9570149B2 (en) Output signal generation device having a phase adjustment unit and method for adjusting a phase difference between an input and an output signal
JP2008257776A (ja) 半導体記憶装置及びその制御方法
WO2014115657A1 (ja) 出力信号生成装置、半導体装置および出力信号生成方法
JPH11250656A (ja) 半導体集積回路装置
JP2013005132A (ja) 半導体装置
TW201530558A (zh) 記憶體裝置與控制方法