JP2018157134A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上する。
【解決手段】半導体装置ＳＤの製造方法は、Ｙ方向に重なるように配置された２つの半導体チップＣＨ１およびＣＨ２を樹脂封止する際に、金型の樹脂注入口であるゲート部Ｇ１の近傍にリード２ｄを配置して、封止体１内にボイドが残留するのを防止するものである。そして、リード２ｄのインナーリード部ＩＬのＹ方向における長さＬ２は、Ｙ方向において、チップ搭載部４ａと重なるリード２ａのインナーリード部ＩＬのＹ方向における長さＬ１よりも長い。
【選択図】図５

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、複数の半導体チップと複数のリードとを樹脂封止した半導体装置の製造方法および半導体装置に適用して有効な技術に関する。
特開２０１２−１０９４３５号公報（特許文献１）の図２には、ダイパッド２上に搭載された２つの半導体チップＣＨ１、ＣＨ２を樹脂封止した半導体装置が開示されている。
特開平８−４６１１９号公報（特許文献２）には、半導体素子の樹脂封止工程において、リードフレームの形状を工夫して、ボイドの発生を防止する技術が開示されている。
特開２０１２−１０９４３５号公報 特開平８−４６１１９号公報
本願発明者は、半導体チップを樹脂封止したＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型の半導体装置を検討している。この半導体装置では、封止体の主面において、第１長辺に複数の第１リードが配置され、第１長辺と対向する第２長辺に複数の第２リードが配置されている。そして、第１長辺に配置された複数の第１リードは、半導体チップに電気的に接続された複数の第３リードと、半導体チップに接続されない複数の第４リードと、を有しており、複数の第３リードは、半導体装置の高速動作の為に、極力短く設計されている。また、複数の第４リードは、複数の第３リードと等しい長さであり、短い構成となっている。
また、半導体チップを封止する樹脂封止（モールド）工程において、封止体の主面の第１短辺には、金型のキャビティ内に樹脂を注入する注入口であるゲート部が配置され、第１短辺に対向する第２短辺には、キャビティ内の空気および樹脂を排出する排出口であるベント部が配置される。そして、複数の第４リードは、ゲート部が配置される第１短辺に近接して配置されているが、第４リードが短いため、ゲート部の近傍には、リードが存在しない空洞部が形成されている。
詳細は後述するが、本願発明者は、半導体装置の樹脂封止工程において、前記空洞部の存在に起因して、封止体内に気泡（ボイド、空孔）が残留し、半導体装置の信頼性が低下するという課題を認識するに至った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、
複数の第１リードを互いに連結し、かつ、平面視において第１方向に延びる第１タイバーと、複数の第２リードを互いに連結し、かつ、平面視において第１方向に延びる第２タイバーと、第１タイバーおよび第２タイバーのそれぞれに連結する連結部と、平面視において、第１タイバーと第２タイバーとの間に配置された第１チップ搭載部と、平面視において、第１チップ搭載部と第２タイバーとの間に配置された第２チップ搭載部と、を備えたリードフレームを準備する（ａ）工程、
（ａ）工程の後、第１チップ搭載部に第１半導体チップを、第２チップ搭載部に第２半導体チップを、それぞれ搭載する（ｂ）工程、
（ｂ）工程の後、第１半導体チップおよび第２半導体チップがそれぞれ搭載されたリードフレームを第１金型および第２金型で挟持し、第１金型に形成され、かつ、リードフレームの連結部と重なる位置に設けられたゲート部を介して、第１金型と第２金型により規定されるキャビティに樹脂を供給し、複数の第１リードのそれぞれの一部と、複数の第２リードのそれぞれの一部と、第１チップ搭載部と、第２チップ搭載部と、第１半導体チップと、第２半導体チップと、を封止する封止体を形成する（ｃ）工程を有する。
そして、半導体装置の製造方法において、複数の第１リードのそれぞれは、封止体に覆われるインナーリード部と封止体から露出されるアウターリード部と、を有し、
複数の第１リードは、第１方向と直交する第２方向において、第１タイバーと第１チップ搭載部との間に位置するインナーリード部を有する第３リードと、第１タイバーと第１チップ搭載部との間に位置しないインナーリード部を有する第４リードと、有し、
平面視において、第１チップ搭載部は、第１タイバーに沿って延在する第１辺と、第１辺の反対側の第２辺と、第２方向に沿って延在する第３辺と、第３辺の反対側であり、第２方向に沿って延在する第４辺と、を有し、
平面視において、第１チップ搭載部の第１辺は、第１タイバーと第１チップ搭載部の第２辺の間に位置し、
第２方向において、第１タイバーと第２タイバーとの中点を通過し、かつ、第１方向に延びる第１仮想線から、第１チップ搭載部の第１辺までの第２方向における距離は、第３リードのインナーリード部の第２方向における長さよりも大きく、第４リードのインナーリード部の第２方向における長さは、第３リードのインナーリード部の第２方向における長さよりも大きく、
（ｃ）工程では、リードフレームを第１金型および第２金型で挟持した際、第１金型のゲート部は、平面視において、第２タイバーよりも第１タイバーの近くに位置しており、
（ｃ）工程では、リードフレームを第１金型および第２金型で挟持した際、第４リードのインナーリード部の一部が、平面視において、第１チップ搭載部とゲート部の間に位置し、
（ｃ）工程では、リードフレームを第１金型および第２金型で挟持した際、第４リードのインナーリード部の一部とゲート部との第１方向における間隔は、第４リードのインナーリード部の一部と第１チップ搭載部との第1方向における間隔よりも小さく、
（ｃ）工程では、平面視において、第４リードのインナーリード部の一部が、ゲート部を通過するように第１方向に延びる第２仮想線上に位置するように、リードフレームを第１金型および第２金型で挟持した状態で、樹脂をキャビティ内に供給する。
一実施の形態における半導体装置は、
第１半導体チップと、第２半導体チップと、第１半導体チップが搭載された第１チップ搭載部と、第２半導体チップが搭載された第２チップ搭載部と、第１チップ搭載部と第２チップ搭載部の周囲に配置された複数の第１リードと複数の第２リードと、第１半導体チップと、第２半導体チップと、第１チップ搭載部と第２チップ搭載部と、複数の第１リードのそれぞれの一部と、複数の第２リードのそれぞれの一部と、を封止する封止体と、を有する。
そして、半導体装置において、
封止体は、主面と、主面の反対側の裏面と、を有し、
平面視において、主面は、第１方向に沿って延びる第１辺と、第１辺の反対側の第２辺と、第１方向に直交する第２方向に沿って延びる第３辺と、第３辺の反対側の第４辺と、を有し、
封止体は、さらに、第１辺と裏面とを繋ぐ第１側面と、第２辺と裏面とを繋ぐ第２側面と、第３辺と裏面とを繋ぐ第３側面と、第４辺と裏面とを繋ぐ第４側面と、を有し、
第３側面は、樹脂注入部跡を有し、
平面視において、複数の第１リードは、主面の第１辺に沿って配置され、
平面視において、複数の第２リードは、主面の第２辺に沿って配置され、
複数の第１リードのそれぞれは、封止体に覆われたインナーリード部と封止体から露出したアウターリード部と、を有し、
複数の第１リードは、第２方向において、第１辺と第１チップ搭載部との間に位置するインナーリード部を有する第３リードと、第１辺と第１チップ搭載部との間に位置しないインナーリード部を有する第４リードと、有し、
平面視において、第１チップ搭載部は、第１辺に沿って延在する第５辺と、第５辺の反対側の第６辺と、第３辺に沿って延在する第７辺と、第７辺の反対側であり、第４辺に沿って延在する第８辺と、を有し、
平面視において、第１チップ搭載部の第５辺は、第１辺と第１チップ搭載部の第６辺の間に位置し、
第２方向において、第１辺と第２辺との中点を通過し、かつ、第１方向に延びる第１仮想線から、第１チップ搭載部の第５辺までの第２方向における距離は、第３リードのインナーリード部の第２方向における長さよりも大きく、
第４リードのインナーリード部の第２方向における長さは、第３リードのインナーリード部の第２方向における長さよりも大きく、
樹脂注入部跡は、平面視において、第２辺よりも第１辺の近くに位置しており、
第４リードのインナーリード部の一部が、平面視において、第１チップ搭載部と樹脂注入部跡の間に位置し、
平面視において、第４リードのインナーリード部の一部と樹脂注入部跡との第１方向における間隔は、第４リードのインナーリード部の一部と第１チップ搭載部との第１方向における間隔よりも小さく、
平面視において、第４リードのインナーリード部の一部が、樹脂注入部跡を通過するように第１辺に沿って延びる第２仮想線上に位置する。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
本実施の形態における半導体装置の外観構成を示す平面図である。 図１に示す半導体装置の外観構成を示す側面図である。 図１に示す半導体装置の外観構成を示す側面図である。 図１に示す半導体装置の外観構成を示す側面図である。 図１に示す半導体装置の内部構造を模式的に示す平面図である。 図５のＶＩ−ＶＩ線に沿う断面図である。 本実施の形態における半導体装置の回路構成を模式的に示す回路ブロック図である。 本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 本実施の形態の半導体装置の製造工程中の平面図である。 本実施の形態の半導体装置の製造工程中の平面図である。 本実施の形態の半導体装置の製造工程中の平面図である。 図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。 本実施の形態の半導体装置の透視平面図である。 本実施の形態の半導体装置の「モールド」工程におけるリードとゲート部の重なり量と気泡数の関係を示す図面である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 本実施の形態の半導体装置の「モールド」工程を説明する平面図である。 図５の変形例である半導体装置の内部構造を模式的に示す平面図である。 検討例である半導体装置の透視平面図である。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
＜用語の説明＞
本明細書において、「半導体装置」とは、半導体部品（例えば、半導体チップ）と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、例えば、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。「マイクロアイソレータ」とは、半導体チップ上に、配線層を用いて形成したトランスを利用した信号伝達と絶縁機能とを兼ね備えた回路である。
＜検討例の説明＞
まず、公知ではないが、本願発明者が検討した検討例について説明する。図２４は、検討例である半導体装置ＳＤの透視平面図である。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。ただし、図２５では、樹脂封止（モールド）工程を示しており、ゲート部Ｇ１からキャビティ８ｃ内に注入された樹脂９の流れを矢印Ｃ２で示している。
本願発明者は、最大動作電圧が異なる２つの半導体チップを樹脂封止したＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型の半導体装置を検討している。図２４に示すように、この半導体装置ＳＤは、封止体１の主面において、互いに対向する長辺１ｃおよび１ｄと、互いに対向する短辺１ｅおよび１ｆと、を有する。そして、半導体装置ＳＤは、長辺１ｃに複数の第１リードを有し、長辺１ｃと対向する長辺１ｄに複数の第２リードを有する。最大動作電圧が比較的低い半導体チップＣＨ１は、長辺１ｃに配置された複数の第１リードに接続され、最大動作電圧が比較的高い半導体チップＣＨ２は、長辺１ｄに配置された複数の第２リードに接続されている。このような構成とすることで、第１リードと第２リードとの沿面距離を確保し、半導体チップＣＨ１に接続された第１リードと、半導体チップＣＨ２に接続された第２リードとの間の絶縁性および耐圧を向上させている。
また、最大動作電圧が異なる、半導体チップＣＨ１と半導体チップＣＨ２との電気的接続には、半導体製造工程で作成した一対の磁気コイルを利用したマイクロアイソレータＩＳＯを用いている。
図２４において、第１リードの内、リード２ａは、半導体チップＣＨ１に接続されたリードであり、リード２ｃおよび２ｄ１は、半導体チップＣＨ１に接続されていないリードである。また、第２リードの内、リード２ｂは、半導体チップＣＨ２に接続されたリードであり、リード２ｅは、半導体チップＣＨ２に接続されていないリードである。
上記半導体装置ＳＤでは、半導体チップＣＨ２に接続されたリード２ｂの本数（言い換えると、複数のリード２ｂのそれぞれに接続された半導体チップＣＨ２のパッド電極ＰＤの数）が、比較的多いのに対して、半導体チップＣＨ１に接続されたリード２ａの本数（言い換えると、複数のリード２ａのそれぞれに接続された半導体チップＣＨ１のパッド電極ＰＤの数）は、比較的少ない。しかしながら、半導体装置ＳＤを、実装基板等に実装する際の安定性などの観点から、長辺１ｃおよび長辺１ｄに配置されるリード本数は、それぞれ等しくするのが一般的である。つまり、長辺１ｃに配置された第１リードには、半導体チップＣＨ１に接続されていないリード２ｃおよび２ｄ１が多数本含まれており、リード２ｃおよび２ｄ１の本数は、長辺１ｄに配置され、半導体チップＣＨ２に接続されないリード２ｅの本数よりも多い。
また、半導体チップＣＨ１のパッド電極ＰＤと、リード２ａとは、ワイヤ５で接続されているが、半導体装置ＳＤの高速化の為には、ワイヤ長およびリード長を短くすることが有効であり、半導体チップＣＨ１は、長辺１ｃの延在方向において、封止体１の中央部に配置されている。従って、長辺１ｃに配置された複数の第１リードの内、半導体チップＣＨ１に接続された複数のリード２ａが中央部に配置され、その両端に、半導体チップＣＨ１に接続されていないリード２ｃおよび２ｄ１が配置された構成となっている。
図２４に示すように、検討例では、ゲート部Ｇ１に近接するリード２ｄ１のインナーリード部ＩＬは短く、ゲート部Ｇ１の近傍には、リードがない空洞部Ａが存在している。つまり、平面視にて、長辺１ｃに交差し、短辺１ｅに最も近接したリード２ｄ１のインナーリード部ＩＬの長さは、長辺１ｃに交差し、短辺１ｆに最も近接したリード２ｃのインナーリード部ＩＬの長さと等しい。また、Ｙ方向において、複数のリード２ｄ１のインナーリード部ＩＬの長さは、ダイパッド４ａと重なる位置（向かい合う位置）に配置された複数のリード２ａ（但し、ダイパッド４ａに一体的に形成された（接続された）リード２ａは除く）のインナーリード部ＩＬの長さと等しい。
図２５に示すように、ゲート部Ｇ１は、金型８の下型８ｂにのみ形成され、上型８ａには形成されていない。下型８ｂに設けられたゲート部Ｇ１から注入された樹脂９は、矢印Ｃ２に示すように、上型８ａ方向に流れた後に、下型８ｂ方向に戻るため、ゲート部Ｇ１の近傍では樹脂９の渦巻きが発生する。従って、キャビティ８ｃにおいて、キャビティ８ｃに存在していた空気が気泡（ボイド）ＶＤとして樹脂９内に取り込まれ、その状態で、樹脂９がベント部Ｖ１側に流れるため、封止体１内に気泡ＶＤが残留しやすい。つまり、図２４において、ダイパッド４ａとダイパッド４ｂとの間に気泡が残留した場合、ダイパッド４ａとダイパッド４ｂとの間の耐圧が低下する。言い換えると、ダイパッド４ａは、半導体チップＣＨ１と電気的に接続されており、ダイパッド４ｂは、半導体チップＣＨ２と電気的に接続されているため、半導体チップＣＨ１と半導体チップＣＨ２との間の耐圧が低下する。また、リード２ａ間、リード２ｂ間またはワイヤ５間に気泡が残留した場合には、その両者間の耐圧が低下する。
このように、本願発明者は、半導体装置の樹脂封止（モールド）工程において、封止体内に気泡（ボイド、空孔）が残留し、半導体装置ＳＤの信頼性が低下するという課題を認識するに至った。特に、その気泡が両半導体チップ間に残存することで、両半導体チップ間の絶縁耐圧が低下し、半導体装置の信頼性が低下するという課題を認識するに至った。本実施の形態は、封止体１内の気泡の残留を防止、低減し、半導体装置ＳＤの信頼性を向上するものである。
＜半導体装置の外観構成＞
図１は、本実施の形態における半導体装置ＳＤの外観構成を示す平面図である。図２〜図４は、図１に示す半導体装置ＳＤの外観構成を示す側面図である。図５は、図１に示す半導体装置ＳＤの内部構造を模式的に示す平面図である。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
図１〜図４を用いて、本実施の形態における半導体装置ＳＤの外観構成を説明する。図１に示すように、半導体装置ＳＤは、封止体１と、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅと、を有する。封止体１は、主面１ａと、その反対側の裏面１ｂと、を有する。主面１ａは、一方の長辺１ｃと、それと対向する長辺１ｄ、一方の短辺１ｅと、それと対向する短辺１ｆと、を有している。また、長辺１ｃおよび１ｄ、ならびに、短辺１ｅおよび１ｆにおいて、主面１ａと裏面１ｂとを繋ぐ４つの側面１ｃｓ、１ｄｓ、１ｅｓおよび１ｆｓを有している。
図１に示すように、平面視にて、封止体１の長辺１ｃには、複数のリード２ａ、２ｃおよび２ｄが配置され、複数のリード２ａ、２ｃおよび２ｄは、図２および図３に示すように、側面１ｃｓにおいて封止体１から封止体１の外部に突出している。また、平面視にて、長辺１ｄには、複数のリード２ｂおよびリード２ｅが配置され、複数のリード２ｂおよびリード２ｅは、図２〜４に示すように、側面１ｄｓにおいて封止体１から封止体１の外部に突出している。長辺１ｃから突出するリードの全体を第１リードと呼び、長辺１ｄから突出するリードの全体を第２リードと呼ぶ。第１リードには、複数のリード２ａ、２ｃおよび２ｄが含まれ、第２リードには、複数のリード２ｂおよび２ｅが含まれる。そして、第１リードの本数と第２リードの本数とは等しい。また、図５または図６に示すように、複数のリード２ａ、２ｃおよび２ｄ、ならびに、複数のリード２ｂおよびリード２ｅは、それぞれ、封止体１の内部に位置するインナーリード部ＩＬと、封止体１の外部に位置するアウターリード部ＯＬと、で構成されている。また、長辺１ｃから突出するリード２ａ、２ｃおよび２ｄのアウターリード部ＯＬは、Ｘ方向において、それぞれ等しい幅を有し、等しい間隔で配置されており、Ｙ方向において、等しい長さを有する。長辺１ｄから突出するリード２ｂおよび２ｅのアウターリード部ＯＬは、Ｘ方向において、それぞれ等しい幅を有し、等しい間隔で配置されており、Ｙ方向において、等しい長さを有する。さらに、長辺１ｃから突出するリード２ａ、２ｃおよび２ｄのアウターリード部ＯＬの幅、間隔および長さは、長辺１ｄから突出するリード２ｂおよび２ｅのアウターリード部の幅、間隔および長さと等しい。
図２または図３に示すように、側面１ｅｓおよび１ｆｓの中央部には、それぞれ、吊りリード３が配置されている。図２に示すように、吊りリード３と側面１ｃｓとの間には、樹脂注入部跡Ｇ１Ｒ（Ｇ３Ｒ）があり、図３に示すように、吊りリード３と側面１ｄｓとの間には、樹脂排出部跡Ｖ１Ｒ（Ｖ３Ｒ）がある。また、図２において、破線で示すように、吊りリード３と側面１ｄｓとの間には、樹脂注入部跡Ｇ２Ｒ（Ｇ４Ｒ）があり、図３において、破線で示すように、吊りリード３と側面１ｃｓとの間には、樹脂排出部跡Ｖ２Ｒ（Ｖ４Ｒ）がある。
樹脂注入部跡Ｇ１Ｒ、Ｇ２Ｒ、Ｇ３ＲおよびＧ４Ｒは、図１１に示すモールド工程において、ゲート部Ｇ１、Ｇ２、Ｇ３およびＧ４に残った樹脂を封止体１から分離した痕跡である。また、樹脂排出部跡Ｖ１Ｒ、Ｖ２Ｒ、Ｖ３ＲおよびＶ４Ｒは、図１１に示すモールド工程において、ベント部Ｖ１、Ｖ２、Ｖ３およびＶ４に残った樹脂を封止体１から分離した痕跡である。樹脂注入部跡Ｇ１Ｒ、Ｇ２Ｒ、Ｇ３ＲおよびＧ４Ｒは、短辺１ｅに沿って、側面１ｅｓに形成され、樹脂排出部跡Ｖ１Ｒ、Ｖ２Ｒ、Ｖ３ＲおよびＶ４Ｒは、短辺１ｆに沿って、側面１ｆｓに形成されている。ここで、図２および図３において実線で示した樹脂注入部跡Ｇ１Ｒ（Ｇ３Ｒ）および樹脂排出部跡Ｖ１Ｒ（Ｖ３Ｒ）は、図１１に示す製品形成領域７ａ（７ｃ）に対応する半導体装置ＳＤに存在し、破線で示した樹脂注入部跡Ｇ２Ｒ（Ｇ４Ｒ）および樹脂排出部跡Ｖ２Ｒ（Ｖ４Ｒ）は、図１１に示す製品形成領域７ｂ（７ｄ）に対応する半導体装置ＳＤに存在する。製品形成領域７ａ（７ｃ）の半導体装置ＳＤと、製品形成領域７ｂ（７ｄ）の半導体装置ＳＤとは、樹脂注入部跡および樹脂排出部跡の位置が異なるが、その他の部分は同様である。図２に示すように、樹脂注入部跡Ｇ１Ｒ（Ｇ３Ｒ）は、短辺１ｅの延在方向における幅Ｇｗと、主面１ａから裏面１ｂ方向における厚さＧｔとを有している。樹脂注入部跡Ｇ２Ｒ（Ｇ４Ｒ）も同様に、幅Ｇｗおよび厚さＧｔを有する。また、樹脂排出部跡Ｖ１Ｒ（Ｖ３Ｒ）は、短辺１ｆの延在方向における幅Ｖｗと、主面１ａから裏面１ｂ方向における厚さＶｔとを有している。樹脂排出部跡Ｖ２Ｒ（Ｖ４Ｒ）も同様に、幅Ｖｗおよび厚さＶｔを有する。
また、図５または図６に示すように、半導体装置ＳＤは、２つの半導体チップＣＨ１およびＣＨ２を有している。半導体チップＣＨ１およびＣＨ２、リード２ａ〜２ｅ、ならびに、ダイパッド４ａおよび４ｂは、符号は付さないが、封止体１の主面１ａ側の面を、それぞれの主面、裏面１ｂ側の面を、それぞれの裏面と呼ぶ。平面視において、半導体チップＣＨ１は、半導体チップＣＨ２よりも小さい。つまり、半導体チップＣＨ１およびＣＨ２の主面は、矩形形状を有し、その長辺方向（図５のＸ方向）および短辺方向（図５のＹ方向）において、半導体チップＣＨ１は、半導体チップＣＨ２よりも小さい。
半導体チップＣＨ１は、ダイパッド（チップ搭載部）４ａの主面上に、半導体チップＣＨ２は、ダイパッド（チップ搭載部）４ｂの主面上に搭載されている。半導体チップＣＨ１は、接着層６を介してダイパッド４ａに、半導体チップＣＨ２は、接着層６を介してダイパッド４ｂに接着されている。平面視において、ダイパッド４ａおよび４ｂは、それぞれ、半導体チップＣＨ１およびＣＨ２よりも大きく、半導体チップＣＨ１およびＣＨ２は、それぞれ、ダイパッド４ａおよび４ｂの領域内に位置しており、ダイパッド４ａおよび４ｂからはみ出してはいない。また、ダイパッド４ａは、封止体１の辺１ｃから突出する３本のリード２ａに接続されており、ダイパッド４ｂは、封止体１の辺１ｄから突出する４本のリード２ｂに接続されている。言い換えると、ダイパッド４ａは、封止体１の辺１ｃから突出する３本のリード２ａと一体に構成されており、ダイパッド４ｂは、封止体１の辺１ｄから突出する４本のリード２ｂと一体に構成されている。
半導体チップＣＨ１およびＣＨ２の主面には、それぞれ、複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびマイクロアイソレータＩＳＯが形成されており、後述する回路ブロックＢＬＫ１およびＢＬＫ２を構成している。さらに、半導体チップＣＨ１およびＣＨ２の主面には、それぞれ、その主面に複数のパッド電極（ボンディングパッド、チップ端子）ＰＤが形成されている。パッド電極ＰＤは、半導体チップＣＨ１およびＣＨ２の入出力端子である。半導体チップＣＨ１の主面上に形成されたパッド電極ＰＤの数は、半導体チップＣＨ２の主面上に形成されたパッド電極ＰＤの数よりも少ない。そして、リード２ａに接続された半導体チップＣＨ１のパッド電極ＰＤ数は、リード２ｂに接続された半導体チップＣＨ２のパッド電極ＰＤ数よりも少ない。つまり、半導体チップＣＨ１は、半導体チップＣＨ２より小さく、半導体チップＣＨ１の主面の平面積は、半導体チップＣＨ２の平面積よりも小さい。
半導体チップＣＨ１の複数のパッド電極ＰＤは、ワイヤ５によって、封止体１の長辺１ｃから突出する複数のリード２ａに接続されている。封止体１の長辺１ｃには、半導体チップＣＨ１に接続された複数のリード２ａと、半導体チップＣＨ１と接続されていない複数のリード２ｃおよび２ｄが配置されている。つまり、リード２ｃおよび２ｄには、リード２ｃおよび２ｄを半導体チップＣＨ１に接続するためのワイヤ５が接続されていない。つまり、リード２ｃおよび２ｄは、電気的にはフローティングであり、半導体チップＣＨ１から電気的に分離されている。
図５に示すように、複数のリード２ａ，２ｃ，２ｄのそれぞれは、封止体１の長辺１ｃに沿って配置されている。複数のリード２ａ，２ｃ，２ｄのそれぞれは、封止体１に覆われたインナーリード部ＩＬと封止体から露出したアウターリード部ＯＬと、を有している。複数のリード２ａのそれぞれは、Ｘ方向において、長辺１ｃの中央部に配置され、その両側に複数のリード２ｃおよび２ｄが配置されている。複数のリード２ａの一部のそれぞれのインナーリード部ＩＬは、Ｙ方向において、封止体１の長辺１ｃとダイパッド４ａの間に位置している。複数のリード２ｃ、２ｄのそれぞれのインナーリード部ＩＬは、Ｙ方向において、封止体１の長辺１ｃとダイパッド４ａの間に位置していない。ダイパッド４ａは、封止体１の長辺１ｃに沿った長辺４ａｃと、長辺４ａｃの反対側であり、封止体１の長辺１ｄに沿った長辺４ａｄと、封止体１の短辺１ｅに沿った長辺４ａｅと、長辺４ａｅの反対側であり、封止体１の長辺１ｆに沿った長辺４ａｆと、を有している。ここで、ダイパッド４ａの長辺４ａｃは、封止体１の長辺１ｃとダイパッド４ａの長辺４ａｄの間に位置する。さらに、Ｙ方向（短辺１ｅ、１ｆの延在方向）における封止体１の長辺１ｃと封止体１の長辺１ｄの中点Ｍ１（言い換えると、短辺１ｅまたは１ｆの中点）を通過し、Ｘ方向に延びる第１仮想線を規定すると、第１仮想線から、ダイパッド４ａの長辺４ａｃまでのＹ方向における距離Ｌ３は、複数のリード２ａの一部のそれぞれのインナーリード部ＩＬのＹ方向における長さＬ１よりも大きい。複数のリード２ｄのそれぞれのインナーリード部ＩＬのＹ方向における長さＬ２は、複数のリード２ａの一部のそれぞれのインナーリード部ＩＬのＹ方向における長さＬ１よりも大きい。樹脂注入部跡Ｇ１Ｒは、封止体１の辺１ｅにおいて、封止体１の長辺１ｄよりも封止体１の長辺１ｃの近くに位置している。複数のリード２ｄのそれぞれのインナーリード部ＩＬの一部がダイパッド４ａと樹脂注入部跡Ｇ１Ｒの間に位置している。複数のリード２ｄのそれぞれのインナーリード部ＩＬの一部が樹脂注入部跡Ｇ１Ｒを通過するように、封止体１の長辺１ｃに沿って延びる第２仮想線上に位置している。なお、ここで述べる第２仮想線とは、後述するモールド工程において、樹脂９の流れを示す矢印Ｃ１に重なる。
実施の形態では、複数のリード２ａと辺１ｅとの間に、４本のリード２ｄを設けたが、少なくとも１本のリード２ｄを設ければ良い。つまり、長辺１ｃに交差し、樹脂注入部跡Ｇ１Ｒが位置する短辺１ｅに最も近接するリード２ｄのインナーリード部ＩＬのＹ方向に沿って（または、短辺１ｅに沿って）延在する部分の長さは、長辺１ｃに交差し、樹脂排出部跡Ｖ１Ｒが位置する短辺１ｆに最も近接するリード２ｃのインナーリード部ＩＬのＹ方向に沿って（または、短辺１ｆに沿って）延在する部分の長さよりも長い。なお、複数のリード２ｂの一部のそれぞれのインナーリード部ＩＬは、Ｙ方向において、封止体１の長辺１ｄとダイパッド４ｂの間に位置している。リード２ｅのインナーリード部ＩＬは、Ｙ方向において、封止体１の長辺１ｄとダイパッド４ｂの間に位置していない。また、複数のリード２ｄのそれぞれのインナーリード部ＩＬのＹ方向における長さＬ２は、第１仮想線から、ダイパッド４ａの長辺４ａｃまでのＹ方向における距離Ｌ３よりも大きい。
また、Ｙ方向において、ダイパッド４ａと重なる位置に配置された複数のリード２ａ（但し、ダイパッド４ａに接続されたリード２ａは除く）のインナーリード部ＩＬのＹ方向に延在する部分の長さは、リード２ｃのインナーリード部ＩＬのＹ方向に延在する部分の長さと等しい。つまり、複数のリード２ｄのインナーリード部ＩＬのＹ方向に延在する部分の長さは、ダイパッド４ａと重なる位置に配置された複数のリード２ａ（但し、ダイパッド４ａに接続されたリード２ａは除く）のインナーリード部ＩＬのＹ方向に延在する部分の長さよりも長い。また、Ｘ方向における複数のリード２ｄのそれぞれと樹脂注入部跡Ｇ１Ｒとの間隔は、Ｘ方向における複数のリード２ｄのそれぞれとダイパッド４ａとの間隔よりも小さい。
このように、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）を、リード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）よりも長くすることで、後述するモールド工程において、封止体１内に気泡（ボイド）が発生するのを防止することができる。また、リード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）を、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）より短くすることによって、封止体１内に気泡（ボイド）が残存するのを防止することができる。詳細は後述する。
また、Ｘ方向（長辺１ｃ、１ｄの延在方向）において、互いに隣接する２本のリード２ｄの先端（長辺１ｄ側の端部）は、連結部２ｆによって連結されている。図５に示すように、複数のリード２ａと短辺１ｅとの間には、先端を連結部２ｆで連結された２本のリード２ｄが、２組配置されている。リード２ｄの先端を連結したことで、リード２ｄの先端の反りを低減することができるので、半導体装置ＳＤ形成工程における作業性を向上することができる。つまり、リード２ｄの先端に反りが発生していると、リードフレームの搬送時に、リードフレームが他のリードフレームに引っ掛かり、リード２ａ、２ｂ、２ｃ、２ｄおよび２ｅが変形する危険性がある。リード２ｄの先端を連結したことで、リード２ａ、２ｂ、２ｃ、２ｄおよび２ｅの変形を防止できる。さらに、連結部２ｆで連結された２本のリード２ｄ間に樹脂が充填されるため、封止体１を構成する樹脂とリード２ａ〜２ｅとの界面剥離を防止することができる。
また、樹脂注入部跡Ｇ１Ｒが位置する短辺１ｅに最も近接するリード２ｄと、短辺１ｅとの距離Ｗ１は、図２に示す樹脂注入部跡Ｇ１Ｒの厚さＧｔ以上とするのが好ましい（Ｗ１≧Ｇｔ）。このような関係にすることで、後述するモールド工程において、ゲート部Ｇ１に残存する樹脂を封止体１から分離する際に、封止体１に欠けが発生するのを防止することができる。
また、図５に示すように、Ｙ方向において、複数のリード２ｄと吊りリード３との距離（離間距離）Ｗ２は、ダイパッド４ａとダイパッド４ｂとの距離（離間距離）Ｗ３以上とするのが好ましい（Ｗ２≧Ｗ３）。仮に、距離Ｗ２が距離Ｗ３よりも短くなると、リード２ｄと吊りリード３の絶縁性が確保できなくなり、平面視にて、封止体１の短辺１ｅの長さ分だけあった複数のリード２ａ、２ｃおよび２ｄと、複数のリード２ｂおよび２ｅとの沿面距離が、およそ１／２に低減することとなる。従って、長辺１ｃから突出するリード２ａ、２ｃおよび２ｄと、長辺１ｄから突出するリード２ｂおよび２ｅとの間の耐電圧性能が低下する。
また、半導体チップＣＨ２の複数のパッド電極ＰＤのそれぞれは、複数のワイヤ５によって、封止体１の長辺１ｄに交差する複数のリード２ｂに接続されている。封止体１の長辺１ｄには、半導体チップＣＨ２に接続された複数のリード２ｂと、半導体チップＣＨ２と接続されていない２本のリード２ｅが配置されている。リード２ｅは、半導体チップＣＨ２と電気的に接続されておらず、半導体チップＣＨ２から電気的に分離されている。リード２ｅは、電気的にはフローティングとなっている。つまり、長辺１ｄに配置された殆どのリードは、半導体チップＣＨ２と接続されている。
また、図５には示していないが、吊りリード３と、それに最も近接するリード２ｂとの離間距離は、前述の距離Ｗ３以上となっている。
また、図５に示すように、半導体チップＣＨ１と半導体チップＣＨ２との間は、ワイヤ５およびマイクロアイソレータＩＳＯを介して接続されている。マイクロアイソレータＩＳＯは、半導体チップＣＨ１またはＣＨ２に形成されている。例えば、マイクロアイソレータＩＳＯが半導体チップＣＨ１に形成されている場合、例えば、半導体チップＣＨ１の出力信号は、半導体チップＣＨ１のマイクロアイソレータＩＳＯ‐半導体チップＣＨ１のパッド電極ＰＤ‐ワイヤ５‐半導体チップＣＨ２のパッド電極ＰＤ‐半導体チップＣＨ２の経路で半導体チップＣＨ２に伝達される。また、マイクロアイソレータＩＳＯが半導体チップＣＨ２に形成されている場合、例えば、半導体チップＣＨ１の出力信号は、半導体チップＣＨ１‐半導体チップＣＨ１のパッド電極ＰＤ‐ワイヤ５‐半導体チップＣＨ２のパッド電極ＰＤ‐半導体チップＣＨ２のマイクロアイソレータＩＳＯ‐半導体チップＣＨ２の経路で半導体チップＣＨ２に伝達される。
また、図５に示すように、平面視にて、長方形の半導体チップＣＨ１およびＣＨ２は、それらの長辺が封止体１の長辺１ｃおよび１ｄに、そして、それらの短辺が封止体１の短辺１ｅ及び１ｆに、沿うように（平行に）配置されている。平面視にて、半導体チップＣＨ１およびＣＨ２は、互いに重なることなく、Ｙ方向において、離れて配置されている。つまり、Ｙ方向において、半導体チップＣＨ１は、長辺１ｄよりも長辺１ｃに近く、半導体チップＣＨ２は、長辺１ｃよりも長辺１ｄに近く配置されている。
平面視にて、半導体チップＣＨ１およびＣＨ２は、Ｘ方向において、それぞれ、封止体１の中央に配置されている。つまり、Ｙ方向において、半導体チップＣＨ１は、半導体チップＣＨ２と重なる位置に配置されている。言い換えると、Ｘ方向において、半導体チップＣＨ１は、半導体チップＣＨ２の対向する短辺に挟まれた位置に配置されている。
半導体チップＣＨ２を、Ｘ方向において、封止体１の中央部に配置したことで、半導体チップＣＨ２に接続される複数のリード２ｂを、半導体チップＣＨ２から放射状に配置することができる。従って、半導体チップＣＨ２に接続される複数のリード２ｂの長さおよび半導体チップＣＨ２のパッド電極ＰＤと複数のリード２ｂとを接続するワイヤ５の長さを短縮することができる。
また、半導体チップＣＨ１およびＣＨ２を、Ｙ方向において、重なるように配置したことで、両者間を接続するワイヤ５の長さを短縮することができる。
＜半導体装置の回路構成＞
次に、本実施の形態における半導体装置ＳＤの内部に形成されている回路構成について説明する。図７は、本実施の形態における半導体装置ＳＤの回路構成を模式的に示す回路ブロック図である。図７において、本実施の形態における半導体装置ＳＤは、回路ブロックＢＬＫ１と回路ブロックＢＬＫ２とを有する。回路ブロックＢＬＫ１が、図５に示す半導体チップＣＨ１に対応し、回路ブロックＢＬＫ２が、図５に示す半導体チップＣＨ２に対応している。回路ブロックＢＬＫ１と回路ブロックＢＬＫ２とは、非接触で電気信号を伝達可能なマイクロアイソレータＩＳＯによって接続されている。このとき、例えば、回路ブロックＢＬＫ１には、総合的な制御を実現するマイクロコンピュータを補助するためのサポートＩＣ（Integrated Circuit）が形成され、回路ブロックＢＬＫ２には、例えば、サポートＩＣからの指示に基づいて、インバータの構成要素となるパワートランジスタ（外部半導体装置）のスイッチング動作を制御するプリドライバＩＣが形成されている。特に、本実施の形態では、パワートランジスタ（スイッチング素子）の一例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を想定している。例えば、半導体装置ＳＤは、電気自動車やハイブリッド自動車などに搭載される電動モータの駆動制御に使用される。すなわち、本実施の形態における半導体装置ＳＤは、電動モータの回転を制御するインバータを構成するパワートランジスタの制御機能を有するとともに、自動車全体を総合的に制御するマイクロコンピュータ（ＥＣＵ）とインバータとの間の中継機能も有していることになる。具体的に、図７において、回路ブロックＢＬＫ１に形成されているサポートＩＣによって、マイクロコンピュータとプリドライバＩＣとの間の中継機能が実現され、回路ブロックＢＬＫ２に形成されているプリドライバＩＣによって、外部半導体装置に含まれるパワートランジスタのスイッチング動作が実現されることになる。つまり、図７に示すように、回路ブロックＢＬＫ２には、端子ＶＣＣ３と端子ＧＮＤ３間に直列接続されたパワートランジスタＱ１およびＱ２が接続され、パワートランジスタＱ１およびＱ２は、電動モータＭに接続されている。半導体装置ＳＤの回路ブロックＢＬＫ２は、パワートランジスタＱ１およびＱ２のスイッチング動作を制御する。因みに、端子ＶＣＣ３に供給される電源電位は、数百Ｖ以上であり、端子ＧＮＤ３には、グランド電位（基準電位）が供給される。
まず、回路ブロックＢＬＫ１の回路構成について説明する。図７において、回路ブロックＢＬＫ１は、中央演算部（ＭＣＵ）として機能する制御部ＣＵ１を有しており、例えば、端子ＶＣＣ１から制御部ＣＵ１に電源電位が供給される。例えば、端子ＶＣＣ１から制御部ＣＵ１に供給される電源電位は、３．３Ｖや５Ｖとなっている。一方、端子ＧＮＤ１からは、回路ブロックＢＬＫ１の内部回路へグランド電位（基準電位）が供給される。
回路ブロックＢＬＫ１は、端子ＶＣＣ１、ＩＮＡ、ＩＮＢ、ＦＯ、ＦＯＢ、ＴＭＰ、および、ＧＮＤ１を有し、これらは、図５のリード２ａに対応している。また、回路ブロックＢＬＫ１は、制御部ＣＵ１、マイクロアイソレータＩＳＯ等を有している。回路ブロックＢＬＫ２は、端子ＶＣＣ２、ＶＲＥＧ、ＯＵＴ１、ＯＵＴ２、および、ＧＮＤ２他を有し、これらは、図５のリード２ｂに対応している。また、回路ブロックＢＬＫ２は、制御部ＣＵ２、ゲートドライバＧＤ、マイクロアイソレータＩＳＯ等を有している。
回路ブロックＢＬＫ１の端子ＩＮＡおよびＩＮＢには、ゲート駆動信号が入力され、このゲート駆動信号に基づき、外部接続されたパワートランジスタＱ１およびＱ２を制御している。つまり、回路ブロックＢＬＫ１の端子ＩＮＡおよび端子ＩＮＢに入力されたゲート駆動信号に基づいて、回路ブロックＢＬＫ１の制御部ＣＵ１が、マイクロアイソレータＩＳＯを介して、回路ブロックＢＬＫ２の制御部ＣＵ２に対して、パワートランジスタＱ１およびＱ２のスイッチング制御に関する制御信号を出力する。その後、回路ブロックＢＬＫ２の制御部ＣＵ２は、この制御信号に基づき、ゲートドライバＧＤを制御する。この結果、最終的に、制御部ＣＵ２からの指示に基づいて、ゲートドライバＧＤは、パワートランジスタＱ１およびＱ２のオン／オフ動作（スイッチング動作）を行なうことになる。
図７に示す回路構成となっているため、本実施の形態の半導体装置ＳＤでは、半導体チップＣＨ１側（図７の回路ブロックＢＬＫ１側）に加わる最大動作電圧が数Ｖ程度であるのに対し、半導体チップＣＨ２側（図７の回路ブロックＢＬＫ２側）に加わる最大動作電圧は数百Ｖ〜数千Ｖ程度となる。このことを考慮して、半導体チップＣＨ１と半導体チップＣＨ２間の電気的接続には、インダクタ間の電磁誘導結合を利用したマイクロアイソレータＩＳＯを採用している。さらに、本実施の形態では、半導体チップＣＨ１と電気的に接続されたリード２ａと、半導体チップＣＨ２と電気的に接続されたリード２ｂとの耐圧を確保する必要があるため、図１および図５に示すように、複数のリード２ａ、２ｃおよび２ｄと複数のリード２ｂおよび２ｅとを対向配置させた、いわゆるＳＯＰ構造が採用されている。本実施の形態では、最大動作電圧４００Ｖｒｍｓで使用される半導体装置ＳＤを提供するため、複数のリード２ａ、２ｃおよび２ｄと複数のリード２ｂおよび２ｅとの沿面距離を６．３ｍｍ以上確保している。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図８は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図９〜１１は、本実施の形態の半導体装置の製造工程中の平面図である。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。図１３は、本実施の形態の半導体装置の透視平面図である。図１４は、本実施の形態の半導体装置の「モールド」工程におけるリードとゲート部の重なり量と気泡数の関係を示す図面である。図１５〜２２は、本実施の形態の半導体装置の「モールド」工程を説明する平面図である。
１．リードフレーム準備工程
まず、図９に示すように、リードフレーム７を準備する。リードフレーム７には、Ｘ方向において、４つの製品形成領域７ａ、７ｂ、７ｃおよび７ｄが設けられている。製品形成領域７ａ、７ｂ、７ｃおよび７ｄの各々は、Ｙ方向に延在する枠部（連結部）７ｅとＸ方向に延在する枠部（連結部）７ｆとに囲まれている。図９では、Ｘ方向に配置された４つの製品形成領域７ａ、７ｂ、７ｃおよび７ｄを１列のみ示しているが、リードフレーム７には、４つの製品形成領域７ａ、７ｂ、７ｃおよび７ｄが、Ｙ方向に複数列配置されている。
４つの製品形成領域７ａ、７ｂ、７ｃおよび７ｄの各々には、図５で説明したように、ダイパッド４ａおよび４ｂと、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅと、吊りリード３と、が形成されている。複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅの一端は、Ｘ方向に延在する枠部７ｆに繋がっており、吊りリード３は、Ｙ方向に延在する枠部７ｅに繋がっている。また、複数のリード２ａ、２ｃおよび２ｄの各々は、Ｘ方向に延在する第１タイバー７ｇによって連結され、枠部７ｅに繋がっている。
複数のリード２ｂおよび２ｅの各々は、Ｘ方向に延在する第２タイバー７ｈによって連結され、枠部７ｅに繋がっている。さらに、Ｘ方向に延在する第１タイバー７ｇとＸ方向に延在する第２タイバー７ｈの間に、ダイパッド４ａとダイパッド４ｂが位置している。言い換えれば、ダイパッド４ａは、第１タイバー７ｇとダイパッド４ｂの間に位置している。ダイパッド４ｂは、第２タイバー７ｈとダイパッド４ａの間に位置している。また、複数のリード２ａ、２ｃおよび２ｄの各々は、Ｙ方向において、第１タイバー７ｇよりもダイパッド４ａに近いインナーリード部ＩＬと、第１タイバー７ｇよりもダイパッド４ａから遠くに位置するアウターリード部ＯＬとを有する。言い換えれば、複数のリード２ａの一部のそれぞれのインナーリード部ＩＬは、Ｙ方向において、第１タイバー７ｇとダイパッド４ａの間に位置している。複数のリード２ｃ、２ｄのそれぞれのインナーリード部ＩＬは、Ｙ方向において、第１タイバー７ｇとダイパッド４ａの間に位置していない。
複数のリード２ｂ、２ｅの各々は、Ｙ方向において、第２タイバー７ｈよりもダイパッド４ｂに近いインナーリード部ＩＬと、第２タイバー７ｈよりもダイパッド４ｂから遠くに位置するアウターリード部ＯＬとを有する。言い換えれば、複数のリード２ｂの一部のそれぞれのインナーリード部ＩＬは、Ｙ方向において、第２タイバー７ｈとダイパッド４ｂの間に位置している。リード２ｅのインナーリード部ＩＬは、Ｙ方向において、第２タイバー７ｈとダイパッド４ｂの間に位置していない。
また、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅのそれぞれのインナーリード部ＩＬは、後述するモールド工程（封止工程）において、封止体１に覆われ、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅのそれぞれのアウターリード部ＯＬは、封止体１から露出する。ダイパッド４ａは、第１タイバー７ｇに沿った長辺４ａｃと、長辺４ａｃの反対側であり、第２タイバー７ｈに沿った長辺４ａｄと、Ｙ方向に沿った長辺４ａｅと、長辺４ａｅの反対側であり、Ｙ方向に沿った長辺４ａｆと、を有している（図５参照）。ここで、図５および９を参照しながら説明すると、ダイパッド４ａの長辺４ａｃは、第１タイバー７ｇとダイパッド４ａの長辺４ａｄの間に位置する。さらに、Ｙ方向における第１タイバー７ｇと第２タイバー７ｈの中点Ｍ１（言い換えると、辺１ｆの中点）を通過し、Ｘ方向に延びる第１仮想線を規定すると、第１仮想線から、ダイパッド４ａの長辺４ａｃまでのＹ方向における距離Ｌ３は、複数のリード２ａの一部のそれぞれのインナーリード部ＩＬのＹ方向における長さＬ１よりも大きい。複数のリード２ｄのそれぞれのインナーリード部ＩＬのＹ方向における長さＬ２は、複数のリード２ａの一部のそれぞれのインナーリード部ＩＬのＹ方向における長さＬ１よりも大きい。
また、図９に示すように、Ｘ方向において、製品形成領域７ａ、７ｂ、７ｃおよび７ｄの各々を挟む枠部７ｅには、リードフレーム７をその厚さ方向に貫通する開口ＯＰＧおよびＯＰＶが形成されている。Ｙ方向において、製品領域７ａおよび７ｃに位置する開口ＯＰＧは、吊りリード３よりダイパッド４ａ側に、開口ＯＰＶは、吊りリード３よりダイパッド４ｂ側に、それぞれ形成されている。また、逆に、製品領域７ｂおよび７ｄに位置する開口ＯＰＧは、吊りリード３よりダイパッド４ｂ側に、開口ＯＰＶは、吊りリード３よりダイパッド４ａ側に、それぞれ形成されている。つまり、Ｙ方向において、開口ＯＰＧと開口ＯＰＶとは、吊りリード３に対して、反対側に配置されている。
リードフレーム７は、銅（Ｃｕ）部材または４２アロイと呼ばれる鉄（Ｆｅ）とニッケル（Ｎｉ）の合金部材で構成され、必要に応じ、その表面に、銀（Ａｇ）メッキまたは下層から順にニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）等のメッキを施すことも出来る。
２．ダイボンディング工程
次に、図１０に示すように、例えば、接着層６（図６参照）を介して、ダイパッド４ａ上に半導体チップＣＨ１を搭載する。同様に、例えば、接着層６（図６参照）を介して、ダイパッド４ｂ上に半導体チップＣＨ２を搭載する。前述のように、半導体チップＣＨ１の平面サイズは、ダイパッド４ａの平面サイズよりも小さく、かつ、半導体チップＣＨ２の平面サイズは、ダイパッド４ｂの平面サイズよりも小さくなっている。すなわち、図１０に示すように、平面視において、半導体チップＣＨ１は、ダイパッド４ａに内包されるように配置され、かつ、半導体チップＣＨ２は、ダイパッド４ｂに内包されるように配置される。
ここで、接着層６は、導電性部材、例えば、銀ペーストと呼ばれる銀粉を含有するエポキシ樹脂、または、半田材等を用いることができる。
３．ワイヤボンディング工程
続いて、図１０に示すように、半導体チップＣＨ１に形成されているパッド電極ＰＤと複数のリード２ａとをワイヤ５で電気的に接続する。また、半導体チップＣＨ２に形成されているパッド電極ＰＤと複数のリード２ｂとをワイヤ５で電気的に接続する。さらに、半導体チップＣＨ１のパッド電極ＰＤと半導体チップＣＨ２のパッド電極ＰＤとをワイヤ５で電気的に接続する。
ここで、ワイヤ５は、銅（Ｃｕ）ワイヤ、金（Ａｕ）ワイヤ、銀（Ａｇ）ワイヤ、アルミニウム（Ａｌ）ワイヤ等を用いることができる。なお、例えば、銅ワイヤは、ワイヤの主成分が銅からなるものであり、銅以外の添加物（例えば、パラジウム（Ｐｄ）等）を含有するものも含む。金ワイヤ、銀ワイヤ、アルミニウムワイヤも同様に添加物を含有するものも含まれる。
なお、図１０では、封止体１の外形を破線で示している。
４．モールド工程（封止工程）
次に、図１１に示すように、例えば、ダイパッド４ａおよび４ｂと、半導体チップＣＨ１およびＣＨ２と、ワイヤ５と、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅのそれぞれの一部分（図５で説明したインナーリード部ＩＬ）と、吊りリード３とを、樹脂からなる封止体１で封止する。図１１では、樹脂９をハッチングして示しているが、封止体１の内部は透視して示している。モールド工程では、主に、製品形成領域７ａの半導体装置ＳＤを用いて説明するが、他の製品形成領域７ｂ、７ｃおよび７ｄの半導体装置ＳＤも同様に形成される。
図１２に示すように、金型８の上型８ａと下型８ｂとの間にリードフレーム７を挟み込み、ゲート部Ｇ１からキャビティ８ｃ内に樹脂９を充填し、封止体１を形成する。金型８のキャビティ８ｃ内には、ダイパッド４ａおよび４ｂと、半導体チップＣＨ１およびＣＨ２と、ワイヤ５と、複数のリード２ａ、２ｂ、２ｃ、２ｄおよび２ｅのそれぞれの一部分（図５で説明したインナーリード部ＩＬ）と、吊りリード３と、が位置する。なお、図１２において、半導体チップＣＨ１の主面側に位置する金型を上型８ａと呼び、半導体チップＣＨ１の裏側に位置する金型を下型８ｂと呼ぶが、両者は逆の位置関係としても良い。
また、図１２に示すように、金型８の上型８ａと下型８ｂでリードフレーム７を挟持した際、ゲート部Ｇ１は、枠部７ｅと重なる位置に設けられている。また、図１１または１２に示すように、金型８の上型８ａと下型８ｂでリードフレーム７を挟持した際、金型８の下型８ｂのゲート部Ｇ１は、平面視において、第２タイバー７ｈよりも第１タイバー７ｇの近くに位置している。図１１に示すように、金型８の上型８ａと下型８ｂでリードフレーム７を挟持した際、複数のリード２ｄのそれぞれのインナーリード部ＩＬの一部が、平面視において、ダイパッド４ａとゲート部Ｇ１の間に位置している。そして、図１１または１２に示すように、複数のリード２ｄのそれぞれのインナーリード部ＩＬの一部が、ゲート部Ｇ１を通過するように第１タイバー７ｇの延在方向（Ｘ方向）に延びる第２仮想線上に位置するように、リードフレーム７を金型８の上型８ａおよび下型８ｂで挟持した状態で、樹脂９をキャビティ８ｃに供給する。
図１２に示すように、金型８のキャビティ８ｃの両側には、キャビティ８ｃ内に樹脂９を注入するための注入口であるゲート部Ｇ１と、キャビティ８ｃの外に樹脂９およびキャビティ８ｃ内の空気を排出するための排出口であるベント部Ｖ１が設けられている。キャビティ８ｃおよびベント部Ｖ１は、例えば、下型８ｂに設けているが、上型８ａに設けても良い。また、図１１に示すように、隣接する２つの製品形成領域の間のベント部とゲート部とは、繋がっている。たとえば、図１１に示す製品形成領域７ａと製品形成領域７ｂの間のベント部Ｖ１とゲート部Ｇ２とは、下型８ｂに設けられた溝によって繋がっており、ベント部Ｖ１からゲート部Ｇ２に樹脂９および空気を流すことができる。
図１１に示すように、ゲート部Ｇ１〜Ｇ４およびベント部Ｖ１〜Ｖ４の位置は、リードフレーム７の枠部７ｅに設けた開口ＯＰＧおよびＯＰＶの位置に対応しており、Ｙ方向において、ゲート部Ｇ１〜Ｇ４の幅は、開口ＯＰＧの幅と等しく、ベント部Ｖ１〜Ｖ４の幅は、開口ＯＰＶの幅と等しい。Ｙ方向において、ゲートＧ１とベント部Ｖ１とは、吊りリード３に対して反対側に配置されている。他のゲート部Ｇ２〜Ｇ４とベント部Ｖ２〜Ｖ４も、ゲート部Ｇ１とベント部Ｖ１との関係と同様である。
そして、図１１において矢印で示すように、樹脂９は、ゲート部Ｇ１、製品形成領域７ａのキャビティ８ｃ、ベント部Ｖ１、ゲート部Ｇ２、製品形成領域７ｂのキャビティ８ｃ、ベント部Ｖ２、ゲート部Ｇ３、製品形成領域７ｃのキャビティ８ｃ、ベント部Ｖ３、ゲート部Ｇ４、製品形成領域７ｄのキャビティ８ｃ、ベント部Ｖ４の順に流れる。このような樹脂９の流れによって、キャビティ８ｃから空気を排出しながら、製品形成領域７ａ〜７ｄの各キャビティ８ｃを樹脂９で充填し、封止体１を形成する。ここで、キャビティ８ｃ内の空気が残留しないように、キャビティ８ｃ内の空気を排出すること、および、封止体１内に含まれる気泡(ボイド)数を減少させることが肝要である。
図１２には、図１１に示す製品形成領域７ａ（製品形成領域７ｃも同様）におけるキャビティ８ｃ内の樹脂９の流れを矢印Ｃ１で示している。下型８ｂに設けられたゲート部Ｇ１からキャビティ８ｃ内に注入された樹脂９は、リード２ｄ及びダイパッド４ａの上側と下側に分流してキャビティ８ｃ内を進み、ダイパッド４ａの右側の領域で合流した後、ベント部Ｖ１に排出される。
下型８ｂに設けられたゲート部Ｇ１から注入された樹脂９は、キャビティ８ｃの上側（言い換えると、リード２ｄの主面側）に向かって流れるが、ゲート部Ｇ１の近傍にリード２ｄを設け、そのインナーリード部ＩＬ（特に、樹脂９の侵入方向と直交する、Ｙ方向に延在する部分（図５参照））に樹脂９を衝突させる。こうして、樹脂９をリード２ｄの上下に分流させることで、樹脂９内に気泡(ボイド)が巻き込まれるのを防止している。また、樹脂９をリード２ｄのインナーリード部ＩＬ（特に、樹脂９の侵入方向と直交する、Ｙ方向に延在する部分（図５参照））に衝突させることで、樹脂９の流速が低減されるため、樹脂９中への気泡の巻き込みを防止できる。ゲート部Ｇ１の断面積が、キャビティ８ｃの断面積に比べて、小さいため、ゲート部Ｇ１からキャビティ８ｃに侵入した直後の樹脂９の流速は、キャビティ８ｃ内の他の領域における樹脂の流速に比べて早い。従って、ゲート部Ｇ１からキャビティ８ｃ内に侵入した直後に気泡の巻き込みが発生し易い。本実施の形態では、ゲート部Ｇ１に近接して、平面視にて、ゲート部Ｇ１と重なるようにリード２ｄのインナーリード部ＩＬを延伸させたことで、樹脂９の流速を低減し、気泡の巻き込みを防止または低減させている。
また、本実施の形態の半導体装置では、図５で説明したように、ゲート部Ｇ１に近接するリード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）を、例えば、ベント部Ｖ１側のリード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）より長くする。こうして、図１２に示すように、ゲート部Ｇ１から注入された樹脂９をリード２ｄの上下に分流させること、さらには、樹脂９の流速を低減させること、で樹脂９内への気泡の巻き込みを防止することができる。つまり、封止体１内に含まれる気泡数を低減でき、ダイパッド４ａ（または半導体チップＣＨ１）とダイパッド４ｂ（または半導体チップＣＨ２）との間の耐圧が低下するのを防止することができる。
因みに、樹脂９は、熱硬化型エポキシ樹脂であり、その絶縁破壊電圧は１７〜２０ＫＶｒｍｓ／ｍｍ程度である。一方、乾燥した空気の絶縁破壊電圧は約３ＫＶＤＣ／ｍｍである。つまり、ダイパッド４ａとダイパッド４ｂとの間に気泡が残留すると、気泡が無い場合に比べて、絶縁破壊電圧が１５〜１８％にまで低下することになる。
次に、図１３は、本実施の形態の半導体装置ＳＤの透視平面図であり、製品形成領域７ａにおけるリードフレーム７のパターンと、封止体１と、ゲート部Ｇ１と、の関係を示している。半導体チップＣＨ１およびＣＨ２、ワイヤ５等は省略している。
Ｙ方向において、ゲート部Ｇ１とリード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）とは重なり量Ｙを有している。図１４は、この重なり量Ｙと封止体１内に残留する気泡数との関係を示している。
なお、重なり量Ｙは、ゲート幅Ｇｗに対するリード２ｄの重なり量（比率）を示しており、これらの条件で確認比較した半導体装置数は、条件毎に１４４個について実施している。
図１４の（ａ）点は、前述の検討例に対応しており、（ｂ）点は、重なり量Ｙがゲート部Ｇ１の幅Ｇｗの１／３であり（Ｙ＝Ｇｗ／３）、（ｃ）点は、重なり量Ｙがゲート部Ｇ１の幅Ｇｗの２／３であり（Ｙ＝２Ｇｗ／３）、（ｄ）点は、重なり量Ｙがゲート部Ｇ１の幅Ｇｗの８／９であり（Ｙ＝８Ｇｗ／９）気泡数がゼロとなる点である。
本実施の形態の効果を得るためには、重なり量Ｙを（ａ）点より大きくすれば良い。つまり、図１３において、封止体１の短辺１ｅに最も近接するリード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さを、短辺１ｆに最も近接するリード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さよりも長くすれば良い。また、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さを、Ｙ方向において、ダイパッド４ａと重なる位置に配置された複数のリード２ａ（但し、ダイパッド４ａに接続されたリード２ａは除く）のインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さよりも長くすれば良い。
さらに、（ｂ）点では、気泡数が（ａ）点のおよそ１／３に減少し、気泡数の低減効果が著しい。従って、重なり量Ｙを、ゲート部Ｇ１の幅Ｇｗの１／３以上（Ｙ≧Ｇｗ／３）とすることが好適である。
次に、図１５〜２２は、モールド工程におけるキャビティ８ｃ内の樹脂９の流れを示している。図１５〜図１８は、製品形成領域７ａおよび７ｃの半導体装置ＳＤに関し、図１９〜図２２は、製品形成領域７ｂおよび７ｄの半導体装置ＳＤに関する。
図１５〜１８に示すように、ゲート部Ｇ１から注入された樹脂９は、キャビティ８ｃ内の空気をベント部Ｖ１に押し出しながら、ベント部Ｖ１に流れる。前述のとおり、ゲート部Ｇ１からキャビティ８ｃ内に注入された樹脂９は、リード２ｄに衝突した後、リード２ｄの主面側と裏面側に分流してベント部Ｖ１方向に進む。ダイパッド４ｂには、半導体チップＣＨ１より大きな半導体チップＣＨ２が搭載され、半導体チップＣＨ１に比べ、より多くのワイヤ５で接続されているため、図１５および１６に示すように、リード２ａ側の樹脂９の進行がリード２ｂ側の樹脂９の進行より速い。
次に、図１６および１７に示すように、リード２ａ側に存在するリード２ｃのインナーリード部ＩＬ（図５参照）が短いため、リード２ｃと吊りリード３との間に空洞部Ｂが存在している。リード２ａ側では、この空洞部Ｂでダイパッド４ａの裏面側を流れた樹脂９と主面側を流れた樹脂９が合流し、リード２ａ側の樹脂９の流速がリード２ｂ側の樹脂９の流速に比べて僅かに低下する。そして、リード２ａ側の樹脂９の進行と、リード２ｂ側の樹脂９の進行とがほぼ同等となり、キャビティ８ｃ内の空気をベント部Ｖ１に排出しながらキャビティ８ｃ内を樹脂９で満たし、封止体１を形成することができる。
また、図１９〜２２に示すように、ゲート部Ｇ２から注入された樹脂９は、キャビティ８ｃ内の空気をベント部Ｖ２に押し出しながら、ベント部Ｖ２に流れる。図１９および２０に示すように、リード２ａ側とリード２ｂ側の樹脂９は、ほぼ同様の進行となっている。これは、ゲート部Ｇ２は、リード２ｂ側に配置されているが、ダイパッド４ｂ上に半導体チップＣＨ１より大きく、パッド電極ＰＤ数が多い（図５参照）半導体チップＣＨ２が搭載されているためである。
次に、図２１に示すように、リード２ａ側に存在するリード２ｃのインナーリード部ＩＬ（図５参照）が短いため、リード２ｃと吊りリード３との間に空洞部Ｃが存在している。前述のとおり、この空洞部Ｃで、リード２ａ側の樹脂９の流速がリード２ｂ側の樹脂９の流速に比べて低下するため、図２２に示すように、キャビティ８ｃのリード２ｂ側が先に樹脂９で充填された後、キャビティ８ｃのリード２ａ側が樹脂９で充填される。従って、キャビティ８ｃ内に空気を残すことなく、キャビティ８ｃ内を樹脂９で満たし、封止体１を形成することができる。
なお、モールド工程では、金型８のキャビティ８ｃ内に樹脂９を注入後、必要に応じて、１５０〜１７５℃、２〜６時間の加熱処理を施し、樹脂９を完全硬化させる。
また、モールド工程では、封止体１形成後に、図９で説明したタイバー７ｇを切断し、リード２ａ、２ｂ、２ｃ、２ｄおよび２ｅを互いに分離する。但し、リード２ａ、２ｂ、２ｃ、２ｄおよび２ｅは、アウターリード部ＯＬ（図５参照）の端部において、枠部７ｆに繋がっている。
また、モールド工程後に、ゲート部Ｇ１〜Ｇ４およびベント部Ｖ１〜Ｖ４に残留した樹脂９を封止体１から分離する。こうして、製品形成領域７ａおよび７ｃの半導体装置ＳＤには、樹脂注入部跡Ｇ１ＲおよびＧ３Ｒ、ならびに、樹脂排出部跡Ｖ１ＲおよびＶ３Ｒがそれぞれ形成される。また、製品形成領域７ｂおよび７ｄの半導体装置ＳＤには、樹脂注入部跡Ｇ２ＲおよびＧ４Ｒ、ならびに、樹脂排出部跡Ｖ２ＲおよびＶ４Ｒがそれぞれ形成される。このとき、複数のリード２ａ〜２ｅのインナーリード部ＩＬは、封止体１に覆われており、複数のリード２ａ〜２ｅのアウターリード部ＯＬは、封止体１から露出している。
なお、図５で説明したように、短辺１ｅに最も近接するリード２ｄと、短辺１ｅとの距離Ｗ１を、樹脂注入部跡Ｇ１Ｒの厚さＧｔ（封止体１との境界部のゲート部Ｇ１の厚さＧｔ）以上（Ｗ１≧Ｇｔ）としたことで、ゲート部Ｇ１〜Ｇ４に残留した樹脂９を封止体１から分離する際に、封止体１に欠けが発生するのを防止することができる。
５．メッキ（外装メッキ）工程
その後、図示はしないが、複数のリード２ａ〜２ｅのアウターリード部ＯＬの表面に導体膜であるメッキ膜を形成する。導体膜としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などを用いることができる。なお、リードフレーム７の表面に、予め、ニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）等のメッキを形成した場合には、上記導体膜を形成する必要はない。
６．マーク（マーキング）工程
続いて、図示はしないが、樹脂からなる封止体１の表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を使用できる。
７．リード成形工程
次に、リード２ａ〜２ｅのアウターリード部ＯＬの端部を枠部７ｆから切断し、リード２ａ〜２ｅを図２および３に示すように、ガルウイング形状に成形する。この工程では、吊りリード３によって封止体１は、リードフレーム７の枠部７ｅに支持されている。
８．個片化工程
その後、吊りリード３をリードフレーム７の枠部７ｅから切断し、個片化された複数の半導体装置ＳＤを取得する。以上のようにして、本実施の形態の半導体装置ＳＤを製造することができる。
＜本実施の形態における特徴＞
図５に示すように、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さを、リード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さよりも長くして、ゲート部Ｇ１とリード２ｄのインナーリード部ＩＬとの重なり領域を増加させたことにより、モールド工程において、樹脂９中に気泡が巻き込まれるのを防止することができる。従って、封止体１内に含まれる気泡数を低減することができ、半導体装置ＳＤの信頼性を向上することができる。
封止体１内の気泡数を低減することで、半導体チップＣＨ１およびＣＨ２間、または、ダイパッド４ａおよび４ｂ間に気泡が残留するのを防止できるため、半導体チップＣＨ１およびＣＨ２間の絶縁破壊電圧の低下を防止できる。
さらに、図５に示すように、リード２ｃのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さを、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さよりも短くすることで、図１５〜２２に示すように、モールド工程において、キャビティ８ｃ内の空気をベント部Ｖ１から排出でき、封止体１内に気泡が残留するのを防止することができる。
また、図１３に示すように、リード２ｄのインナーリード部ＩＬ（厳密には、インナーリード部ＩＬのＹ方向に直線的に延びる部分）と、ゲート部Ｇ１との重なり量Ｙは、ゲート部Ｇ１の幅Ｇｗの１／３以上とするのがより好ましい。
また、図５に示すように、リード２ｄのインナーリード部ＩＬの先端と吊りリード３との離間距離Ｗ２は、ダイパッド４ａとダイパッド４ｂとの離間距離Ｗ３以上とするのが好ましい。この構成により、長辺１ｃから突出するリード２ａ、２ｃおよび２ｄと、長辺１ｄから突出するリード２ｂおよび２ｅとの沿面距離を確保することができる。
さらに、図５に示すように、Ｘ方向において、ダイパッド４ａと重なるリード２ａのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さを、リード２ｄのインナーリード部ＩＬ（特に、Ｙ方向に延在する部分）の長さよりも短くすることで、半導体装置ＳＤの高速動作が可能となる。
封止体１の長辺１ｃから突出する複数のリードにおいて、半導体チップＣＨ１に電気的に接続されたリード２ａをＸ方向の中央部に配置し、その両側に半導体チップＣＨ１と電気的に分離された（ワイヤ５で接続されない）リード２ｄおよび２ｃを配置した。Ｘ方向において、封止体１の中央部に位置する半導体チップＣＨ１に近接して、リード２ａを配置することができ、半導体装置ＳＤの高速動作が可能となる。
また、Ｘ方向において、半導体チップＣＨ１を半導体チップＣＨ２と重なるように（望ましくは、半導体チップＣＨ１を半導体チップＣＨ２の内側の領域に）配置することで、半導体チップＣＨ１と半導体チップＣＨ２とを直接接続するワイヤ５の配線長を短縮でき、半導体装置ＳＤの高速動作が可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
＜変形例＞
図２３は、図５の変形例である半導体装置の内部構造を模式的に示す平面図である。図２３に示すように、樹脂注入部跡Ｇ１Ｒが位置する封止体１の短辺１ｅに近接して、４本のリード２ｄ２が形成されている。４本のリード２ｄ２は、上記実施の形態のリード２ｄに対応している。但し、隣接する２本のリード２ｄ２は、インナーリードＩＬの途中に連結部２ｆ１を有する。つまり、隣接する２本のリード２ｄ２は、そのインナーリード部ＩＬの先端ではなく、中央部で互いに連結されている。
この変形例によれば、上記実施の形態と同様の効果が得られる。
また、上記実施の形態では、封止体内に２つの半導体チップを封止する例を用いて説明したが、上記実施の形態およびその変形例は、封止体内に１つの半導体チップを封止する半導体装置およびその製造方法に適用することも出来る。たとえば、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
複数の第１パッド電極を有する第１半導体チップと、
前記第１半導体チップを封止し、主面と、前記主面の反対側の裏面と、前記主面において、第１方向に沿って延びる第１辺と、前記第１辺の反対側の第２辺と、前記第１方向と直交する第２方向に沿って延びる第３辺と、前記第３辺の反対側の第４辺と、前記第１辺と前記裏面とを繋ぐ第１側面と、前記第２辺と前記裏面とを繋ぐ第２側面と、前記第３辺と前記裏面とを繋ぐ第３側面と、前記第４辺と前記裏面とを繋ぐ第４側面と、を備え、樹脂からなる封止体と、
前記第１側面から突出し、各々が、前記封止体に覆われたインナーリード部と、前記封止体から露出したアウターリード部と、を有し、前記第２方向に延在する複数の第１リードと、
を有し、
前記複数の第１リードは、前記第１パッド電極と第１ワイヤで接続された複数の第２リードと、前記複数の第１リードのうち、前記第３辺に最も近接した第３リードと、前記複数の第１リードのうち、前記第４辺に最も近接した第４リードと、を含み、
前記第３リードの前記インナーリード部であって、前記第２方向に延在する第１部分の長さは、前記第４リードの前記インナーリード部であって、前記第２方向に延在する第２部分の長さよりも長い、半導体装置。
［付記２］
付記１に記載の半導体装置において、
前記第３リードおよび前記第４リードは、前記第１半導体チップから電気的に分離されている、半導体装置。
［付記３］
付記１に記載の半導体装置において、
前記第３リードの前記インナーリード部であって、前記第２方向に延在する前記第１部分の長さは、前記第２リードの前記インナーリード部であって、前記第２方向に延在する第３部分の長さよりも長い、半導体装置。
［付記４］
付記１に記載の半導体装置において、
さらに、
前記第３側面に形成され、前記第２辺よりも前記第１辺に近く配置された樹脂注入部跡と、
前記第４側面に形成され、前記第１辺よりも前記第２辺に近く配置された樹脂排出部跡と、
を有する、半導体装置。
［付記５］
付記４に記載の半導体装置において、
前記樹脂注入部跡は、前記第２方向において、第１幅を有し、前記第１幅の１/３以上の領域は、前記第３リードの前記インナーリード部の前記第１部分と重なっている、半導体装置。
［付記６］
付記４に記載の半導体装置において、
前記樹脂注入部跡は、前記封止体の前記主面から前記裏面に向かう方向において第１厚さを有し、平面視において、前記第３辺と前記第３リードの前記インナーリード部との間隔は、前記第１厚さよりも大きい、半導体装置。
［付記７］
付記１に記載の半導体装置において、
さらに、
複数の第２パッド電極を有し、前記第１半導体チップと前記第２辺との間に配置された第２半導体チップと、
前記第２パッド電極と前記第１パッド電極とを接続する第２ワイヤと、
前記第２側面から突出する複数の第５リードと、
を有し、
前記第５リードは、前記第２パッド電極と第３ワイヤで接続された複数の第６リードを含む、半導体装置。
［付記８］
付記７に記載の半導体装置において、
前記第１リードの本数は、前記第５リードの本数と等しい、半導体装置。
［付記９］
付記８に記載の半導体装置において、
前記第６リードの本数は、前記第２リードの本数より多い、半導体装置。
［付記１０］
付記７に記載の半導体装置において、
さらに、
前記第１半導体チップを搭載する第１チップ搭載部と、
前記第２半導体チップを搭載する第２チップ搭載部と、
前記第３側面からその端部が露出した吊りリードと、
を有し、
前記第２方向において、前記第３リードの前記インナーリード部と前記吊りリードとの第１離間距離は、前記第１チップ搭載部と前記第２チップ搭載部との第２離間距離以上である、半導体装置。
［付記１１］
（ａ）第１チップ搭載部と、前記第１チップ搭載部に搭載され、複数の第１パッド電極を有する第１半導体チップと、前記第１半導体チップの周囲に設けられた複数の第１リードを備えるリードフレームを準備する工程と、
（ｂ）第１金型と第２金型との合せ面に形成されたキャビティ内に、前記第１半導体チップが搭載された前記リードフレームを収容した後、前記キャビティ内に樹脂を供給することで、前記第１半導体チップ、前記第１チップ搭載部、前記複数の第１リードを封止する封止体を形成する工程と、
を有し、
平面視において、前記封止体は、第１方向に沿って延びる第１辺、前記第１辺の反対側の第２辺、前記第１方向と交差する第２方向に沿って延びる第３辺、前記第３辺の反対側の第４辺を備え、
平面視において、前記複数の第１リードは、前記封止体の前記第１辺から突出し、前記第１リードの各々は、前記封止体に覆われたインナーリード部と、前記封止体から露出したアウターリード部と、を有し、
前記複数の第１リードは、その各々が、前記第１パッド電極と第１ワイヤで接続された複数の第２リードと、前記第１リードのうちで、前記第３辺に最も近接する第３リードと、前記第１リードのうちで、前記第４辺に最も近接する第４リードと、を有し、
前記（ｂ）工程では、前記第３辺において、前記第１金型に設けられた樹脂供給部から、前記キャビティ内に前記樹脂を供給し、
前記第３リードの前記インナーリード部であって、前記第２方向に延在する第１部分の長さは、前記第４リードの前記インナーリード部であって、前記第２方向に延在する第２部分の長さよりも長い、半導体装置の製造方法。
［付記１２］
付記１１に記載の半導体装置の製造方法において、
前記第３リードおよび前記第４リードは、前記第１半導体チップから電気的に分離されている、半導体装置の製造方法。
［付記１３］
付記１１に記載の半導体装置の製造方法において、
前記第３リードの前記インナーリード部であって、前記第２方向に延在する前記第１部分の長さは、前記第２リードの前記インナーリード部であって、前記第２方向に延在する第３部分の長さよりも長い、半導体装置の製造方法。
［付記１４］
付記１１に記載の半導体装置の製造方法において、
前記複数の第２リードの前記インナーリード部、前記第３リードの前記インナーリード部、および、前記第４リードの前記インナーリード部は、前記第２方向にのみ延在する、半導体装置の製造方法。
［付記１５］
付記１１に記載の半導体装置の製造方法において、
平面視にて、前記複数の第１リードは、前記封止体の前記第１辺から突出し、前記第３リードに隣接して、前記第２方向に延在する第５リードを有し、
前記第５リードと前記第３リードとは、前記封止体の内部で連結されている、半導体装置の製造方法。
［付記１６］
付記１１に記載の半導体装置の製造方法において、
前記樹脂供給部は、前記第１金型にのみ形成され、前記第２金型には形成されていない、半導体装置の製造方法。
［付記１７］
付記１１に記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第４辺において、前記第１金型に設けられた樹脂排出部から、前記キャビティの外に前記樹脂が排出される、半導体装置の製造方法。
［付記１８］
付記１１に記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第３リードの前記インナーリード部の前記第１部分は、前記第２方向における前記樹脂供給部の１/３以上の領域と重なっている、半導体装置の製造方法。
［付記１９］
付記１１に記載の半導体装置の製造方法において、
さらに、
前記（ｂ）工程の後に、
（ｃ）前記封止体を、前記第１金型および前記第２金型から取り出した後、前記樹脂供給部に対応する位置の前記樹脂を、前記封止体から分離する工程、
を有し、
前記封止体の前記第３辺から前記第３リードのインナーリード部との距離は、前記樹脂供給部の厚さよりも大きい、半導体装置の製造方法。
［付記２０］
付記１１に記載の半導体装置の製造方法において、
前記（ａ）工程において、前記リードフレームは、さらに、第２チップ搭載部と、前記第２チップ搭載部に搭載され、複数の第２パッド電極を有する第２半導体チップと、前記第２半導体チップの周囲に設けられ、平面視において、前記第２辺から突出する複数の第５リードと、を備え、
前記複数の第１リードの本数は、前記複数の第５リードの本数と等しい、半導体装置の製造方法。
［付記２１］
付記２０に記載の半導体装置の製造方法において、
前記複数の第５リードは、各々が、前記第２パッド電極と第２ワイヤで接続された第６リードを複数含み、前記第６リードの本数は、前記第２リードの本数よりも多い、半導体装置の製造方法。
ＢＬＫ１、ＢＬＫ２ 回路ブロック
ＣＨ１、ＣＨ２ 半導体チップ
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート部
Ｇ１Ｒ、Ｇ２Ｒ、Ｇ３Ｒ、Ｇ４Ｒ 樹脂注入部跡
ＩＬ インナーリード部
ＩＳＯ マイクロアイソレータ
ＯＬ アウターリード部
ＯＰＧ、ＯＰＶ 開口
ＰＤ パッド電極（ボンディングパッド、チップ端子）
Ｑ１、Ｑ２ パワートランジスタ
ＳＤ 半導体装置
Ｓ１ 辺（長辺）
Ｓ２ 辺（長辺）
Ｓ３ 辺（短辺）
Ｓ４ 辺（短辺）
ＶＤ 気泡（ボイド）
Ｖ１、Ｖ２、Ｖ３、Ｖ４ ベント部
Ｖ１Ｒ、Ｖ２Ｒ、Ｖ３Ｒ、Ｖ４Ｒ 樹脂排出部跡
１ 封止体
１ａ 主面
１ｂ 裏面
１ｃ、１ｄ 長辺
１ｅ、１ｆ 短辺
１ｃｓ、１ｄｓ、１ｅｓ、１ｆｓ 側面
２ａ、２ｂ、２ｃ、２ｄ、２ｄ１、２ｄ２、２ｅ リード
２ｆ、２ｆ１ 連結部
３ 吊りリード
４ａ、４ｂ ダイパッド
５ ワイヤ
６ 接着層
７ リードフレーム
７ａ、７ｂ、７ｃ、７ｄ 製品形成領域
７ｅ、７ｆ 枠部
７ｇ、７ｈ タイバー
８ 金型
８ａ 上型
８ｂ 下型
８ｃ キャビティ
９ 樹脂

Claims (15)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）複数の第１リードを互いに連結し、かつ、平面視において第１方向に延びる第１タイバーと、複数の第２リードを互いに連結し、かつ、平面視において前記第１方向に延びる第２タイバーと、前記第１タイバーおよび前記第２タイバーのそれぞれに連結する連結部と、平面視において、前記第１タイバーと前記第２タイバーとの間に配置された第１チップ搭載部と、平面視において、前記第１チップ搭載部と前記第２タイバーとの間に配置された第２チップ搭載部と、を備えたリードフレームを準備する工程；
    （ｂ）前記（ａ）工程の後、前記第１チップ搭載部に第１半導体チップを、前記第２チップ搭載部に第２半導体チップを、それぞれ搭載する工程；
    （ｃ）前記（ｂ）工程の後、前記第１半導体チップおよび前記第２半導体チップがそれぞれ搭載された前記リードフレームを第１金型および第２金型で挟持し、前記第１金型に形成され、かつ、前記リードフレームの前記連結部と重なる位置に設けられたゲート部を介して、前記第１金型と前記第２金型により規定されるキャビティに樹脂を供給し、前記複数の第１リードのそれぞれの一部と、前記複数の第２リードのそれぞれの一部と、前記第１チップ搭載部と、前記第２チップ搭載部と、前記第１半導体チップと、前記第２半導体チップと、を封止する封止体を形成する工程；
    ここで、
    前記複数の第１リードのそれぞれは、前記封止体に覆われるインナーリード部と前記封止体から露出されるアウターリード部と、を有し、
    前記複数の第１リードは、前記第１方向と直交する第２方向において、前記第１タイバーと前記第１チップ搭載部との間に位置する前記インナーリード部を有する第３リードと、前記第１タイバーと前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第４リードと、有し、
    平面視において、前記第１チップ搭載部は、前記第１タイバーに沿って延在する第１辺と、前記第１辺の反対側の第２辺と、前記第２方向に沿って延在する第３辺と、前記第３辺の反対側であり、前記第２方向に沿って延在する第４辺と、を有し、
    平面視において、前記第１チップ搭載部の前記第１辺は、前記第１タイバーと前記第１チップ搭載部の前記第２辺の間に位置し、
    前記第２方向において、前記第１タイバーと前記第２タイバーとの中点を通過し、かつ、前記第１方向に延びる第１仮想線から、前記第１チップ搭載部の前記第１辺までの前記第２方向における距離は、前記第３リードの前記インナーリード部の前記第２方向における長さよりも大きく、
    前記第４リードの前記インナーリード部の前記第２方向における長さは、前記第３リードの前記インナーリード部の前記第２方向における長さよりも大きく、
    前記（ｃ）工程では、前記リードフレームを前記第１金型および前記第２金型で挟持した際、前記第１金型の前記ゲート部は、平面視において、前記第２タイバーよりも前記第１タイバーの近くに位置しており、
    前記（ｃ）工程では、前記リードフレームを前記第１金型および前記第２金型で挟持した際、前記第４リードの前記インナーリード部の一部が、平面視において、前記第１チップ搭載部と前記ゲート部の間に位置し、
    前記（ｃ）工程では、前記リードフレームを前記第１金型および前記第２金型で挟持した際、前記第４リードの前記インナーリード部の一部と前記ゲート部との前記第１方向における間隔は、前記第４リードの前記インナーリード部の一部と前記第１チップ搭載部との前記第１方向における間隔よりも小さく、
    前記（ｃ）工程では、平面視において、前記第４リードの前記インナーリード部の前記一部が、前記ゲート部を通過するように前記第１方向に延びる第２仮想線上に位置するように、前記リードフレームを前記第１金型および前記第２金型で挟持した状態で、前記樹脂を前記キャビティ内に供給する。
  2. 請求項１に記載の半導体装置の製造方法において、
    （ｄ）前記（ｃ）工程の後、前記第１金型と前記第２金型との間から前記封止体が形成された前記リードフレームを取り出し、前記封止体に連結され、かつ、前記第１金型の前記ゲート部に位置していたゲート樹脂を前記封止体から分離する工程；
    ここで、前記封止体は、主面と、前記主面の反対側の裏面と、を有し、
    平面視において、前記主面は、前記第１方向に沿って延びる第５辺と、前記第５辺の反対側の第６辺と、前記第２方向に沿って延びる第７辺と、前記第７辺の反対側の第８辺と、を有し、
    前記封止体は、さらに、前記第５辺と前記裏面とを繋ぐ第１側面と、前記第６辺と前記裏面とを繋ぐ第２側面と、前記第７辺と前記裏面とを繋ぐ第３側面と、前記第８辺と前記裏面とを繋ぐ第４側面と、を有し、
    前記第３側面は、前記ゲート部に対応するように位置している樹脂注入部跡を有している。
  3. 請求項２に記載の半導体装置の製造法において、
    前記主面から前記裏面に向かう第３方向における前記樹脂注入部跡の厚さは、前記第１方向における前記第７辺から前記第４リードまでの長さより小さい。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、
    前記第１半導体チップは、複数の第１パッド電極を有し、
    前記第２半導体チップは、複数の第２パッド電極を有し、
    前記複数の第１パッド電極の数は、前記複数の第２パッド電極の数よりも少なく、
    前記第１半導体チップの平面積は、前記第２半導体チップの平面積よりも小さい。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記第４リードの前記インナーリード部の前記第２方向における長さは、前記第２方向において、前記第１仮想線から前記第１チップ搭載部の前記第１辺までの前記第２方向における距離よりも大きい。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記第４リードは、前記第１半導体チップおよび前記第２半導体チップのいずれにも電気的に接続していない。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記複数の第１リードは、前記第１タイバーと前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第５リードを有し、
    平面視において、前記第３リードは、前記第４リードと前記第５リードの間に位置し、
    前記第５リードの前記インナーリード部の前記第２方向における長さは、前記第４リードの前記インナーリード部の前記第２方向における長さよりも小さい。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第２方向において、前記複数の第１リードは、前記第１タイバーと前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第６リードを有し、
    平面視において、前記第６リードは、前記第３リードと前記第４リードとの間に位置し、
    前記第６リードの前記インナーリード部と前記第４リードの前記インナーリード部は、接続している。
  9. 第１半導体チップと、
    第２半導体チップと、
    前記第１半導体チップが搭載された第１チップ搭載部と、
    前記第２半導体チップが搭載された第２チップ搭載部と、
    前記第１チップ搭載部と前記第２チップ搭載部の周囲に配置された複数の第１リードと複数の第２リードと、
    前記第１半導体チップと、前記第２半導体チップと、前記第１チップ搭載部と前記第２チップ搭載部と、前記複数の第１リードのそれぞれの一部と、前記複数の第２リードのそれぞれの一部と、を封止する封止体と、を有し、
    前記封止体は、主面と、前記主面の反対側の裏面と、を有し、
    平面視において、前記主面は、第１方向に沿って延びる第１辺と、前記第１辺の反対側の第２辺と、前記第１方向に直交する第２方向に沿って延びる第３辺と、前記第３辺の反対側の第４辺と、を有し、
    前記封止体は、さらに、前記第１辺と前記裏面とを繋ぐ第１側面と、前記第２辺と前記裏面とを繋ぐ第２側面と、前記第３辺と前記裏面とを繋ぐ第３側面と、前記第４辺と前記裏面とを繋ぐ第４側面と、を有し、
    前記第３側面は、樹脂注入部跡を有し、
    平面視において、前記複数の第１リードは、前記主面の前記第１辺に沿って配置され、
    平面視において、前記複数の第２リードは、前記主面の前記第２辺に沿って配置され、
    前記複数の第１リードのそれぞれは、前記封止体に覆われたインナーリード部と前記封止体から露出したアウターリード部と、を有し、
    前記複数の第１リードは、前記第２方向において、前記第１辺と前記第１チップ搭載部との間に位置する前記インナーリード部を有する第３リードと、前記第１辺と前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第４リードと、有し、
    平面視において、前記第１チップ搭載部は、前記第１辺に沿って延在する第５辺と、前記第５辺の反対側の第６辺と、前記第３辺に沿って延在する第７辺と、前記第７辺の反対側であり、前記第４辺に沿って延在する第８辺と、を有し、
    平面視において、前記第１チップ搭載部の前記第５辺は、前記第１辺と前記第１チップ搭載部の前記第６辺の間に位置し、
    前記第２方向において、前記第１辺と前記第２辺との中点を通過し、かつ、前記第１方向に延びる第１仮想線から、前記第１チップ搭載部の前記第５辺までの前記第２方向における距離は、前記第３リードの前記インナーリード部の前記第２方向における長さよりも大きく、
    前記第４リードの前記インナーリード部の前記第２方向における長さは、前記第３リードの前記インナーリード部の前記第２方向における長さよりも大きく、
    前記樹脂注入部跡は、平面視において、前記第２辺よりも前記第１辺の近くに位置しており、
    前記第４リードの前記インナーリード部の一部が、平面視において、前記第１チップ搭載部と前記樹脂注入部跡の間に位置し、
    平面視において、前記第４リードの前記インナーリード部の一部と前記樹脂注入部跡との前記第１方向における間隔は、前記第４リードの前記インナーリード部の一部と前記第１チップ搭載部との前記第１方向における間隔よりも小さく、
    平面視において、前記第４リードの前記インナーリード部の前記一部が、前記樹脂注入部跡を通過するように前記第１辺に沿って延びる第２仮想線上に位置する半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記主面から前記裏面に向かう第３方向における前記樹脂注入部跡の厚さは、前記第１方向における前記第３辺から前記第４リードまでの長さより小さい。
  11. 請求項９に記載の半導体装置において、
    前記第１半導体チップは、複数の第１パッド電極を有し、
    前記第２半導体チップは、複数の第２パッド電極を有し、
    前記複数の第１パッド電極の数は、前記複数の第２パッド電極の数よりも少なく、
    前記第１半導体チップの平面積は、前記第２半導体チップの平面積よりも小さい。
  12. 請求項９に記載の半導体装置において、
    前記第４リードの前記インナーリード部の前記第２方向における長さは、前記第２方向において、前記第１仮想線から前記第１チップ搭載部の前記第１辺までの前記第２方向における距離よりも大きい。
  13. 請求項９に記載の半導体装置において、
    前記第４リードは、前記第１半導体チップおよび前記第２半導体チップのいずれにも電気的に接続していない。
  14. 請求項９に記載の半導体装置において、
    前記複数の第１リードは、前記第１辺と前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第５リードを有し、
    平面視において、前記第３リードは、前記第４リードと前記第５リードの間に位置し、
    前記第５リードの前記インナーリード部の前記第２方向における長さは、前記第４リードの前記インナーリード部の前記第２方向における長さよりも小さい。
  15. 請求項９に記載の半導体装置において、
    前記第２方向において、前記複数の第１リードは、前記第１辺と前記第１チップ搭載部との間に位置しない前記インナーリード部を有する第６リードを有し、
    平面視において、前記第６リードは、前記第３リードと前記第４リードの間に位置し、
    前記第６リードの前記インナーリード部と前記第４リードの前記インナーリード部は、接続している。
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