CN112133688A - 多基岛引线框架的封装结构 - Google Patents

多基岛引线框架的封装结构 Download PDF

Info

Publication number
CN112133688A
CN112133688A CN202011335721.XA CN202011335721A CN112133688A CN 112133688 A CN112133688 A CN 112133688A CN 202011335721 A CN202011335721 A CN 202011335721A CN 112133688 A CN112133688 A CN 112133688A
Authority
CN
China
Prior art keywords
support rib
base
lead frame
outer frame
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011335721.XA
Other languages
English (en)
Inventor
卢小敏
王立
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Novosense Microelectronics Co ltd
Original Assignee
Suzhou Novosense Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Novosense Microelectronics Co ltd filed Critical Suzhou Novosense Microelectronics Co ltd
Priority to CN202011335721.XA priority Critical patent/CN112133688A/zh
Publication of CN112133688A publication Critical patent/CN112133688A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供一种多基岛引线框架的封装结构，通过在与基岛分离间隔设置的内引脚阵列内设置支撑筋，来将基岛与外框架连接，且支撑筋分别与芯片和内引脚无电性连接，在满足隔离芯片隔离耐压的条件下，第一，增加了引线框架的稳定性，尤其是基岛与外框架的连接强度，提升了隔离芯片封装作业的稳定性；第二，支撑筋与芯片和内引脚无电气连接关系，从而能释放出更多的内引脚用于不同的功能定义，使得芯片的线路设计更加灵活，满足不同产品对引脚进行定义的需求，降低封装成本；第三，支撑筋设在内引脚阵列内部，满足隔离芯片爬电距离的要求设计的同时，对引线框架的尺寸结构设计不会造成不利影响，有利于封装结构小型化设计。

Description

多基岛引线框架的封装结构
技术领域
本发明涉及半导体封装技术领域，具体地涉及一种多基岛引线框架的封装结构。
背景技术
随着电子器件的发展，在一个封装体中封装多颗芯片，成为了技术发展的方向。设置多个芯片时，由于各引脚因为高低电压差异比较大，为满足隔离耐压要求，各基岛需独立设置。
然而现有隔离芯片引线框架中，为满足耐压需求，各基岛一般只能由接地线的内引脚支撑，并且框架对于接地线位置的要求高，需要尽量分布在基岛两侧，框架的整体稳定性很差，封装打线的工艺窗口小，作业风险很高。而且由于只通过单接地线引脚连接，注塑中由于模流的冲击容易导致独立基岛不平整，进而影响产品品质甚至失效，并且在涉及多款产品时，框架的兼容性差，设计开发成本高。
发明内容
本发明的目的在于提供一种多基岛引线框架的封装结构。
本发明提供一种多基岛引线框架的封装结构，其包括一引线框架、设于所述引线框架上的多个芯片和包覆所述芯片的塑封层，所述引线框架包括一外框架以及位于所述外框架内的多个电气隔离的基岛，所述芯片设于所述基岛之上，其特征在于，
每个所述基岛周侧设有包含多个内引脚的内引脚阵列，所述内引脚阵列分别设于所述基岛相互背离的一侧，且所述内引脚阵列与所述基岛分离间隔设置；
所述引线框架还包括多个设于所述内引脚阵列之内的支撑筋，每个所述基岛至少通过两个所述支撑筋与引线框架连接，且相邻两个所述内引脚之间至多设有一个所述支撑筋；
所述芯片通过金属引线与所述内引脚电性连接，所述支撑筋分别与所述芯片及所述内引脚之间无电性连接。
作为本发明的进一步改进，所述基岛平面形状呈矩形或圆角矩形，沿其长边中轴线分为第一半部和第二半部，所述第一半部和所述第二半部分别至少通过一所述支撑筋与所述外框架相连。
作为本发明的进一步改进，所述支撑筋宽度为与其相邻两个所述内引脚之间距离宽度的20%-55%。
作为本发明的进一步改进，所述支撑筋与相邻所述内引脚之间的间隔距离不小于与该所述支撑筋其相邻两个所述内引脚之间距离宽度的20%。
作为本发明的进一步改进，所述支撑筋与所述外框架连接的一端呈叉形结构，所述叉形结构包括两个分别与所述外框架相连的分叉头。
作为本发明的进一步改进，每个所述分叉头的宽度为与其相接的所述支撑筋宽度的40%-50%，两个所述分叉头之间的距离宽度为其相邻两个所述内引脚之间距离宽度的5%-20%。
作为本发明的进一步改进，所述支撑筋与所述外框架连接的一端设有蚀刻区，所述蚀刻区于所述支撑筋表面形成有向内凹陷的蚀刻槽。
作为本发明的进一步改进，所述蚀刻槽呈半球形，所述蚀刻槽的深度为所述支撑筋厚度的30%-50%。
作为本发明的进一步改进，所述支撑筋于所述外框架连接的一端设有冲压区，所述冲压区于所述支撑筋表面形成有向内凹陷的冲压槽。
作为本发明的进一步改进，所述冲压槽呈棱锥形，所述冲压槽的深度为所述支撑筋厚度的5%-15%。
本发明的有益效果是：通过在与基岛分离间隔设置的内引脚阵列内设置支撑筋，来将基岛与外框架连接，且支撑筋分别与芯片和内引脚无电性连接，在满足隔离芯片隔离耐压的条件下，第一，增加了引线框架的稳定性，尤其是基岛与外框架的连接强度，提升了隔离芯片封装作业的稳定性；第二，支撑筋与芯片和内引脚无电气连接关系，从而能释放出更多的内引脚用于不同的功能定义，使得芯片的线路设计更加灵活，满足不同产品对引脚进行定义的需求，降低封装成本；第三，支撑筋设在内引脚阵列内部，满足隔离芯片爬电距离的要求设计的同时，对引线框架的尺寸结构设计不会造成不利影响，有利于封装结构小型化设计。
附图说明
图1是本发明一实施方式中的多基岛引线框架的封装结构示意图。
图2是图1中A处的放大示意图，支撑筋上设有蚀刻区。
图3是图2中B-B处的剖面图。
图4是图1中A处的放大示意图，支撑筋上设有冲压区。
图5是图4中C-C处的剖面图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施方式及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种空间方位。
如图1所示，本发明提供一种多基岛引线框架的封装结构，其包括一引线框架1、设于引线框架1上的多个芯片2和包覆芯片2的塑封层（未示出），引线框架1包括一外框架11（图中未完整示出）以及位于外框架11内的多个电气隔离的基岛12，芯片2设于基岛12之上。
每个基岛12周侧设有包含多个内引脚131的内引脚阵列13，内引脚阵列13与基岛12分离间隔设置，芯片2通过金属引线与内引脚131电性连接。
具体的，在本实施方式中，引线框架1内设有两个基岛12，分别为第一基岛12a和第二基岛12b，第一基岛12a和第二基岛12b相对设置，分别位于引线框架1的左右或上下两部分，相互之间分别电气隔离，分别用于放置高压和低压芯片2。
第一基岛12a周侧设有包含八个内引脚131的第一内引脚阵列13a，分别为第一内引脚13101至第八内引脚13108；第二基岛12b周侧设有包含八个内引脚131的第二内引脚阵列13b，分别为第九内引脚13109至第十六内引脚13116。第一内引脚阵列13a和第二内引脚阵列13b分别设于第一基岛12a和第二基岛12b相互背离的两侧，第一内引脚阵列13a和第二内引脚阵列13b之间的距离满足爬电距离的要求，即第一内引脚13101和第十六内引脚13116之间、第八内引脚13108和第九内引脚13109之间的距离满足最低爬电距离要求。
进一步的，基岛12上还设有通孔123，通过通孔123能够起到锁模的作用，在上下模注塑及树脂填充时固定框架、减少金属面积并降低分层风险。
在本发明的其他实施方式中，基岛12的数量和排布方式，以及内引脚131的数量和排布方式可依据芯片2及线路功能要求而具体调整。
引线框架1还包括多个支撑筋14，每个基岛12至少通过两个支撑筋14与引线框架1连接，且支撑筋14分别与芯片2及内引脚131之间无电性连接。通过不具备电气连接功能的支撑筋14将基岛12与外框架11相连接，可在满足隔离耐压要求的情况下，利用支撑筋14来对基岛12进行固定，从而释放出更多的内引脚131用于不同的功能定义，使得芯片2的线路设计更加灵活，以满足不同产品对引脚进行定义的需求。并且，每个基岛12至少通过两个支撑筋14来与外框架11相连，相比于只通过一个接地内引脚与外框架11相连的结构，支撑筋14对基岛12能够提供更好的支撑，从而提高引线框架1的稳定性，降低在注塑及打线工艺中可能出现的基岛12翘曲等问题。
进一步的，基岛12平面形状呈矩形或圆角矩形，沿其长边中轴线分为第一半部121和第二半部122，第一半部121和第二半部122分别至少通过一支撑筋14与外框架11相连。
优选的，支撑筋14分别设于靠近基岛12的两端的位置，在本实施方式中，与一个基岛12相连的支撑筋14分别包括分设于基岛12两端的第一支撑筋14a和第二支撑筋14b。通过将支撑筋14分设在基岛12两端，使基岛12两端相对支撑筋14的力矩变小，从而进一步增加基岛12的稳定性，提高基岛12对注塑及打线时对其表面冲击的耐受力。
更进一步的，与一基岛12相连的支撑筋14设于该基岛12所对应内引脚阵列13内。
具体的，在本实施方式中，以第一基岛12a为例，第一支撑筋14a设于第三内引脚13103和第四内引脚13104之间，且第一支撑筋14a分别和第三内引脚13103以及第四内引脚13104大体呈平行并列排布；第二支撑筋14b设于第五内引脚13105和第六内引脚13106之间，且第二支撑筋14b分别和第五内引脚13105以及第六内引脚13106大体呈平行并列排布。将支撑筋14设于内引脚131之间，而非内引脚阵列13之外，从而使内引脚131的设置不会对引线框架1的爬电距离要求等尺寸设计产生额外影响，在引入支撑筋14设计的同时保证引线框架1的小型化结构设计。
第二基岛12b处的支撑筋14分布与第一基岛12a类似，在此不再赘述。
当然，在本发明的其他实施方式中，支撑筋14的数量及分布位置并不限于此，也可于所述基岛12的靠近两端的位置及中间位置处设置三个支撑筋14，从而进一步增强引线框架1的结构稳定性，只要使支撑筋14设于内引脚阵列13之内，且至少分别固定基岛12的第一半部121和第二半部122即可。
更进一步的，相邻两个内引脚131之间至多设有一个支撑筋14，且支撑筋14宽度为其相邻两个内引脚131之间距离宽度的20%-55%。并且，支撑筋14与相邻内引脚131之间的间隔距离不小于与该支撑筋14其相邻两个内引脚131之间距离宽度的20%。
这里，基于不同引线框架1的尺寸特征对支撑筋14宽度的上下限及分布位置距离要求进行限制，能够满足不同类型引线框架1的设计要求。通过设置支撑筋14宽度下限，可以确保支撑筋14相对于内引脚131具有一定的结构强度；通过设置支撑筋14宽度上限及与相邻内引脚131距离上限，可以保证支撑筋14与内引脚131之间的间隔距离，避免出现短路等问题。
如图2所示，在本发明的一些实施方式中，支撑筋14与外框架11连接的一端呈叉形结构141，叉形结构141包括两个分别与外框架11相连的分叉头1411，一方面，叉形结构141能够起到提高支撑强度的作用；另一方面，叉形结构141中形成的半圆形通孔1412具有一定的锁模作用。
进一步的，每个分叉头1411的宽度为与其相接的支撑筋14的宽度的40%-50%，两个分叉头1411之间的距离宽度为其相邻两个内引脚131之间距离宽度的5%-20%，从而在保证了叉形结构141强度的同时，避免分叉头1411与内引脚131间隔距离过小，从而产生短路风问题。
进一步的，在本发明的一些其他实施方式中，当相邻两个内引脚131之间距离过小，致使分叉头1411的宽度小于0.1mm时，为保证支撑筋14的结构强度，支撑筋14直接与外框架11相连。
如图2和图3所示，在本发明另一些实施方式中，支撑筋14与外框架11连接的一端设有蚀刻区142，蚀刻区142于支撑筋14表面形成有向内凹陷的蚀刻槽1421。
进一步的，蚀刻槽1421呈半球形，蚀刻槽1421的深度为支撑筋14厚度的30%-50%。
如图4和图5所示，在本发明另一些实施方式中，支撑筋14于外框架11连接的一端设有冲压区143，冲压区143于支撑筋14表面形成有向内凹陷的冲压槽1431。
进一步的，冲压槽1431呈棱锥形，冲压槽1431的深度为支撑筋14厚度的5%-15%。
在支撑筋14与外框架11的连接部位通过蚀刻和冲压对支撑筋14进行减薄，在切割时，由于厚度变薄，不易出现毛刺，降低了支撑筋14与两侧内引脚131短接的风险。
综上所述，本发明通过在与基岛分离间隔设置的内引脚阵列内设置支撑筋，来将基岛与外框架连接，且支撑筋分别与芯片和内引脚无电性连接，在满足隔离芯片隔离耐压的条件下，第一，增加了引线框架的稳定性，尤其是基岛与外框架的连接强度，提升了隔离芯片封装作业的稳定性；第二，支撑筋与芯片和内引脚无电气连接关系，从而能释放出更多的内引脚用于不同的功能定义，使得芯片的线路设计更加灵活，满足不同产品对引脚进行定义的需求，降低封装成本；第三，支撑筋设在内引脚阵列内部，满足隔离芯片爬电距离的要求设计的同时，对引线框架的尺寸结构设计不会造成不利影响，有利于封装结构小型化设计。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (9)

1.一种多基岛引线框架的封装结构，其包括一引线框架、设于所述引线框架上的多个芯片和包覆所述芯片的塑封层，所述引线框架包括一外框架以及位于所述外框架内的多个电气隔离的基岛，所述芯片设于所述基岛之上，其特征在于，
每个所述基岛周侧设有包含多个内引脚的内引脚阵列，所述内引脚阵列分别设于所述基岛相互背离的一侧，且所述内引脚阵列与所述基岛分离间隔设置；
所述引线框架还包括多个设于所述内引脚阵列之内的支撑筋，每个所述基岛至少通过两个所述支撑筋与引线框架连接，且相邻两个所述内引脚之间至多设有一个所述支撑筋；
所述支撑筋与所述外框架连接的一端呈叉形结构，所述叉形结构包括两个分别与所述外框架相连的分叉头；
所述芯片通过金属引线与所述内引脚电性连接，所述支撑筋分别与所述芯片及所述内引脚之间无电性连接。
2.根据权利要求1所述的封装结构，其特征在于，所述基岛平面形状呈矩形或圆角矩形，沿其长边中轴线分为第一半部和第二半部，所述第一半部和所述第二半部分别至少通过一所述支撑筋与所述外框架相连。
3.根据权利要求2所述的封装结构，其特征在于，所述支撑筋宽度为与其相邻两个所述内引脚之间距离宽度的20%-55%。
4.根据权利要求3所述的封装结构，其特征在于，所述支撑筋与相邻所述内引脚之间的间隔距离不小于与该所述支撑筋其相邻两个所述内引脚之间距离宽度的20%。
5.根据权利要求4所述的封装结构，其特征在于，每个所述分叉头的宽度为与其相接的所述支撑筋宽度的40%-50%，两个所述分叉头之间的距离宽度为其相邻两个所述内引脚之间距离宽度的5%-20%。
6.根据权利要求1至5中任一项所述的封装结构，其特征在于，所述支撑筋与所述外框架连接的一端设有蚀刻区，所述蚀刻区于所述支撑筋表面形成有向内凹陷的蚀刻槽。
7.根据权利要求6所述的封装结构，其特征在于，所述蚀刻槽呈半球形，所述蚀刻槽的深度为所述支撑筋厚度的30%-50%。
8.根据权利要求1至5中任一项所述的封装结构，其特征在于，所述支撑筋于所述外框架连接的一端设有冲压区，所述冲压区于所述支撑筋表面形成有向内凹陷的冲压槽。
9.根据权利要求8所述的封装结构，其特征在于，所述冲压槽呈棱锥形，所述冲压槽的深度为所述支撑筋厚度的5%-15%。
CN202011335721.XA 2020-11-25 2020-11-25 多基岛引线框架的封装结构 Pending CN112133688A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011335721.XA CN112133688A (zh) 2020-11-25 2020-11-25 多基岛引线框架的封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011335721.XA CN112133688A (zh) 2020-11-25 2020-11-25 多基岛引线框架的封装结构

Publications (1)

Publication Number Publication Date
CN112133688A true CN112133688A (zh) 2020-12-25

Family

ID=73852461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011335721.XA Pending CN112133688A (zh) 2020-11-25 2020-11-25 多基岛引线框架的封装结构

Country Status (1)

Country Link
CN (1) CN112133688A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031199A (ko) * 1998-11-04 2000-06-05 윤종용 리드 프레임과 이를 이용한 적층 칩 패키지
CN103137593A (zh) * 2011-12-02 2013-06-05 无锡华润安盛科技有限公司 用于集成电路封装的引线框及相应的封装器件
CN105023905A (zh) * 2015-07-31 2015-11-04 日月光封装测试(上海)有限公司 导线框架和使用该导线框架的功率集成电路封装件
CN108630630A (zh) * 2017-03-21 2018-10-09 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN109524390A (zh) * 2017-09-20 2019-03-26 瑞萨电子株式会社 半导体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000031199A (ko) * 1998-11-04 2000-06-05 윤종용 리드 프레임과 이를 이용한 적층 칩 패키지
CN103137593A (zh) * 2011-12-02 2013-06-05 无锡华润安盛科技有限公司 用于集成电路封装的引线框及相应的封装器件
CN105023905A (zh) * 2015-07-31 2015-11-04 日月光封装测试(上海)有限公司 导线框架和使用该导线框架的功率集成电路封装件
CN108630630A (zh) * 2017-03-21 2018-10-09 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN109524390A (zh) * 2017-09-20 2019-03-26 瑞萨电子株式会社 半导体装置

Similar Documents

Publication Publication Date Title
CN101859740B (zh) 先进四方扁平无引脚封装结构及其制造方法
US7148087B2 (en) Electronic package having a folded flexible substrate and method of manufacturing the same
US6448107B1 (en) Pin indicator for leadless leadframe packages
CN103378019A (zh) 具有散热结构的半导体封装结构及其制造方法
CN107808868A (zh) 芯片封装结构及其制造方法
US20140248724A1 (en) Method for manufacturing light emitting diode packages
US20020094608A1 (en) Semiconductor assembly without adhesive fillets
US20060049492A1 (en) Reduced foot print lead-less package with tolerance for thermal and mechanical stresses and method thereof
US10707153B2 (en) Semiconductor device having die pad
US7132314B2 (en) System and method for forming one or more integrated circuit packages using a flexible leadframe structure
CN112133688A (zh) 多基岛引线框架的封装结构
KR20040108582A (ko) 반도체 장치 및 그 제조 방법
KR100257912B1 (ko) 수지 밀봉형 반도체 장치
US5886396A (en) Leadframe assembly for conducting thermal energy from a semiconductor die disposed in a package
CN205789946U (zh) 导线架预成形体及导线架封装结构
JP3185996U (ja) リードフレームアセンブリ
CN220439612U (zh) 一种抗分层引线框架结构
US12113001B2 (en) Lead frame assembly having a plurality of dicing holes
JP2990645B2 (ja) 半導体集積回路用リードフレームおよび半導体集積回路
CN216563115U (zh) 具有切割对位记号的导线架组件
US7943433B2 (en) Method of manufacturing semiconductor device
EP4365943A1 (en) Method of manufacturing semiconductor devices, corresponding component, semiconductor device and method
JP2000012752A (ja) リードフレームおよびそれを用いた半導体装置ならびに半導体装置の製造方法
CN221447162U (zh) 一种dfn2.5x4.0-8l芯片框架结构
CN221632562U (zh) 一种tdfn2510-10l芯片框架结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20201225