JP2018110149A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2018110149A5 JP2018110149A5 JP2016256337A JP2016256337A JP2018110149A5 JP 2018110149 A5 JP2018110149 A5 JP 2018110149A5 JP 2016256337 A JP2016256337 A JP 2016256337A JP 2016256337 A JP2016256337 A JP 2016256337A JP 2018110149 A5 JP2018110149 A5 JP 2018110149A5
- Authority
- JP
- Japan
- Prior art keywords
- joining member
- pressure
- semiconductor device
- joining
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000002923 metal particle Substances 0.000 claims description 7
- 238000005245 sintering Methods 0.000 claims description 5
- 239000002245 particle Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims 5
- 229920000620 organic polymer Polymers 0.000 claims 5
- 238000000034 method Methods 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
Description
本発明に係る半導体装置の製造方法は、半導体素子、緩衝部材、および回路基板を準備する工程を備える。半導体素子は、第1面および第1面の反対側に位置する第2面を有し、第1面上に形成されている少なくとも1つの第1電極および第2面上に形成されている第2電極とを含む。本発明に係る半導体装置の製造方法は、粒径が100nm以下である焼結性金属粒子を含む第1接合部材および第2接合部材を準備する工程と、半導体素子の第1電極と緩衝部材との間に第1接合部材を配置し、半導体素子の第2電極と回路基板との間に第2接合部材とを配置して、緩衝部材、第1接合部材、半導体素子、第2接合部材および回路基板が順に積層された積層体を準備する工程と、第1接合部材および第2接合部材が焼結性金属粒子の焼結温度未満の第1温度にある積層体の緩衝部材と回路基板との間に第1圧力を印加する工程と、第1圧力を印加する工程の後に、第1接合部材および第2接合部材が焼結性金属粒子の焼結温度以上の第2温度にある積層体の緩衝部材と回路基板との間に第1圧力越えの第2圧力を印加して、第1接合部材から第1焼結金属層を形成し、かつ第2接合部材から第2焼結金属層を形成する工程とをさらに備える。
Claims (6)
- 半導体素子、緩衝部材、および回路基板を準備する工程を備え、
前記半導体素子は、第1面および前記第1面の反対側に位置する第2面を有し、前記第1面上に形成されている少なくとも1つの第1電極および前記第2面上に形成されている第2電極とを含み、
粒径が100nm以下である焼結性金属粒子を含む第1接合部材および第2接合部材を準備する工程と、
前記半導体素子の前記第1電極と前記緩衝部材との間に前記第1接合部材を配置し、前記半導体素子の前記第2電極と前記回路基板との間に前記第2接合部材とを配置して、前記緩衝部材、前記第1接合部材、前記半導体素子、前記第2接合部材および前記回路基板が順に積層された積層体を準備する工程と、
前記第1接合部材および前記第2接合部材が前記焼結性金属粒子の焼結温度未満の第1温度にある前記積層体の前記緩衝部材と前記回路基板との間に第1圧力を印加する工程と、
前記第1圧力を印加する工程の後に、前記第1接合部材および前記第2接合部材が前記焼結性金属粒子の焼結温度以上の第2温度にある前記積層体の前記緩衝部材と前記回路基板との間に前記第1圧力越えの第2圧力を印加して、前記第1接合部材から第1焼結金属層を形成し、かつ前記第2接合部材から第2焼結金属層を形成する工程とをさらに備える、半導体装置の製造方法。 - 前記第1接合部材および前記第2接合部材は第1有機高分子を含み、
前記第1接合部材および前記第2接合部材を準備する工程では、
前記第1有機高分子よりも分子量の小さい第2有機高分子により被覆された前記焼結性金属粒子を含む第3接合部材および第4接合部材を準備する工程と、
前記第3接合部材および前記第4接合部材を前記焼結温度未満の第3温度に加熱して前記第2有機高分子の少なくとも一部を前記第1有機高分子に変換する工程とを含む、請求項1に記載の半導体装置の製造方法。 - 前記第1温度は135℃以上155℃以下であり、前記第1圧力は4MPa以上5MPa以下であり、
前記第2温度は245℃以上275℃以下であり、前記第2圧力は20MPa以上30MPa以下の圧力である、請求項1または2に記載の半導体装置の製造方法。 - 前記第1焼結金属層および前記第2焼結金属層を形成する工程では、前記第1焼結金属層および前記第2焼結金属層の各厚みが30μm以上50μm以下とされる、請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記緩衝部材はリードフレームを有する、請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記緩衝部材は板状部材を有し、
前記焼結金属層を形成する工程の後に、前記板状部材に配線部材をボンディングする工程をさらに備える、請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016256337A JP6643975B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016256337A JP6643975B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018110149A JP2018110149A (ja) | 2018-07-12 |
JP2018110149A5 true JP2018110149A5 (ja) | 2018-12-27 |
JP6643975B2 JP6643975B2 (ja) | 2020-02-12 |
Family
ID=62844633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016256337A Active JP6643975B2 (ja) | 2016-12-28 | 2016-12-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6643975B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020255773A1 (ja) * | 2019-06-20 | 2020-12-24 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP7484097B2 (ja) * | 2019-07-18 | 2024-05-16 | 株式会社レゾナック | 半導体装置 |
JP7247053B2 (ja) * | 2019-08-02 | 2023-03-28 | 株式会社東芝 | 半導体装置 |
JP7404208B2 (ja) * | 2020-09-24 | 2023-12-25 | 株式会社東芝 | 半導体装置 |
WO2022113617A1 (ja) * | 2020-11-27 | 2022-06-02 | ローム株式会社 | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5542567B2 (ja) * | 2010-07-27 | 2014-07-09 | 三菱電機株式会社 | 半導体装置 |
JP2014029897A (ja) * | 2012-07-31 | 2014-02-13 | Hitachi Ltd | 導電性接合体およびそれを用いた半導体装置 |
JP6147176B2 (ja) * | 2013-12-02 | 2017-06-14 | 三菱電機株式会社 | 半導体素子の基板への接合方法 |
-
2016
- 2016-12-28 JP JP2016256337A patent/JP6643975B2/ja active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2018110149A5 (ja) | ||
JP2014078558A5 (ja) | ||
JP2012099794A5 (ja) | パワー半導体モジュールおよびその製造方法 | |
US10940671B2 (en) | Substrate for electrical circuits and method for producing a substrate of this type | |
EP2854168A3 (en) | Embedded semiconductor device package and method of manufacturing thereof | |
JP2011210773A5 (ja) | ||
JP2015508244A5 (ja) | ||
JP2011524647A5 (ja) | ||
JP2011091297A5 (ja) | ||
JP2011014556A5 (ja) | ||
EP2267796A3 (en) | Separation method of nitride semiconductor layer, semiconductor device, manufacturing method thereof, semiconductor wafer, and manufacturing method thereof | |
EP2957376A3 (en) | Method of forming a bonded article with provision of a porous interlayer region | |
JP2015029079A5 (ja) | ||
PH12019500688A1 (en) | Bonding material and bonding method using same | |
JP2014192386A5 (ja) | ||
JP6407305B2 (ja) | 転写基板を用いて乾燥金属焼結化合物を電子部品用キャリア上へ適用する方法および対応するキャリアおよび電子部品との焼結結合のためのその使用 | |
JP2016127011A5 (ja) | ||
JP2016529085A5 (ja) | ||
JP2019509237A5 (ja) | ||
JP2017175092A5 (ja) | ||
JP2011138913A5 (ja) | ||
WO2016161264A3 (en) | Multilayer articles comprising a release surface and methods thereof | |
WO2009034834A1 (ja) | セラミック多層基板及びその製造方法 | |
WO2016071233A3 (en) | Electronic sandwich structure with two parts joined together by means of a sintering layer with alternating regions of higher and lower density and corresponding manufacturing method | |
CN105268490B (zh) | 一种微流控芯片的封装方法 |