JP6147176B2 - 半導体素子の基板への接合方法 - Google Patents
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Description
また、本発明に係る半導体素子の基板への接合方法は、金属粒子と、金属粒子の各々の表面全体を被覆する有機保護膜と、金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、(a)銅を含む回路パターンが表面に形成された基板を準備する工程と、(b)回路パターン表面に防錆材を塗布する工程と、(c)工程(b)の後に、防錆材が塗布された回路パターン表面に焼結性接合材を配置する工程と、(d)工程(c)の後に、焼結性接合材を乾燥させることにより、有機溶剤を気化させるとともに焼結性接合材に含まれる有機保護膜と防錆材とを分子間力およびアンカー効果により接合する工程と、(e)工程(d)の後に、半導体素子の接合に供される面である接合面を、焼結性接合材に加圧接触させながら焼結性接合材の焼結を行い、半導体素子を基板に接合する工程と、を備え、工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、仮接合工程の後に、第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、第1の温度は、焼結性接合材と半導体素子の接合面との界面で拡散接合が生じる温度であり、第2の温度は、焼結性接合材と回路パターンとの界面で拡散接合が生じる温度であり、仮接合工程において、加圧接触を行う際の加圧力は0.5MPa以上3.0MPa以下であり、かつ第1の温度は70℃以上130℃以下であることを特徴とする。
また、本発明に係る半導体素子の基板への接合方法は、金属粒子と、金属粒子の各々の表面全体を被覆する有機保護膜と、金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、(a)銅を含む回路パターンが表面に形成された基板を準備する工程と、(b)回路パターン表面に防錆材を塗布する工程と、(c)工程(b)の後に、防錆材が塗布された回路パターン表面に焼結性接合材を配置する工程と、(d)工程(c)の後に、焼結性接合材を乾燥させることにより、有機溶剤を気化させるとともに焼結性接合材に含まれる有機保護膜と防錆材とを分子間力およびアンカー効果により接合する工程と、(e)工程(d)の後に、半導体素子の接合に供される面である接合面を、焼結性接合材に加圧接触させながら焼結性接合材の焼結を行い、半導体素子を基板に接合する工程と、を備え、工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、仮接合工程の後に、第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、第1の温度は、焼結性接合材と半導体素子の接合面との界面で拡散接合が生じる温度であり、第2の温度は、焼結性接合材と回路パターンとの界面で拡散接合が生じる温度であり、工程(d)は大気中で行われることを特徴とする。
また、本発明に係る半導体素子の基板への接合方法は、金属粒子と、金属粒子の各々の表面全体を被覆する有機保護膜と、金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、(a)銅を含む回路パターンが表面に形成された基板を準備する工程と、(b)回路パターン表面に防錆材を塗布する工程と、(c)工程(b)の後に、防錆材が塗布された回路パターン表面に焼結性接合材を配置する工程と、(d)工程(c)の後に、焼結性接合材を乾燥させることにより、有機溶剤を気化させるとともに焼結性接合材に含まれる有機保護膜と防錆材とを分子間力およびアンカー効果により接合する工程と、(e)工程(d)の後に、半導体素子の接合に供される面である接合面を、焼結性接合材に加圧接触させながら焼結性接合材の焼結を行い、半導体素子を基板に接合する工程と、を備え、工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、仮接合工程の後に、第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、第1の温度は、焼結性接合材と半導体素子の接合面との界面で拡散接合が生じる温度であり、第2の温度は、焼結性接合材と回路パターンとの界面で拡散接合が生じる温度であり、仮接合工程において、半導体素子の接合に供される面である接合面を、焼結性接合材に加圧接触させる際に、接合面と焼結性接合材とが平面視で重なる領域において、接合面と焼結性接合材とが接触しない領域が生じることを特徴とする。
<構成>
図1は、本実施の形態における半導体素子30と基板10の接合構造の平面図である。また、図2は、図1の線分ABにおける断面図である。本実施の形態における基板10は、絶縁性のセラミック基板11、セラミック基板11表面に形成された回路パターン12およびセラミック基板11裏面に形成された裏面パターン13からなる。回路パターン12は銅または銅を含む合金からなる。裏面パターン13も同様に、例えば銅からなる。回路パターン12および裏面パターン13は、銅の酸化を抑制するために、防錆材(図示せず)により被覆されている。防錆材とは、例えば、ベンゾトリアゾール(BTA)などである。
図3は、本実施の形態における半導体素子30の基板10への接合方法のフローチャートである。まず、基板10を準備する(ステップS01)。前述したように、基板10の表面には回路パターン12が形成されている。そして、回路パターン表面に防錆材(図示せず)を塗布することにより、防錆材により回路パターンを被覆する(ステップS02)。
本実施の形態における半導体素子30の基板10への接合方法は、金属粒子と、金属粒子の各々の表面全体を被覆する有機保護膜と、金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材20を用いて半導体素子30を基板10に接合する、半導体素子の基板への接合方法であって、(a)銅を含む回路パターン12が表面に形成された基板10を準備する工程と、(b)回路パターン12表面に防錆材を塗布する工程と、(c)工程(b)の後に、防錆材が塗布された回路パターン12表面に焼結性接合材20を配置する工程と、(d)工程(c)の後に、焼結性接合材20を乾燥させることにより、有機溶剤を気化させるとともに焼結性接合材20に含まれる有機保護膜と防錆材とが分子間力およびアンカー効果により接合する工程と、(e)工程(d)の後に、半導体素子30の接合に供される面である接合面を、焼結性接合材20に加圧接触させながら焼結性接合材20の焼結を行い、半導体素子30を基板10に接合する工程と、を備え、工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、仮接合工程の後に、第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、第1の温度は、焼結性接合材20と半導体素子30の前記接合面との界面で拡散接合が生じる温度であり、第2の温度は、焼結性接合材20と回路パターン12との界面で拡散接合が生じる温度であることを特徴とする。
<構成>
図4は、本実施の形態における半導体素子30と基板10の接合構造の断面図である。本実施の形態においては、回路パターン12の表面の形状が実施の形態1(図2)と異なる。その他の構成は実施の形態1と同じため、説明を省略する。
実施の形態1で用いたフローチャート(図3)を用いて、本実施の形態における半導体素子の接合方法を説明する。なお、実施の形態1と同じ工程については説明を省略する。
本実施の形態における半導体素子30の基板10への接合方法において、回路パターン12表面は粗面化されていることを特徴とする。
本実施の形態における半導体素子30と基板10の接合構造は、実施の形態1(図2)と同じであるが、半導体素子30を基板10に仮接合する際の接合方法が実施の形態1と異なる。
本実施の形態における半導体素子30の基板10への接合方法における仮接合工程において、半導体素子30の接合に供される面である接合面を、焼結性接合材20に加圧接触させる際に、接合面と焼結性接合材20とが平面視で重なる領域において、接合面と前記焼結性接合材とが接触しない領域が生じることを特徴とする。
<構成>
本実施の形態における半導体素子30と基板10の接合構造において、半導体素子30の上面に塗布されたポリイミドの形状が実施の形態1(図2)と異なる。その他の構成は実施の形態1と同じため、説明を省略する。本実施の形態においては、半導体素子30上面の対向する2辺に沿って塗布するポリイミドについて、一辺のポリイミドの厚みよりも他辺のポリイミドの厚みを大きくする。
実施の形態1で用いたフローチャート(図3)を用いて、本実施の形態における半導体素子の接合方法を説明する。なお、実施の形態1と同じ工程については説明を省略する。
本実施の形態における半導体素子30の基板10への接合方法において、半導体素子30の上面にポリイミド50a,50bを塗布することにより、半導体素子30の上面の高さに高低差を設けることを特徴とする。
本実施の形態における半導体素子30と基板10の接合構造は、基板10表面に形成された回路パターン12表面には溝12aが形成されている点が、実施の形態1(図2)と異なる。その他の構成は実施の形態1と同じため、説明を省略する。
実施の形態1で用いたフローチャート(図3)を用いて、本実施の形態における半導体素子の接合方法を説明する。なお、実施の形態1と同じ工程については説明を省略する。
本実施の形態における半導体素子30の基板10への接合方法において、回路パターン12表面には溝12aが形成されており、工程(c)において、焼結性接合材20はスクリーン印刷により配置され、印刷された焼結性接合材20が溝12aに落ちることにより焼結性接合材20の表面の溝12aに対応する位置に溝20dが形成され、仮接合工程において、接合面と焼結性接合材20の表面の20d溝部分とが接触しないことにより、接合面と焼結性接合材20とが平面視で重なる領域において、接合面と焼結性接合材20とが接触しない領域が生じることを特徴とする。
Claims (8)
- 金属粒子と、前記金属粒子の各々の表面全体を被覆する有機保護膜と、前記金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、
(a)銅を含む回路パターンが表面に形成された前記基板を準備する工程と、
(b)前記回路パターン表面に防錆材を塗布する工程と、
(c)前記工程(b)の後に、前記防錆材が塗布された前記回路パターン表面に前記焼結性接合材を配置する工程と、
(d)前記工程(c)の後に、前記焼結性接合材上に前記半導体素子を配置しない状態で、前記焼結性接合材を乾燥させることにより、前記有機溶剤を気化させるとともに前記焼結性接合材に含まれる前記有機保護膜と前記防錆材とを分子間力およびアンカー効果により接合する工程と、
(e)前記工程(d)の後に、前記半導体素子の接合に供される面である接合面を、前記焼結性接合材に加圧接触させながら前記焼結性接合材の焼結を行い、前記半導体素子を前記基板に接合する工程と、
を備え、
前記工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、前記仮接合工程の後に、前記第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、
前記第1の温度は、前記焼結性接合材と前記半導体素子の前記接合面との界面で拡散接合が生じる温度であり、
前記第2の温度は、前記焼結性接合材と前記回路パターンとの界面で拡散接合が生じる温度であることを特徴とする、
半導体素子の基板への接合方法。 - 金属粒子と、前記金属粒子の各々の表面全体を被覆する有機保護膜と、前記金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、
(a)銅を含む回路パターンが表面に形成された前記基板を準備する工程と、
(b)前記回路パターン表面に防錆材を塗布する工程と、
(c)前記工程(b)の後に、前記防錆材が塗布された前記回路パターン表面に前記焼結性接合材を配置する工程と、
(d)前記工程(c)の後に、前記焼結性接合材を乾燥させることにより、前記有機溶剤を気化させるとともに前記焼結性接合材に含まれる前記有機保護膜と前記防錆材とを分子間力およびアンカー効果により接合する工程と、
(e)前記工程(d)の後に、前記半導体素子の接合に供される面である接合面を、前記焼結性接合材に加圧接触させながら前記焼結性接合材の焼結を行い、前記半導体素子を前記基板に接合する工程と、
を備え、
前記工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、前記仮接合工程の後に、前記第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、
前記第1の温度は、前記焼結性接合材と前記半導体素子の前記接合面との界面で拡散接合が生じる温度であり、
前記第2の温度は、前記焼結性接合材と前記回路パターンとの界面で拡散接合が生じる温度であり、
前記仮接合工程において、加圧接触を行う際の加圧力は0.5MPa以上3.0MPa以下であり、かつ前記第1の温度は70℃以上130℃以下であることを特徴とする、
半導体素子の基板への接合方法。 - 前記回路パターン表面は粗面化されていることを特徴とする、
請求項1または請求項2に記載の半導体素子の基板への接合方法。 - 金属粒子と、前記金属粒子の各々の表面全体を被覆する有機保護膜と、前記金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、
(a)銅を含む回路パターンが表面に形成された前記基板を準備する工程と、
(b)前記回路パターン表面に防錆材を塗布する工程と、
(c)前記工程(b)の後に、前記防錆材が塗布された前記回路パターン表面に前記焼結性接合材を配置する工程と、
(d)前記工程(c)の後に、前記焼結性接合材を乾燥させることにより、前記有機溶剤を気化させるとともに前記焼結性接合材に含まれる前記有機保護膜と前記防錆材とを分子間力およびアンカー効果により接合する工程と、
(e)前記工程(d)の後に、前記半導体素子の接合に供される面である接合面を、前記焼結性接合材に加圧接触させながら前記焼結性接合材の焼結を行い、前記半導体素子を前記基板に接合する工程と、
を備え、
前記工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、前記仮接合工程の後に、前記第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、
前記第1の温度は、前記焼結性接合材と前記半導体素子の前記接合面との界面で拡散接合が生じる温度であり、
前記第2の温度は、前記焼結性接合材と前記回路パターンとの界面で拡散接合が生じる温度であり、
前記工程(d)は大気中で行われることを特徴とする、
半導体素子の基板への接合方法。 - 金属粒子と、前記金属粒子の各々の表面全体を被覆する有機保護膜と、前記金属粒子を分散させてペースト状にする有機溶剤とを含む焼結性接合材を用いて半導体素子を基板に接合する、半導体素子の基板への接合方法であって、
(a)銅を含む回路パターンが表面に形成された前記基板を準備する工程と、
(b)前記回路パターン表面に防錆材を塗布する工程と、
(c)前記工程(b)の後に、前記防錆材が塗布された前記回路パターン表面に前記焼結性接合材を配置する工程と、
(d)前記工程(c)の後に、前記焼結性接合材を乾燥させることにより、前記有機溶剤を気化させるとともに前記焼結性接合材に含まれる前記有機保護膜と前記防錆材とを分子間力およびアンカー効果により接合する工程と、
(e)前記工程(d)の後に、前記半導体素子の接合に供される面である接合面を、前記焼結性接合材に加圧接触させながら前記焼結性接合材の焼結を行い、前記半導体素子を前記基板に接合する工程と、
を備え、
前記工程(e)は、第1の温度で加熱を行いながら加圧接触を行う仮接合工程と、前記仮接合工程の後に、前記第1の温度よりも高い第2の温度で加熱を行いながら加圧接触を行う本接合工程とを含み、
前記第1の温度は、前記焼結性接合材と前記半導体素子の前記接合面との界面で拡散接合が生じる温度であり、
前記第2の温度は、前記焼結性接合材と前記回路パターンとの界面で拡散接合が生じる温度であり、
前記仮接合工程において、前記半導体素子の接合に供される面である前記接合面を、前記焼結性接合材に加圧接触させる際に、前記接合面と前記焼結性接合材とが平面視で重なる領域において、前記接合面と前記焼結性接合材とが接触しない領域が生じることを特徴とする、
半導体素子の基板への接合方法。 - 前記仮接合工程において、前記半導体素子の前記接合面が前記絶縁基板表面に対して傾いた状態で加圧接触が行われることにより、前記接合面と前記焼結性接合材とが平面視で重なる領域において、前記接合面と前記焼結性接合材とが接触しない領域が生じることを特徴とする、
請求項1〜5のいずれかに記載の半導体素子の基板への接合方法。 - 前記半導体素子の上面にポリイミドを塗布することにより、前記半導体素子の上面の高さに高低差を設けることを特徴とする、
請求項6に記載の半導体素子の基板への接合方法。 - 前記回路パターン表面には溝が形成されており、
前記工程(c)において、前記焼結性接合材はスクリーン印刷により配置され、印刷された前記焼結性接合材が前記溝に落ちることにより当該焼結性接合材の表面の前記溝に対応する位置に溝が形成され、
前記仮接合工程において、前記接合面と前記焼結性接合材の表面の前記溝部分とが接触しないことにより、前記接合面と前記焼結性接合材とが平面視で重なる領域において、前記接合面と前記焼結性接合材とが接触しない領域が生じることを特徴とする、
請求項6に記載の半導体素子の基板への接合方法。
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Cited By (2)
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