JP2018037576A - プリント配線板及びプリント回路板 - Google Patents

プリント配線板及びプリント回路板 Download PDF

Info

Publication number
JP2018037576A
JP2018037576A JP2016170958A JP2016170958A JP2018037576A JP 2018037576 A JP2018037576 A JP 2018037576A JP 2016170958 A JP2016170958 A JP 2016170958A JP 2016170958 A JP2016170958 A JP 2016170958A JP 2018037576 A JP2018037576 A JP 2018037576A
Authority
JP
Japan
Prior art keywords
land
wiring board
printed wiring
wiring
printed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016170958A
Other languages
English (en)
Other versions
JP6750872B2 (ja
JP2018037576A5 (ja
Inventor
幸嗣 野口
Yukitsugu Noguchi
幸嗣 野口
裕輔 橋本
Hirosuke Hashimoto
裕輔 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2016170958A priority Critical patent/JP6750872B2/ja
Priority to US15/672,065 priority patent/US10582615B2/en
Publication of JP2018037576A publication Critical patent/JP2018037576A/ja
Priority to US16/749,179 priority patent/US10897820B2/en
Publication of JP2018037576A5 publication Critical patent/JP2018037576A5/ja
Application granted granted Critical
Publication of JP6750872B2 publication Critical patent/JP6750872B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16104Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1511Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09136Means for correcting warpage
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09227Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09409Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989Coating free areas, e.g. areas other than pads or lands free of solder resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10719Land grid array [LGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】応力に対する配線の強度を向上させることにより、信頼性が向上されたプリント配線板及びプリント回路板を提供する。
【解決手段】基板と、ランドと、前記ランドよりも細い幅を有し、前記ランドから引き出された配線と、を含む、前記基板の表面に形成された導電層と、前記導電層の上に形成された絶縁層とを有し、前記ランドは、前記基板の前記表面に対して垂直な方向からの上面視において、前記絶縁層により覆われている被覆領域と、前記絶縁層により覆われていない開口領域とを有し、前記配線は、前記上面視において、前記被覆領域と前記開口領域の境界である開口端を含む位置から引き出されていることを特徴とする。
【選択図】図1

Description

本発明は、プリント配線板及びプリント回路板に関する。
電子機器の小型化及び高機能化に伴って、電子機器に内蔵されるプリント回路板の小型化が進んでいる。プリント回路板の小型化を実現するため、プリント回路板を構成するプリント配線板の配線は細線化されており、それに搭載される半導体装置等の電子部品は小型化されている。また、電子部品の実装密度も高密度化してきている。
そのため、近年、高機能半導体装置のパッケージとして、ボールグリッドアレイ(以下、BGAと呼ぶ)パッケージやランドグリッドアレイ(以下、LGAと呼ぶ)パッケージ等が用いられている。
BGAパッケージ及びLGAパッケージは、プリント配線板に設けられたランドと、パッケージ下面に設けられたランドとの間がはんだで接合される構造を有している。半導体装置が動作する際、パッケージが発熱により熱変形するため、パッケージとプリント配線板との接合部には応力が発生する。また、接合部だけでなく、パッケージ下面に設けられたランド、はんだ、プリント配線板のランド、及びランドに接続された配線等の周辺の部材も変形して応力が発生する。このようにして生じた熱変形等により生じる応力に起因する接合部周辺の部材の破断を抑制するため、種々の技術が提案されている。
特許文献1は、プリント配線板のランドの端部とソルダーレジスト膜の開口部の端部との間に隙間を設けることにより、はんだでの接合時にランドの側面にはんだが回りこむ構造を開示している。本構造によれば、反り及び曲げに対する接合強度を向上させることができる。
特許文献2は、ランドの長軸方向の両端部を絶縁膜で覆うことにより、ランドのピール強度を向上させる構造を開示している。
特開2001−230513号公報 特開平10−214911号公報
近年、更なる電子機器の小型化及び高機能化の要望に伴い、プリント配線板のランドから引き出される配線をより細くした構造が採用されることがある。
そのため、ランドから引き出される配線に対しても熱変形により生じる応力に対する強度の向上が求められる場合がある。
本発明は、応力に対する配線の強度を向上させることにより、信頼性が向上されたプリント配線板及びプリント回路板を提供することを目的とする。
本発明の少なくとも1つの実施形態に係るプリント配線板は、基板と、ランドと、前記ランドよりも細い幅を有し、前記ランドから引き出された配線と、を含む、前記基板の表面に形成された導電層と、前記導電層の上に形成された絶縁層とを有し、前記ランドは、前記基板の前記表面に対して垂直な方向からの上面視において、前記絶縁層により覆われている被覆領域と、前記絶縁層により覆われていない開口領域とを有し、前記配線は、前記上面視において、前記被覆領域と前記開口領域の境界である開口端を含む位置から引き出されている。
本発明によれば、応力に対する配線の強度を向上させることにより、信頼性が向上されたプリント配線板及びプリント回路板を提供することができる。
第1実施形態に係るプリント配線板及びプリント回路板の構造図である。 第2実施形態に係るプリント配線板の平面図である。 第3実施形態に係るプリント配線板の平面図である。 第4実施形態に係るプリント配線板の平面図である。 第5実施形態に係るプリント配線板の平面図である。 第5実施形態に係るプリント配線板の詳細図である。 応力のシミュレーション結果を示すグラフである。 温度サイクル試験によるワイブル確率グラフである。 比較例に係るプリント配線板及び回路板の構造図である。 比較例に係るプリント回路板の変形を模式的に示す図である。
(第1実施形態)
本発明の第1実施形態に係るプリント配線板及びプリント回路板について図1(a)、図1(b)及び図1(c)を参照して説明する。各図面で対応する部材又は部分には同一の符号が付されており、以下の説明では、重複する部材又は部分については説明を簡略化又は省略することがある。
図1(a)は第1実施形態に係るプリント回路板に用いられるプリント配線板100の平面図であり、電子部品を実装する前の状態が図示されている。プリント配線板100の表面には、導電層として、ランド101、配線102が形成されており、その上に絶縁層103が形成されている。ランド101は電子部品を実装する際にはんだと主に接続される領域であり、円形形状をなしている。なお、ランド101の形状は円形以外であってもよい、例えば、楕円形、長円形、長方形、正方形等の形状であってもよい。また、加工性の向上、応力集中の防止等のため、長方形、正方形の角部を丸めた形状であってもよい。配線102は、ランド101よりも細い幅でランド101から引き出されており、電子部品の端子と他の回路とを電気的に接続する。絶縁層103は、ランド101及び配線102の一部を露出するように開口されており、開口部の端部が開口端103aとして図示されている。絶縁層103は、プリント配線板100に電子部品を実装する際に、不必要な部分にはんだが付着することを防ぐことにより、導電層にはんだが接続され得る範囲を画定するソルダーレジストとしての機能を有する。なお、本実施形態に用いられ得る電子部品としては、半導体集積回路等の半導体装置が例示される。
また、図1(a)には、ランド101のうち、絶縁層103が開口されている領域が開口領域101aとして図示されており、絶縁層で覆われている領域が被覆領域101bとして図示されている。また、配線102のうち、絶縁層103が開口されている領域が開口領域102a、絶縁層で覆われている領域が被覆領域102bとして図示されている。図1(a)に示されているように、配線102は、上面視において、絶縁層103がランド101を覆っている被覆領域101bと、絶縁層103がランド101を覆っていない開口領域101aとの境界である開口端103aを含む位置から引き出されている。
図1(b)は、第1実施形態に係るプリント回路板のA−A’線における断面図である。図1(b)では、図1(a)とは異なり、プリント配線板100に電子部品200が実装された状態での断面が示されている。プリント配線板100の基板104上に形成されたランド101は、はんだ300により電子部品200のパッケージ201の下面に形成されたランド202と接続されている。図1(b)に示されるように、はんだ300は、ランド101の開口領域101aだけでなく、配線102の開口領域102aにも接続される。
基板104は、ガラスエポキシ等の絶縁体を主材料とする板状の部材である。図1(b)では、基板104は、表面に導電層が形成されているように図示されているが、内層にも導電層が形成された多層基板であってもよい。電子部品200のパッケージ201はBGAパッケージである。はんだ300は、実装前のパッケージ201にあらかじめ形成されていたはんだボールである。しかしながら、電子部品200のパッケージ構造はLGAであってもよい。この場合、例えばスクリーン印刷等の工法によりプリント配線板100上にはんだを形成する方法により実装が行われるため、実装後の断面構造は図1(b)と同様となる。なお、接合部の強度の向上等のため、プリント配線板100と電子部品200の間にアンダーフィル材が充填されていてもよい。
図1(c)は、電子部品200の発熱時に生じるプリント回路板の変形を模式的に示す斜視図である。電子部品200のパッケージ201は、発熱により温度が上昇すると、プリント配線板100から遠ざかる方向の反りが発生する。この反りにより、はんだ300と接続されている開口領域101aのランド101及び開口領域102aの配線102は、上向き(図1(c)中の矢印の向き)の応力を受ける。一方、被覆領域101bのランド101及び、被覆領域102bの配線102は、はんだ300と接続されないため、基板104等から上述の上向きの応力に対抗して下向きの応力を受ける。そのため、絶縁層103の開口端103aが上述の異なる向きの2つの応力の境界となる。これにより、ランド101及び配線102は、開口端103aに沿って変形する。
(比較例)
ここで、本発明の実施形態の効果をより明確に説明するため、本実施形態と対比する比較例に係るプリント配線板及びプリント回路板について図9(a)、図9(b)、図10(a)及び図10(b)を用いて説明する。
図9(a)は、比較例に係るプリント回路板に用いられるプリント配線板10の平面図であり、電子部品を実装する前の状態が図示されている。プリント配線板10の表面には、導電層が形成されており、ランド11及び配線12に区分される。導電層の上には絶縁層13が形成されている。ランド11は電子部品を実装する際にはんだと接続される領域であり、長円形状をなしている。配線12はランド11から引き出されており、電子部品の端子と他の回路とを電気的に接続する。絶縁層13は、ランド11の一部を露出するように開口されており、開口部の端部が開口端13aとして図示されている。また、図9(a)には、ランド11のうち、絶縁層13が開口されている領域が開口領域11a、絶縁層で覆われている領域が被覆領域11bとして図示されている。
図9(b)は、比較例に係るプリント回路板のC−C’線における断面図である。図9(b)では、図9(a)とは異なり、プリント配線板10に電子部品20が実装された状態での断面が示されている。プリント配線板10の基板14上に形成されたランド11は、はんだ30により電子部品20のパッケージ21の下面に形成されたランド22と接続されている。電子部品20のパッケージ21はBGAパッケージであり、はんだ30は、実装前のパッケージ21にあらかじめ設けられていたはんだボールである。
図10(a)は、電子部品20の発熱時に生じるプリント回路板の変形を模式的に示す断面図である。電子部品20のパッケージ21は、発熱により温度が上昇すると、プリント配線板10から遠ざかる方向に反りが発生する。この反りにより、はんだ30と接続されている開口領域11aのランド11は図10(a)において上向きの応力を受け、開口領域11aの付近の部材は上向きに引っ張られるように変形する。
図10(b)は、この変形を模式的に表した斜視図である。実装の高密度化により、端子間隔が狭くなっているため、ランド11同士が近接している。そのため、図10(b)のように、変形の大きい開口領域11aに近い位置から配線12が引き出されており、配線12が大きく変形していることがわかる。この比較例の場合、プリント配線板10は、ランド11からより幅が細い配線12に形状が変化する引き出し位置において応力が集中しやすい構造となっている。そのため、本比較例の構造では、電子部品20の発熱によりプリント回路板の変形が生じるとランド11と配線12の間の引き出し位置において、配線12の幅方向の破断が生じやすいことを発明者らは見出した。図10(a)及び図10(b)においてこの破断が生じやすい箇所を破断発生部40として図示している。
電子機器の小型化等に対応するためランド11の面積を小さく設計した場合、ランド11に加わる応力が増加する。また、小型化又は高機能化のため、パッケージ21の端子間隔が狭くなると、ランド11同士が近接するので、開口領域11aに近い位置から配線12が引き出す必要が生じ、配線12はより大きな応力を受け得る。したがって、電子機器の小型化、高機能化の要望に伴って、上述の配線12の破断の問題はより顕著となり得る。
これに対し、第1実施形態の構造では、比較例とは異なり、配線を幅方向に横切る向きでなく、開口端103aに沿う向きに変形するため、配線の幅方向への破断の発生を低減することができる。開口端103aに沿う応力は発生するものの、配線102からランド101にわたる連続した長い領域に分散されるため、応力の影響を小さくすることができる。また、はんだ300は、ランド101と配線102の間を跨ぐように接続されるため、上述の応力はランド101と配線102の境界の角部に集中しにくくなる。
以上の理由により、本実施形態では、比較例と比べて応力に対する配線の強度が向上する。これにより、破断の発生を低減することができ、信頼性が向上されたプリント配線板及びプリント回路板が提供される。
(第2実施形態)
本発明の第2実施形態に係るプリント配線板及びプリント回路板について図2を参照して説明する。図2は、本発明の第2実施形態に係るプリント配線板110の平面図であり、第1実施形態における図1(a)に対応する図面である。本実施形態のプリント配線板110はランド111の形状及び絶縁層113の形状が第1実施形態と異なる。その他の第1実施形態と同様の構成要素については説明を簡略化又は省略する。
本実施形態では、図2に示されるように絶縁層113の開口端113aの形状が、上面視において内側に向かう凹部を有する形状となっている。そのため、開口端113aと、ランド111と配線112の間の境界線との交点113bの近傍において、開口端113aは、配線112が引き出される方向に沿う形状となる。言い換えると、交点113bにおける、開口領域111aの内側方向に向かう開口端113aの法線方向と、配線112が引き出される方向とのなす角が、およそ直角となっている。これにより、開口端113aに沿って変形し、亀裂が生じたとしても、その亀裂が配線112上を横切る方向に向かいにくくなり、より破断の発生が低減し得る。また、交点113bにおける、開口領域111aの内側方向に向かう開口端113aの法線と、配線112が引き出される方向のなす角が、鋭角であっても同様の理由により破断の発生を低減する効果が得られる。
また、必須ではないが、本実施形態においてはランド111の形状は円形ではなく、楕円形としている。これにより、ランド111上における開口端113aの長さをより長くすることができ、開口端113aに沿う亀裂がランド111上に至った場合にもランド111の破断の発生を低減できるためである。なお、ランド111が、長円形、長方形等の横長の形状であれば、これと同様の効果が得られる。
(第3実施形態)
本発明の第3実施形態に係るプリント配線板及びプリント回路板について図3を参照して説明する。図3は、本発明の第3実施形態に係るプリント配線板120の平面図であり、第1実施形態における図1(a)に対応する図面である。本実施形態のプリント配線板120は配線122の形状が第1実施形態と異なる。その他の第1実施形態と同様の構成要素については説明を簡略化又は省略する。
本実施形態では、図3に示されるように、配線122が、ランド101から引き出された後、ランド101から螺旋状に離れるような形状となっている。温度上昇によるプリント配線板120の変形量は、ランド101に近いほど大きくなる。本実施形態では、配線122を螺旋状とすることにより、配線122がランド101から徐々に離れていくため、温度上昇による配線122の変形が緩やかになり、プリント配線板120の変形による応力の影響を受けにくくなる。したがって、配線122の破断がより生じにくくなる。
(第4実施形態)
本発明の第4実施形態に係るプリント配線板及びプリント回路板について図4を参照して説明する。図4は、第4実施形態に係るプリント配線板130の平面図である。本実施形態では、本発明が適用され得るプリント配線板130及びプリント回路板のより具体的な構成を示す。なお、本実施形態及び後述の第5実施形態においては具体的な寸法、パターン配置及び素子の機能を示す場合があるが、記載のものに限定されるものではなく、これらはプリント回路板の設計に応じて適宜変更可能である。
本実施形態に係るプリント配線板130は複数の種類の電子部品210、220、230、240を搭載可能な構成となっている。図中の破線の枠は、搭載され得る電子部品210、220、230、240の外形を示している。また、プリント配線板130には、表面配線と他の層の配線と電気的に接続するためのビアホール190が設けられている。
電子部品210は、2行3列の行列状に6つの端子が0.5mmピッチで設けられた6端子のBGAパッケージが用いられた半導体装置である。電子部品220は、0.6mm×0.3mmサイズのチップ部品である。電子部品230は、1.0mm×0.5mmサイズのチップ部品である。電子部品240は、クワッド・フラット・ノンリード・パッケージ(以下、QFNパッケージと呼ぶ)が用いられた半導体装置である。QFNパッケージは、四辺にランドを有するパッケージである。
プリント配線板130の表面には、電子部品210の端子に対応する位置に6つの長円形のランド131、141が設けられている。角部に位置する4つの端子に対応するランド131は、図中横方向が長軸となる長円形をなしている。ランド131の短軸方向の長さは0.25mmであり、長軸方向の長さは0.35mmである。
ランド131、141上には、円形をなす絶縁層133の開口部が設けられており、開口部の開口端133aの直径は0.35mmである。
長軸方向の長さ0.35mmのうち、電子部品210に対し中央側の0.30mmが開口されており、電子部品210に対し外側の0.05mmが絶縁層133により被覆されている。角部に位置するランド131からは、第1実施形態の図1(a)と同様に、上面視において、被覆領域と開口領域の境界である開口端133aを含む位置から配線132が引き出されている。
角部以外の側面部、すなわち、2列目に位置する2つの端子に対応するランド141は、図中縦方向が長軸となる長円形をなしている。ランド141の短軸方向の長さは0.25mmであり、長軸方向の長さは0.45mmである。長軸方向の長さ0.45mmのうち、電子部品210に対し中央側の0.30mmが開口されており、電子部品210に対し外側の0.15mmが絶縁層133により被覆されている。ランド141からは、絶縁層133に被覆された部分から配線142が引き出されている。
本実施形態のプリント配線板130は、部品間隔の低減による小型化、設計自由度向上等のため、BGAパッケージが用いられた電子部品210の周囲に電子部品220、230、240を高密度に実装し得る設計となっている。そのため、角部に位置するランド131については、配線132をランド131よりも細くして引き出す設計となっている。一方、側面部に位置するランド141については配置に余裕があるため、配線142を比較的太い幅とする設計となっている。この構成においては、配線132の方が温度上昇時に生じる応力の影響を受けやすい。
そのため、本実施形態では、行列状に設けられた複数のランド131、141のうちの角部に設けられたランド131に対して、第1実施形態のように開口端133aを含む位置から配線132が引き出されている構成が用いられている。これにより、破断の発生を低減することができ、信頼性が向上されたプリント配線板及びプリント回路板が提供される。このように、配置に余裕が少ないために配線を細くする必要がある一部のランドについてのみ開口端を含む位置から配線を引き出す構成を採用してもよい。
(第5実施形態)
本発明の第5実施形態に係るプリント配線板及びプリント回路板について図5及び図6を参照して説明する。図5は、第5実施形態に係るプリント配線板150の平面図である。本実施形態では、第4実施形態と同様に、本発明が適用され得るプリント配線板150及びプリント回路板のより具体的な構成を示す。
本実施形態に係るプリント配線板150は電子部品250を搭載可能な構成となっている。図中の破線の枠は、搭載され得る電子部品250の外形を示している。また、プリント配線板150には、表層配線と内層配線と電気的に接続するためのビアホール190が設けられている。電子部品250は、少なくとも一部が行列状に設けられた208個の端子を有するBGAパッケージが用いられた半導体装置である。
プリント配線板150には電子部品250の208個の端子に対応する位置に208個のランド151、161、171、181がそれぞれ設けられている。ランド151は、ランド配列の最外周のうち電子部品250の対角線上以外の位置に設けられた長円形のランドである。ランド161は、ランド配列の最外周から内側の2列目及び3列目のランドのうち電子部品250の対角線上以外の位置に設けられた長円形のランドである。ランド151、161は、電子部品250に最も近い外形辺に沿う方向に短軸を有し、これと垂直な方向に長軸を有する。
ランド171は、ランド配列の最外周から内側の2列目及び3列目のランドのうち電子部品250の対角線上の位置に設けられた円形のランドである。ランド171は、直径0.375mmの円形である。ランド181は、最外周から3列目より内側及び最外周の角部に位置する。ランド181は、直径が0.35mmの円形である。ランド181には、主に電源又はグラウンドの端子用の太い配線が接続される。当該配線は、ビアホール190を介してプリント配線板150の裏面側の配線に接続される。
図6(a)は、図5の破線Bで示される領域の詳細を示す平面図である。図6(a)には、ランド151、161、絶縁層153、配線152が図示されている。絶縁層153は、各ランド151、161に対応する位置に開口端153aを有している。開口端153aの短軸方向の長さは0.325mmであり、長軸方向の長さは0.45mmである。
ランド161の短軸方向の長さは0.225mmであり、長軸方向の長さは0.55mmである。長軸方向の長さの0.55mmのうち、電子部品250に対し中央側の0.40mmが開口されており、電子部品250に対し外側の0.15mmが絶縁層153により被覆されている。
ランド151の短軸方向の長さは0.225mmであり、長軸方向の長さは0.45mmである。長軸方向の長さの0.45mmのうち、電子部品250に対し中央側の0.40mmが開口されており、電子部品250に対し外側の0.05mmが絶縁層153により被覆されている。
ランド161から引き出される配線152の幅は0.075mmであり、配線同士の最小近接幅(最小間隔)は0.075mmである。配線152は、絶縁層153がランド161を覆っている被覆領域と、絶縁層153がランド161を覆っていない開口領域との境界を含む位置から引き出されている。開口端153aの形状は、配線の引き出し方向に沿って配線152の一部が露出するように設計されている。具体的には、開口端153aの角部の曲率半径が、電子部品250の内側よりも外側において小さくなるように設計されている。
図6(b)は、図5の破線Cで示される領域の詳細を示す平面図である。図6(b)には、ランド171、絶縁層153、配線162が図示されている。絶縁層153は、ランド171に対応する位置に長円形の開口端153bによる開口部を有している。開口端153bの短軸方向の長さは0.375mmであり、長軸方向の長さは0.475mmである。ランド171の直径の0.375mmのうち、0.325mmが開口されており、残りの0.05mmが絶縁層153により被覆されている。配線162は、絶縁層153がランド171を覆っている被覆領域と、絶縁層153がランド171を覆っていない開口領域との境界を含む位置から引き出されている。また、第3実施形態と同様に、配線162は、ランド171から引き出された後、ランド171から螺旋状に離れるような形状となっている。
本実施形態に係るプリント配線板150に実装される電子部品250の端子の最小ピッチは0.65mmである。プリント配線板150をこの狭いピッチに対応させるためには、最外周よりも内側のランド161の長軸方向の長さに上限を設け、更に、図6(a)に示されるように、細い配線152をランド161の側面から引き出す設計とする必要がある。このように、電子部品250の端子のピッチが狭い場合、ランド161を大きくする設計及び配線152を太くする設計のような配線152の破断を防止する一般的な設計手法を用いることが困難である。これに対し、本実施形態では、配線152は、絶縁層153がランド161を覆っている被覆領域と、絶縁層153が、ランド161を覆っていない開口領域との境界を含む位置から引き出されるように構成されている。これにより、第1実施形態で述べたものと同様の理由により、ランドから引き出される配線の応力に対する強度が向上され、破断の発生を低減することができる。
また、電子部品250のような正方形又は正方形に近い長方形の電子部品をプリント配線板150に実装する際には、対角線上の端子に応力が集中しやすいという問題がある。これに対し、本実施形態では、ランド配列の最外周から内側の2列目及び3列目のランドのうち電子部品250の対角線上の位置に設けられたランド171において、配線162を、ランド171から螺旋状に離れるような形状としている。これにより、第3実施形態で述べたものと同様の理由により、ランドから引き出される配線の応力に対する強度がより向上されるので、破断の発生を低減することができる。
したがって、本実施形態によれば、実装される電子部品の端子のピッチが狭く、配線のパターンに設計制約がある場合であっても信頼性が向上されたプリント配線板及びプリント回路板が提供される。
(実施例)
以下、上述の実施形態の効果をより明確にするため、発明者らが実施したシミュレーション及び信頼性試験の結果を説明する。
(応力シミュレーション結果)
図7は、第4実施形態の電子部品が発熱してプリント配線板に反りが生じたときに、配線が受ける応力を有限要素法シミュレーションにより求めた結果を示すグラフである。また、図7には、配線の構造を比較例の構造に変更した場合のシミュレーション結果も併せて比較対象として示されている。ここで、図7に示した応力の値は、配線内のミーゼス応力の最大値である。
図7より、第4実施形態の構成によれば、比較例と比べて配線が受ける応力が6.5N/mm から5.3N/mm に減少することがわかる。したがって、応力に起因する配線の破断が生じにくくなり、信頼性が向上されたプリント配線板及びプリント回路板が提供される。
(温度サイクル試験結果)
図8は、第5実施形態のプリント回路板と、第5実施形態の配線の構造を比較例の構造に変更したプリント回路板のそれぞれを作製して、温度サイクル試験を行った結果を、ワイブル確率グラフに図示したものである。グラフの縦軸は累積故障率であり、横軸は環境温度の上昇及び下降を繰り返したサイクル数である。
累積故障率が0.1%となるサイクル数をプリント回路板の寿命とすると、比較例1のプリント回路板においては、寿命が641サイクルであるのに対して、第5実施形態のプリント回路板では寿命が1064サイクルに向上した。また、これらのプリント回路板の故障モードを確認したところ、比較例1のプリント回路板では、配線が破断していたが、これに対し、第5実施形態のプリント回路板では、はんだの接合部が破断していた。したがって、寿命が向上した要因は、配線の破断に起因する故障が抑制されたことによるものである。したがって、第5実施形態の構成によれば、応力に起因する配線の破断が生じにくくなり、信頼性が向上されたプリント配線板及びプリント回路板が提供される。
上述の実施形態は、本発明を適用しうるいくつかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。
100 プリント配線板
101 ランド
102 配線
102a 開口領域
102b 被覆領域
103 絶縁層
103a 開口端
104 基板

Claims (9)

  1. 基板と、
    ランドと、前記ランドよりも細い幅を有し、前記ランドから引き出された配線と、を含む、前記基板の表面に形成された導電層と、
    前記導電層の上に形成された絶縁層と
    を有し、
    前記ランドは、前記基板の前記表面に対して垂直な方向からの上面視において、前記絶縁層により覆われている被覆領域と、前記絶縁層により覆われていない開口領域とを有し、
    前記配線は、前記上面視において、前記被覆領域と前記開口領域の境界である開口端を含む位置から引き出されていることを特徴とするプリント配線板。
  2. 前記ランドと前記配線との間の境界と、前記開口端とは交点を有し、
    前記交点における、前記開口領域の内側方向に向かう前記開口端の法線方向と、前記配線が引き出される方向とのなす角は、鋭角又は直角であることを特徴とする請求項1に記載のプリント配線板。
  3. 前記開口端は、前記上面視において、内側に向かう凹部を有する形状であることを特徴とする請求項1又は2に記載のプリント配線板。
  4. 前記配線は、前記ランドから螺旋状に離れるように設けられていることを特徴とする請求項1乃至3のいずれか1項に記載のプリント配線板。
  5. 前記導電層は、少なくとも一部が行列状に設けられた複数のランドを含み、
    前記配線は、前記複数のランドのうちの角部に設けられたランドから引き出された配線であることを特徴とする請求項1乃至4のいずれか1項に記載のプリント配線板。
  6. 前記導電層は、少なくとも一部が行列状に設けられた複数のランドを含み、
    前記配線は、前記複数のランドのうちの最外周よりも内側に設けられたランドから引き出された配線であることを特徴とする請求項1乃至4のいずれか1項に記載のプリント配線板。
  7. 前記絶縁層は、前記プリント配線板にはんだにより電子部品を実装する際に、前記導電層に前記はんだが接続され得る範囲を画定するソルダーレジストであることを特徴とする請求項1乃至6のいずれか1項に記載のプリント配線板。
  8. 前記ランドの形状は、前記上面視において、円形、楕円形、長円形、長方形、正方形、角部を丸めた長方形又は角部を丸めた正方形であることを特徴とする請求項1乃至7のいずれか1項に記載のプリント配線板。
  9. 請求項1乃至8のいずれか1項に記載のプリント配線板と、
    前記プリント配線板にはんだにより実装された電子部品と
    を有することを特徴とするプリント回路板。
JP2016170958A 2016-09-01 2016-09-01 プリント配線板、プリント回路板及び電子機器 Active JP6750872B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016170958A JP6750872B2 (ja) 2016-09-01 2016-09-01 プリント配線板、プリント回路板及び電子機器
US15/672,065 US10582615B2 (en) 2016-09-01 2017-08-08 Printed wiring board, printed circuit board, and electronic device
US16/749,179 US10897820B2 (en) 2016-09-01 2020-01-22 Printed wiring board, printed circuit board, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016170958A JP6750872B2 (ja) 2016-09-01 2016-09-01 プリント配線板、プリント回路板及び電子機器

Publications (3)

Publication Number Publication Date
JP2018037576A true JP2018037576A (ja) 2018-03-08
JP2018037576A5 JP2018037576A5 (ja) 2020-03-05
JP6750872B2 JP6750872B2 (ja) 2020-09-02

Family

ID=61244221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016170958A Active JP6750872B2 (ja) 2016-09-01 2016-09-01 プリント配線板、プリント回路板及び電子機器

Country Status (2)

Country Link
US (2) US10582615B2 (ja)
JP (1) JP6750872B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021007163A (ja) * 2020-09-28 2021-01-21 キヤノン株式会社 プリント回路板及び電子機器
US11659659B2 (en) 2018-11-08 2023-05-23 Murata Manufacturing Co., Ltd. Ceramic electronic component

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020061406A (ja) * 2018-10-05 2020-04-16 株式会社村田製作所 半導体装置
US11595557B2 (en) 2019-01-23 2023-02-28 Canon Kabushiki Kaisha Electronic module, electronic equipment, imaging sensor module, imaging apparatus, and display apparatus
JP7080852B2 (ja) * 2019-06-25 2022-06-06 キヤノン株式会社 半導体モジュール、電子機器、及びプリント配線板
US11895793B2 (en) 2020-04-09 2024-02-06 Canon Kabu Shiki Kaisha Image pickup unit and imaging apparatus
CN112752398A (zh) * 2020-11-24 2021-05-04 广州朗国电子科技有限公司 一种pcb板的芯片焊盘结构
JP2022168758A (ja) 2021-04-26 2022-11-08 キヤノン株式会社 フレキシブル配線板、モジュール、及び電子機器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214911A (ja) 1997-01-28 1998-08-11 Toshiba Corp 半導体装置搭載用基板
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6133134A (en) * 1997-12-02 2000-10-17 Intel Corporation Ball grid array integrated circuit package
JP2001068836A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
WO2001022488A1 (fr) * 1999-09-22 2001-03-29 Suzuka Fuji Xerox Co., Ltd. Composant electronique a reseau en grille, procede de renfort de ses conducteurs et son procede de fabrication
JP2001230513A (ja) 2000-02-15 2001-08-24 Denso Corp プリント基板及びその製造方法
TW434856B (en) * 2000-05-15 2001-05-16 Siliconware Precision Industries Co Ltd Manufacturing method for high coplanarity solder ball array of ball grid array integrated circuit package
TW472367B (en) * 2000-12-12 2002-01-11 Siliconware Precision Industries Co Ltd Passive device pad design for avoiding solder pearls
US6849805B2 (en) * 2000-12-28 2005-02-01 Canon Kabushiki Kaisha Printed wiring board and electronic apparatus
JP4341552B2 (ja) * 2002-05-17 2009-10-07 日本電気株式会社 プリント配線板
JP4110391B2 (ja) * 2003-01-16 2008-07-02 セイコーエプソン株式会社 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器
KR100523330B1 (ko) * 2003-07-29 2005-10-24 삼성전자주식회사 Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지
KR100586697B1 (ko) * 2003-12-12 2006-06-08 삼성전자주식회사 솔더 조인트 특성이 개선된 반도체 패키지
US7429799B1 (en) * 2005-07-27 2008-09-30 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
US20080093749A1 (en) * 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design
US7906835B2 (en) * 2007-08-13 2011-03-15 Broadcom Corporation Oblong peripheral solder ball pads on a printed circuit board for mounting a ball grid array package
KR20100079389A (ko) * 2008-12-31 2010-07-08 삼성전자주식회사 베리어 패턴을 구비하는 볼 랜드 구조
JP5107959B2 (ja) * 2009-04-09 2012-12-26 ルネサスエレクトロニクス株式会社 基板
JP2011029287A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp プリント配線基板、半導体装置及びプリント配線基板の製造方法
TWM459517U (zh) * 2012-12-28 2013-08-11 Unimicron Technology Corp 封裝基板
JP2015056561A (ja) * 2013-09-12 2015-03-23 イビデン株式会社 プリント配線板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11659659B2 (en) 2018-11-08 2023-05-23 Murata Manufacturing Co., Ltd. Ceramic electronic component
JP2021007163A (ja) * 2020-09-28 2021-01-21 キヤノン株式会社 プリント回路板及び電子機器
JP2022173486A (ja) * 2020-09-28 2022-11-18 キヤノン株式会社 プリント回路板及び電子機器

Also Published As

Publication number Publication date
US10897820B2 (en) 2021-01-19
US20200163213A1 (en) 2020-05-21
US10582615B2 (en) 2020-03-03
JP6750872B2 (ja) 2020-09-02
US20180063952A1 (en) 2018-03-01

Similar Documents

Publication Publication Date Title
JP6750872B2 (ja) プリント配線板、プリント回路板及び電子機器
TWI399146B (zh) 一種印刷電路板及其製作方法和球柵陣列焊盤圖案
KR20170014958A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
JP5184115B2 (ja) 配線回路基板およびその製造方法
JP2007005452A (ja) 半導体装置
JP2005252227A (ja) フィルム基板およびその製造方法と画像表示用基板
JP5466218B2 (ja) 半導体パッケージ
JP5387056B2 (ja) プリント配線基板
JP4665827B2 (ja) 半導体装置及びその実装構造
JP6469441B2 (ja) 多層配線板
JP4976767B2 (ja) 積層形半導体装置
JP2002231761A (ja) 電子部品実装体および電子部品
US11139228B2 (en) Semiconductor device
WO2015033509A1 (ja) プリント配線板およびそれを備えた半導体装置
CN109494211B (zh) 衬底和半导体装置封装
JP2008311335A (ja) 中継基板とそれを用いた立体回路装置
JP2009283873A (ja) 半導体装置
JP2005268575A (ja) 半導体装置
JP2010056121A (ja) 積層型半導体装置
JP2010098226A (ja) 半導体装置
JP2011071322A (ja) 電子装置
JP5879090B2 (ja) プリント配線板
JP2014130865A (ja) 多層回路基板及び多層回路基板を備えた電子機器
JP5286957B2 (ja) 半導体装置及びその製造方法
JP2021089968A (ja) 電子制御装置

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20171214

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190826

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200714

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200807

R151 Written notification of patent or utility model registration

Ref document number: 6750872

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151