JP2017502522A5 - - Google Patents

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Claims (10)

  1. 集積回路であって、
    下部レベル相互接続ジオメトリ上に形成される第1のエッチング停止層と、
    前記第1のエッチング停止層の上にある第1の誘電体の層と、
    前記第1の誘電体の層の上にある金属薄膜レジスタと、
    前記金属薄膜レジスタ上に堆積される第2のエッチング停止層と、
    前記第1の誘電体の層の上にあり、且つ、前記第2のエッチング停止層の上にある間誘電体(ILD)層と、
    前記ILD層を介してエッチングされた第1のレジスタビアであって、第1の上部レベル相互接続ジオメトリを前記金属薄膜レジスタの第1の端部に接続する、前記第1のレジスタビアと、
    前記ILD層を介してエッチングされた第2のレジスタビアであって、第2の上部レベル相互接続ジオメトリを前記金属薄膜レジスタの第2の端部に接続する、前記第2のレジスタビアと、
    前記ILD層を介して、前記第1の誘電体の層を介して、および前記第1のエッチング停止層を介して、第3の上部レベル相互接続ジオメトリを前記下部レベル相互接続ジオメトリに接続する相互接続ビアと、
    を含む、集積回路。
  2. 請求項1に記載の集積回路であって、
    前記金属薄膜レジスタのジオメトリが、約1.5〜40nmの範囲の厚さのCrSiまたはNiCrである、集積回路。
  3. 請求項1に記載の集積回路であって、
    前記金属薄膜レジスタのジオメトリが、約3.5nmの厚さのCrSiである、集積回路。
  4. 請求項1に記載の集積回路であって、
    前記第1のエッチング停止層が、約20nm〜200nmの範囲の厚さの、SiNSiONSiCAl から成るグループから選択される誘電体であり、
    前記第2のエッチング停止層が、約20nm〜200nmの範囲の厚さの、SiNSiONSiCAl から成るグループから選択される誘電体である、集積回路。
  5. 請求項1に記載の集積回路であって、
    前記第1のエッチング停止層が、約20nm〜200nmの範囲の厚さのSiNであり、
    前記第2のエッチング停止層が、約20nm〜200nmの範囲の厚さのSiNである、集積回路。
  6. 集積回路を形成する方法であって、
    下部相互接続ジオメトリの上に第1のエッチング停止層を堆積すること
    前記第1のエッチング停止層上に第1の誘電体層を堆積すること
    前記第1の誘電体層上に金属薄膜レジスタ材料を堆積すること
    前記金属薄膜レジスタ材料上に第2のエッチング停止層を堆積すること
    前記第2のエッチング停止層上に、レジスタフォトレジストジオメトリを有するレジスタフォトレジストパターンを形成すること
    前記第2のエッチング停止層をエッチングすること
    金属薄膜レジスタを形成するように前記金属薄膜レジスタ材料をエッチングすること
    前記レジスタフォトレジストパターンを除去すること
    前記第1の誘電体層上前記第2のエッチング停止層上間誘電体(ID)層を堆積すること
    少なくとも1つの相互接続ビア開口を備え、前記金属薄膜レジスタの第1の端部の上の第1のレジスタビア開口を備え、前記金属薄膜レジスタの第2の端部の上の第2のレジスタビア開口を備える、ビアフォトレジストパターンを前記ID層上に形成すること
    前記相互接続ビア開口内の前記Iをエッチングし、前記相互接続ビア開口内の前記第1の誘電体層をエッチングし、前記相互接続ビア開口内の前記第1のエッチング停止層上でエッチングを停止前記第1のレジスタビア開口内と前記第2のレジスタビア開口内の前記Iをエッチングし、前記第1のレジスタビア開口内前記第2のレジスタビア開口内の前記第2のエッチング停止層上でエッチングを停止する、第1のプラズマエッチングを行うことであって、前記第1のプラズマエッチングが、前記第1のエッチング停止層に対する高選択性を有し、前記第2のエッチング停止層に対する高選択性を有する前記第1のプラズマエッチングを行うこと
    前記相互接続ビア開口内の前記第1のエッチング停止層をエッチングし、前記相互接続ビア開口内の前記下部相互接続ジオメトリ上でエッチングを停止、前記第1のレジスタビア開口内前記第2のレジスタビア開口内の前記第2のエッチング停止層をエッチングし、前記第1のレジスタビア開口内と前記第2のレジスタビア開口内の前記薄膜レジスタ上でエッチングを停止する、第2のプラズマエッチングを行うこと
    を含む、方法。
  7. 請求項6に記載の方法であって、
    前記金属薄膜レジスタ材料が、1.5〜40nmの範囲の厚さのNiCrまたはCrSiである、方法。
  8. 請求項6に記載の方法であって、
    前記レジスタ材料が、約3.5nmの厚さのCrSiである、方法。
  9. 請求項6に記載の方法であって、
    前記第1のエッチング停止層が、約20nm〜200nmの範囲の厚さの、SiNSiONSiCAl から成るグループから選択される誘電体であり、
    前記第2のエッチング停止層が、約20nm〜200nmの範囲の厚さの、SiNSiONSiCAl から成るグループから選択される誘電体である、方法。
  10. 請求項6に記載の方法であって、
    前記第1のエッチング停止層が、約20nm〜200nmの範囲の厚さのSiNであり、
    前記第2のエッチング停止層が、約20nm〜200nmの範囲の厚さのSiNである、方法。
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