JP2017157751A - 半導体装置 - Google Patents

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Abstract

【課題】貫通電極同士がショートすることを抑制する。
【解決手段】複数の貫通電極３８を一体的に覆う保護膜４１に対し、第１基板１０の一面１０ａに対する法線方向から視たとき、複数の貫通孔３６の開口部をそれぞれ囲む複数の枠状のスリット４１ｄを形成し、スリット４１ｄよりも内縁側の領域とスリット４１ｄよりも外縁側の領域とをスリット４１ｄによって分離する。
【選択図】図２

Description

本発明は、第１基板と第２基板とが接合され、第１基板に形成された接続部と電気的に接続される貫通電極を第２基板に形成した半導体装置に関するものである。
従来より、例えば、特許文献１には、第１基板と第２基板とを備える半導体装置として圧力センサが提案されている。具体的には、この半導体装置では、第１基板は、一面にゲージ抵抗、およびゲージ抵抗と電気的に接続される複数の配線部等が形成されていると共に、他面側からゲージ抵抗が形成されている部分を薄膜化する凹部が形成されている。また、第２基板は、ゲージ抵抗が形成されている部分と対向する部分に窪み部が形成されている。そして、第２基板は、窪み部内にゲージ抵抗が封止されるように、第１基板と接合されている。
また、第２基板には、第１基板と第２基板との積層方向に貫通し、第１基板に形成された複数の配線部のそれぞれ一部を露出させる複数の貫通孔が形成されている。そして、各貫通孔には、貫通孔から露出する配線部と電気的に接続される貫通電極がそれぞれ配置されている。さらに、第２基板には、各貫通電極を覆うように一体的に保護膜が配置されている。
特開２０１５−５２５８８号公報
上記半導体装置では、各貫通電極が外部回路と接続されることにより、貫通電極および第１基板に形成された配線部等を介してゲージ抵抗と外部回路との接続が図られる。しかしながら、本発明者らがこのような半導体装置について鋭意検討したところ、製造過程や使用環境等の要因により、保護膜のうちの貫通孔の底面と側面との境界部分上に位置する部分には応力が集中し、保護膜の当該部分からクラックが発生する可能性があることを新規に見出した。そして、本発明者らがさらに検討したところ、貫通孔に配置された保護膜にクラックが発生すると、当該クラックが保護膜のうちの隣接する貫通電極を覆う部分にまで伸展することがあることも見出した。この場合、共通のクラックによって隣接する貫通電極が露出した状態となり、このクラックに水分等の異物が導入されることによって隣接する貫通電極がショートしてしまうという問題が発生する。
本発明は上記点に鑑みて、貫通電極同士がショートすることを抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、一面（１０ａ）を有し、一面側に複数の接続部（１９〜２１）が形成された第１基板（１０）と、一面（３０ａ）および当該一面と反対側の他面（３０ｂ）を有し、当該一面が第１基板の一面と接合されることで第１基板上に積層され、複数の接続部をそれぞれ露出させる複数の貫通孔が第１基板との積層方向に沿って形成された第２基板（３０）と、複数の貫通孔（３６）のそれぞれに配置され、複数の接続部とそれぞれ電気的に接続される複数の貫通電極（３８）と、複数の貫通電極を一体的に覆う保護膜（４１）とを備え、保護膜は、第１基板の一面に対する法線方向から視たとき、複数の貫通孔の開口部をそれぞれ囲む複数の枠状のスリット（４１ｄ）が形成され、スリットよりも内縁側の領域とスリットよりも外縁側の領域とがスリットによって分離されている。
これによれば、貫通孔の底面と側面との境界部分上に配置された保護膜にクラックが発生して当該クラックが伸展したとしても、クラックの伸展がスリットによって遮られる。したがって、隣接する貫通電極同士が共通のクラックによって露出することを抑制でき、隣接する貫通電極同士がショートすることを抑制できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の断面図である。 図１中の領域Ａの拡大図である。 図２に示す貫通孔近傍の平面図である。 保護膜に発生する応力と、貫通孔の底面上に形成された上層保護膜の膜厚との関係を示す図である。 保護膜に発生する応力と、貫通孔の底面上に形成された貫通電極の膜厚との関係を示す図である。 クラック発生率と、保護膜に発生する応力との関係を示す図である。 第２実施形態における半導体装置の貫通孔近傍の断面図である。 図７に示す貫通孔近傍の平面図である。 第３実施形態における半導体装置の貫通孔近傍の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について図面を参照しつつ説明する。本実施形態では、半導体装置を圧力センサに適用した例について説明する。なお、この半導体装置としての圧力センサは、例えば、自動車に搭載され、オイルポンプから排出されたオイルの圧力を検出する圧力センサとして適用されると好適である。
図１に示されるように、半導体装置は、センサ部１と、センサ部１の一部を封止して支持するモールド樹脂２とを備えている。まず、本実施形態のセンサ部１の構成について説明する。
センサ部１は、一面１０ａおよびこの一面１０ａと反対側の他面１０ｂを有するセンサ基板１０を備えている。本実施形態では、センサ基板１０は、支持基板１１、絶縁膜１２、半導体層１３が順に積層され、一方向を長手方向（すなわち、図１中紙面左右方向）とする平面矩形状のＳＯＩ（すなわち、Silicon on Insulator）基板で構成されている。そして、半導体層１３のうちの絶縁膜１２と反対側の一面がセンサ基板１０の一面１０ａとされ、支持基板１１のうちの絶縁膜１２と反対側の一面がセンサ基板１０の他面１０ｂとされている。なお、本実施形態では、半導体層１３はＰ型のシリコン基板等で構成されている。また、本実施形態では、センサ基板１０が第１基板に相当している。
センサ基板１０には、半導体層１３の表層部にＮ型層１４が形成されている。また、センサ基板１０には、当該センサ基板１０における長手方向の一端部側（すなわち、図１中紙面右側の端部側）に、他面１０ｂから凹部１５が形成されることでダイヤフラム部１６が形成されている。
凹部１５は、本実施形態では、センサ基板１０の他面１０ｂから絶縁膜１２に達するように形成されている。つまり、凹部１５は支持基板１１に形成されている。そして、凹部１５の底面とセンサ基板１０の一面１０ａとの間に位置する絶縁膜１２および半導体層１３にてダイヤフラム部１６が構成されている。
ダイヤフラム部１６には、ダイヤフラム部１６の変形に応じて抵抗値が変化するゲージ抵抗１７が形成されている。本実施形態では、ゲージ抵抗１７は、４つ形成されており、ブリッジ回路を構成するように図示しない接続配線層によって適宜接続されている。これにより、ダイヤフラム部１６の変形に応じたセンサ信号が出力される。なお、図１では、ゲージ抵抗１７を２つのみ図示している。
また、半導体層１３には、ゲージ抵抗１７と電気的に接続される引き出し配線層１８が形成されている。この引き出し配線層１８は、ゲージ抵抗１７と接続される部分から半導体層１３の長手方向における他端部側（すなわち、図１中紙面左側の端部側）まで引き出されている。本実施形態では、引き出し配線層１８は、４本形成されており、それぞれ電源電圧を印加する１つの配線層、グランド電位と接続される１つの配線層、ブリッジ回路の中点電圧を出力する２つの配線層とされている。なお、図１では、引き出し配線層１８を１つのみ図示している。
そして、各引き出し配線層１８のうちのゲージ抵抗１７と接続される部分と反対側の端部は、後述する貫通電極３８と電気的に接続される引き出し配線用接続部（以下では、第１接続部１９という）とされている。
なお、第１接続部１９は、後述する貫通孔３６と対応する平面円形状とされている。また、ゲージ抵抗１７、接続配線層、引き出し配線層１８、第１接続部１９は、それぞれＰ型の不純物を拡散させた拡散層等で構成され、Ｎ型層１４内に形成されている。
さらに、半導体層１３のうちのＮ型層１４内には、第１接続部１９よりも他端部側に、Ｎ型層１４よりも高不純物濃度とされたＮ＋型のＮ型層用接続部（以下では、第２接続部２０という）が形成されている。この第２接続部２０は、Ｎ型層１４を所定電位に維持するために後述する貫通電極３８と電気的に接続される部分である。
また、半導体層１３には、第２接続部２０よりも他端部側であってＮ型層１４の外側に、半導体層１３よりも高不純物濃度とされたＰ＋型の半導体層用接続部（以下では、第３接続部という）２１が形成されている。この第３接続部２１は、半導体層１３を所定電位に維持するために後述する貫通電極３８と電気的に接続される部分である。なお、第２、第３接続部２０、２１は、第１接続部１９と同様に、後述する貫通孔３６と対応する平面円形状とされている。
そして、図１に示されるように、上記センサ基板１０の一面１０ａに、キャップ基板３０が積層されている。キャップ基板３０は、シリコン等の基板３１と、基板３１のうちのセンサ基板１０と対向する一面側に形成された絶縁膜３２と、基板３１のうちの絶縁膜３２側の一面と反対側の他面に形成された絶縁膜３３とを有している。なお、本実施形態では、キャップ基板３０が第２基板に相当している。
そして、キャップ基板３０は、絶縁膜３２がセンサ基板１０における半導体層１３と接合されている。本実施形態では、キャップ基板３０とセンサ基板１０とは、絶縁膜３２および半導体層１３のうちの接合面を活性化させて接合するいわゆる直接接合等で接合されている。
なお、本実施形態では、絶縁膜３２のうちの基板３１と反対側の一面がキャップ基板３０の一面３０ａとされ、絶縁膜３３のうちの基板３１と反対側の一面がキャップ基板３０の他面３０ｂとされている。
そして、キャップ基板３０の一面３０ａ側には、ダイヤフラム部１６と対向する部分に窪み部３４が形成されている。これにより、センサ基板１０とキャップ基板３０との間に窪み部３４によって基準圧力室３５が構成され、ダイヤフラム部１６のうちの一面１０ａ側に基準圧力室３５から基準圧力が印加される。なお、本実施形態では、基準圧力室３５は、真空圧とされている。
また、図１および図２に示されるように、キャップ基板３０のうちの他端部側（すなわち、図１中紙面左側）には、当該キャップ基板３０をセンサ基板１０とキャップ基板３０との積層方向に貫通する円筒状の６つの貫通孔３６が形成されている。具体的には、キャップ基板３０には、各第１接続部１９を露出させる４つの貫通孔３６と、第２接続部２０を露出させる貫通孔３６と、第３接続部２１を露出させる貫通孔３６とが形成されている。
なお、図１中では、第１接続部１９を露出させる貫通孔３６を１つのみ図示している。また、各貫通孔３６は、ドライエッチング等によって形成されるため、開口部から底部に向かって直径が短くなるテーパ状（すなわち、先細り形状）となる。
そして、各貫通孔３６の壁面には、ＴＥＯＳ（すなわち、Tetra ethyl ortho silicate）等で構成される絶縁膜３７が配置されている。また、絶縁膜３７上には、適宜第１接続部１９、第２接続部２０、または第３接続部２１と電気的に接続されるように貫通電極３８が形成されている。
さらに、図３に示されるように、キャップ基板３０の他面３０ｂ上には、貫通電極３８と電気的に接続される配線層３９が形成されている。本実施形態では、配線層３９は、キャップ基板３０の他面のうちの貫通孔３６の開口部周辺に形成されたフランジ部３９ａと、フランジ部３９ａの一部から一方向に延設された引き出し部３９ｂとを有している。
なお、本実施形態では、図２に示されるように、貫通電極３８および配線層３９は、同じ金属材料で構成されている。つまり、配線層３９は、貫通電極３８が延設されることによって形成されている。そして、貫通電極３８および配線層３９は、それぞれＡｌＳｉＣｕで構成されるバリアメタルとしての下層金属膜４０ａと、Ａｌで構成される上層金属膜４０ｂとが積層された２層構造とされている。
また、キャップ基板３０には、各貫通電極３８および各配線層３９を一体的に覆うように保護膜４１が形成されている。本実施形態では、保護膜４１は、図２に示されるように、ＴＥＯＳ等で構成される下層保護膜４１ａと、ＳｉＮ等で構成され、水分の透過性が下層保護膜４１ａよりも低い上層保護膜４１ｂとが積層された２層構造とされている。
なお、絶縁膜３７、貫通電極３８、および保護膜４１は、それぞれ成膜されることによって形成されるため、成膜され難い貫通孔３６の底部ほど膜厚が薄くなる。
そして、保護膜４１には、図３に示されるように、引き出し部３９ｂの一部を露出させるコンタクトホール４１ｃが形成されている。これにより、引き出し部３９ｂのうちのコンタクトホール４１ｃから露出する部分は、外部回路との電気的な接続を図るためのボンディングワイヤが接続されるパッド部として機能する。
また、図２および図３に示されるように、保護膜４１には、スリット４１ｄが形成されている。具体的には、このスリット４１ｄは、センサ基板１０の一面１０ａに対する法線方向から視たときに貫通孔３６の開口部を囲む環状となり、かつフランジ部３９ａに達するように形成されている。言い換えると、スリット４１ｄは、フランジ部３９ａを環状に露出させるように形成されている。そして、保護膜４１は、スリット４１ｄにより、スリット４１ｄの内縁側の領域と外縁側の領域とに分離されている。
なお、図３では、第１接続部１９を露出させる貫通孔３６近傍の平面図を示しているが、第２接続部２０を露出させる貫通孔３６近傍の平面図、および第３接続部２１を露出させる貫通孔３６近傍の平面図も図３と同様の図となる。
以上が本実施形態におけるセンサ部１の構成である。そして、図１に示されるように、センサ基板１０の他面１０ｂにおける他端部側には、センサ部１を搭載して支持する支持部材５０が接着剤等の接合部材６０を介して配置されている。この支持部材５０は、銅や４２アロイ等で構成されるリードフレームで構成されている。
また、センサ部１のうちの他端部側および支持部材５０等は、モールド樹脂２によって封止されて固定されている。つまり、センサ部１には、ダイヤフラム部１６を露出させつつ貫通電極３８等が封止されるように、モールド樹脂２が配置されている。
以上が本実施形態における半導体装置としての圧力センサの構成である。このような半導体装置では、Ｎ型層１４が、Ｐ型のゲージ抵抗１７、接続配線層、引き出し配線層１８、第１接続部１９より高電位とされた状態で圧力の検出が行われる。つまり、Ｎ型層１４と、Ｐ型のゲージ抵抗１７、接続配線層、引き出し配線層１８、第１接続部１９とで構成されるダイオードに逆バイアスが印加される状態で圧力の検出が行われる。
そして、ダイヤフラム部１６のうちの他面１０ｂ側に測定媒体の圧力が印加されると、この圧力と一面１０ａ側に印加される基準圧力との差圧に応じてダイヤフラム部１６が変形し、当該変形に応じたセンサ信号が出力される。このため、このセンサ信号に基づいて測定媒体の圧力が検出される。
以上のように、本実施形態では、保護膜４１には、センサ基板１０の一面１０ａに対する法線方向から視たときに貫通孔３６の開口部を囲む環状となり、かつフランジ部３９ａに達するようにスリット４１ｄが形成されている。このため、貫通孔３６の底面と側面との境界部分上に配置された保護膜４１にクラックが発生して当該クラックが伸展したとしても、クラックの伸展がスリット４１ｄによって遮られる。つまり、スリット４１ｄによって分離された内縁側の領域にクラックが発生したとしても、当該クラックが外縁側の領域まで伸展することが抑制される。したがって、隣接する貫通電極３８同士が共通のクラックによって露出することを抑制でき、隣接する貫通電極３８同士がショートすることを抑制できる。
ここで、本発明者らは、クラックが発生する要因についてさらに詳細に検討した。そして、本発明者らは、保護膜４１に発生する応力は、図４および図５に示されるように、保護膜４１の厚さと貫通電極３８の厚さに依存することを新規に見出した。
なお、ここでの保護膜４１に発生する応力とは、貫通孔３６の底面と側面との境界部分上に配置される保護膜４１に発生する応力のことである。言い換えると、ここでの保護膜４１に発生する応力とは、保護膜４１に発生する最大応力のことである。また、図４中の上層保護膜４１ｂの膜厚とは、貫通孔３６の底面上に形成された部分の膜厚のことである。そして、貫通孔３６の底面上に形成される保護膜４１の厚さは、貫通孔３６の側面における底面との境界部分上に形成される保護膜４１の厚さとほぼ等しくなる。同様に、図５中の貫通電極３８の膜厚とは、貫通孔３６の底面上に形成される貫通電極３８の膜厚のことである。そして、貫通孔３６の底面上に形成される貫通電極３８の厚さは、貫通孔３６の側面における底面との境界部分上に形成される貫通電極３８の厚さとほぼ等しくなる。
図４に示されるように、本発明者らは、保護膜４１に発生する応力は、貫通孔３６の底面に形成される保護膜４１が厚くなるほど小さくなることを見出した。また、図５に示されるように、本発明者らは、保護膜４１に発生する応力は、貫通孔３６の底面に形成される貫通電極３８が厚くなるほど大きくなることを見出した。なお、図５は、下層金属膜４０ａの膜厚を０．１μｍとし、上層金属膜４０ｂの膜厚を変更した例について示しているが、上層金属膜４０ｂの膜厚を一定とし、下層金属膜４０ａの膜厚を変更した場合も同様の結果となる。
そして、本発明者らは、図４および図５に示す保護膜４１に発生する応力からさらにクラックが発生する確率についても検討を行い、図６に示される実感結果を得た。すなわち、図６に示されるように、保護膜４１には、発生する応力が１２４０ＭＰａになるとクラックが発生することを確認した。したがって、本実施形態は、保護膜４１に発生する応力が１２４０ＭＰａ以上となる半導体装置に適用することが好ましい。
次に、本実施形態の半導体装置の製造方法について簡単に説明する。
まず、支持基板１１、絶縁膜１２、半導体層１３が順に積層されたセンサ基板１０を用意する。そして、図示しないマスクを用いてセンサ基板１０の一面１０ａ側に不純物をイオン注入すると共に加熱処理して不純物を熱拡散させることにより、Ｎ型層１４、ゲージ抵抗１７、引き出し配線層１８、第１接続部１９、第２接続部２０、第３接続部２１等を適宜形成する。
次に、センサ基板１０を用意する工程とは別工程において、基板３１にＣＶＤ（すなわち、Chemical Vapor Deposition）法等で絶縁膜３２を形成し、ドライエッチング等で窪み部３４を形成する。
続いて、センサ基板１０と基板３１とを接合する。この接合工程では、まず、センサ基板１０の半導体層１３および絶縁膜３２にＡｒイオンビーム等を照射し、各接合面を活性化させる。そして、センサ基板１０および基板３１に適宜設けられたアライメントマーク等を用いて赤外顕微鏡等によるアライメントを行い、室温〜５５０°の低温で接合するいわゆる直接接合により、センサ基板１０と基板３１とを接合する。これにより、センサ基板１０と基板３１の窪み部３４との間の空間を含んで基準圧力室３５が構成され、当該基準圧力室３５にゲージ抵抗１７等が封止される。
続いて、第１接続部１９、第２接続部２０、および第３接続部２１がそれぞれ露出するように、ドライエッチング等で基板３１および絶縁膜３２を貫通する貫通孔３６を形成する。そして、各貫通孔３６の壁面にＴＥＯＳ等の絶縁膜３７を成膜する。このとき、基板３１のうちのセンサ基板１０側と反対側の一面に形成された絶縁膜にて上記絶縁膜３３が構成される。つまり、基板３１、絶縁膜３２、および絶縁膜３３を有するキャップ基板３０が構成される。
次に、各貫通孔３６の底部に形成された絶縁膜３７を除去する。そして、スパッタ法や蒸着法等により、各貫通孔３６に、第１接続部１９、第２接続部２０、第３接続部２１と適宜電気的に接続される貫通電極３８を形成すると共に、絶縁膜３３上に金属膜を成膜する。本実施形態では、下層金属膜４０ａおよび上層金属膜４０ｂを順に成膜する。その後、絶縁膜３３上に形成された下層金属膜４０ａおよび上層金属膜４０ｂをパターニングし、上記フランジ部３９ａおよび引き出し部３９ｂを有する配線層３９を形成する。
続いて、貫通電極３８および配線層３９が覆われるように、保護膜４１を成膜する。本実施形態では、下層保護膜４１ａを構成するＴＥＯＳを成膜した後、上層保護膜４１ｂを構成するＳｉＮを成膜する。
次に、保護膜４１ａ上にフォトレジストを配置し、当該フォトレジストをパターニングした後、フォトレジストをマスクとして保護膜４１にコンタクトホール４１ｃおよびスリット４１ｄを形成する。これにより、上記センサ部１が製造される。なお、本実施形態では、コンタクトホール４１ｃおよびスリット４１ｄは、共に配線層３９に達するように形成されるため、共通の工程にて形成される。
その後、センサ部１に支持部材５０を配置すると共に、モールド樹脂２によってセンサ部１および支持部材５０等を封止することにより、上記半導体装置が製造される。
なお、上記では、１つの半導体装置の製造方法について説明したが、ウェハ状のセンサ基板１０と基板３１とを用意し、ウェハ状のまま上記各工程を行った後にこのものをダイシングカットしてチップ単位に分割するようにしてもよい。
以上説明したように、本実施形態では、保護膜４１に、センサ基板１０の一面１０ａに対する法線方向から視たときに貫通孔３６の開口部を囲む環状となり、かつフランジ部３９ａに達するようにスリット４１ｄが形成されている。このため、貫通孔３６の底面と側面との境界部分上に配置された保護膜４１にクラックが発生して当該クラックが伸展したとしても、クラックの伸展がスリット４１ｄによって遮られる。したがって、隣接する貫通電極３８同士が共通のクラックによって露出することを抑制でき、隣接する貫通電極３８同士がショートすることを抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してスリット４１ｄを形成する場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図７および図８に示されるように、センサ基板１０の一面１０ａに対する法線方向から視たとき、保護膜４１には、配線層３９を囲むようにスリット４１ｄが形成されている。本実施形態では、下層保護膜４１ａと絶縁膜３３とが同じ材料であるＴＥＯＳで構成されており、下層保護膜４１ａにクラックが発生した場合には、当該クラックが絶縁膜３３まで伝播する可能性がある。このため、スリット４１ｄは、下層保護膜４１ａおよび絶縁膜３３を貫通して基板３１に達するように形成されている。つまり、スリット４１ｄは、基板３１を枠状に露出させるように形成されている。なお、本実施形態では、下層保護膜４１ａが保護膜４１のうちの絶縁膜３３と当接する部分に相当する。また、図７は、図１中の領域Ａの拡大図に相当していると共に、図８中のVII−VII断面に相当している。
このように、配線層３９を囲むようにスリット４１ｄを形成した場合においても、上記第１実施形態と同様の効果を得ることができる。
また、このような半導体装置では、配線層３９を囲むようにスリット４１ｄを形成しているため、エアアイソレーションにて隣接する配線層３９が分離される。したがって、隣接する配線層３９の間に生成される寄生容量を低減でき、当該寄生容量によって信頼性が低下することを抑制できる。
さらに、貫通電極３８の近傍にスリット４１ｄを形成する場合には、フォトレジストの位置ずれや寸法ずれ等により、貫通孔３６の開口部を囲むようにスリット４１ｄが形成されないというスリット４１ｄの形状不良が発生する可能性がある。しかしながら、本実施形態のように、配線部３９も囲むようにスリット４１ｄを形成することにより、フォトレジストの位置ずれや寸法ずれ等が発生したとしても、貫通孔３６の開口部を囲むようにスリット４１ｄが形成されないという不具合が発生することを抑制できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して保護膜４１の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図９に示されるように、貫通孔３６の壁面上に保護膜４１を配置しない構成としている。つまり、応力が集中する箇所、言い換えるとクラックが発生し易い箇所を含む部分に保護膜４１を配置しない構成としている。なお、図９は、図１中の領域の拡大図に相当している。
このように、応力が集中する箇所に保護膜４１を配置しない構成とすることにより、保護膜にクラックが発生すること自体を低減できる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態において、貫通電極３８、配線層３９を１層の金属膜のみで構成してもよいし、保護膜４１を１層のみで構成してもよい。
また、上記各実施形態において、下層保護膜４１ａと絶縁膜３３とを異なる材料で形成してもよい。この場合、上記第２実施形態では、下層保護膜４１ａと絶縁膜３３とを異なる材料で形成すると、下層保護膜４１ａにクラックが発生したとしても当該クラックが絶縁膜３３には伝播し難いため、スリット４１ｄを保護膜４１のみに形成するようにしてもよい。
さらに、上記各実施形態において、第１基板１０に形成される接続部１９〜２１の数に応じて貫通孔３６の数は適宜変更可能である。
また、上記各実施形態において、凹部１５を支持基板１１から絶縁膜１２に渡って形成し、ダイヤフラム部１６を半導体層１３のみで構成するようにしてもよい。
１０ 第１基板
１０ａ 一面
１９〜２１ 接続部
３０ 第２基板
３０ａ 一面
３０ｂ 他面
３６ 貫通孔
３８ 貫通電極
４１ 保護膜
４１ｄ スリット

Claims (5)

  1. 一面（１０ａ）を有し、前記一面側に複数の接続部（１９〜２１）が形成された第１基板（１０）と、
    一面（３０ａ）および当該一面と反対側の他面（３０ｂ）を有し、当該一面が前記第１基板の一面と接合されることで前記第１基板上に積層され、前記複数の接続部をそれぞれ露出させる複数の貫通孔（３６）が前記第１基板との積層方向に沿って形成された第２基板（３０）と、
    前記複数の貫通孔のそれぞれに配置され、前記複数の接続部とそれぞれ電気的に接続される複数の貫通電極（３８）と、
    前記複数の貫通電極を一体的に覆う保護膜（４１）と、を備え、
    前記保護膜は、前記第１基板の一面に対する法線方向から視たとき、前記複数の貫通孔の開口部をそれぞれ囲む複数の枠状のスリット（４１ｄ）が形成され、前記スリットよりも内縁側の領域と前記スリットよりも外縁側の領域とが前記スリットによって分離されている半導体装置。
  2. 前記第２基板の他面上には、前記貫通電極と電気的に接続される配線層（３９）が形成されており、
    前記スリットは、前記保護膜を貫通して前記配線層を枠状に露出させる状態で形成されている請求項１に記載の半導体装置。
  3. 前記第２基板の他面上には、前記貫通電極と電気的に接続される配線層（３９）が形成されており、
    前記スリットは、前記貫通孔の開口部と共に、前記配線層を囲む状態で形成されている請求項１に記載の半導体装置。
  4. 前記第２基板は、前記他面側に絶縁膜（３３）を有し、
    前記配線層は、前記絶縁膜上に形成されており、
    前記保護膜は、前記貫通電極と共に前記配線層を覆い、かつ前記絶縁膜と当接する部分が当該絶縁膜と同じ材料で構成されており、
    前記保護膜および前記絶縁膜は、前記スリットが前記保護膜および前記絶縁膜を貫通して形成されることにより、前記スリットよりも内縁側の領域と前記スリットよりも外縁側の領域とに分離されている請求項３に記載の半導体装置。
  5. 前記貫通孔の底面と側面との間の境界部分上に配置された保護膜には、１２４０ＭＰａ以上の応力が印加される請求項１ないし４のいずれか１つに記載の半導体装置。


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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019069669A1 (ja) * 2017-10-02 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US11437299B2 (en) 2019-06-13 2022-09-06 Canon Kabushiki Kaisha Semiconductor apparatus and method of manufacturing the same
JP2022546220A (ja) * 2019-09-03 2022-11-04 エイエムエス－オスラム アーゲー 基板貫通ビアおよび基板貫通ビアを製造するための方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023124671A (ja) * 2022-02-25 2023-09-06 Tdk株式会社 絶縁膜付き金属部材、物理量センサおよび圧力センサ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129577A (ja) * 2008-11-25 2010-06-10 Panasonic Corp 半導体装置
JP2012253182A (ja) * 2011-06-02 2012-12-20 Panasonic Corp 半導体装置及びその製造方法
JP2015052588A (ja) * 2013-08-06 2015-03-19 株式会社デンソー 力学量センサ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
US8334599B2 (en) * 2008-08-21 2012-12-18 Qimonda Ag Electronic device having a chip stack
CN102224579B (zh) 2008-11-25 2013-12-04 松下电器产业株式会社 半导体装置及电子设备
JP5146307B2 (ja) * 2008-12-26 2013-02-20 パナソニック株式会社 半導体装置
JP2011165983A (ja) 2010-02-10 2011-08-25 Seiko Epson Corp 配線基板の製造方法、導体パターン形成用インクセットおよび配線基板
JP5622433B2 (ja) * 2010-04-28 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012009473A (ja) 2010-06-22 2012-01-12 Panasonic Corp 半導体装置及びその製造方法
EP2463896B1 (en) 2010-12-07 2020-04-15 IMEC vzw Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device
JP2013098308A (ja) 2011-10-31 2013-05-20 Elpida Memory Inc 半導体ウェハ、半導体装置及びその製造方法
JP5948924B2 (ja) * 2012-02-09 2016-07-06 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路装置、回路装置の製造方法、電子機器
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
JP6098412B2 (ja) * 2013-07-23 2017-03-22 株式会社デンソー 半導体装置
JP6335099B2 (ja) * 2014-11-04 2018-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129577A (ja) * 2008-11-25 2010-06-10 Panasonic Corp 半導体装置
JP2012253182A (ja) * 2011-06-02 2012-12-20 Panasonic Corp 半導体装置及びその製造方法
JP2015052588A (ja) * 2013-08-06 2015-03-19 株式会社デンソー 力学量センサ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019069669A1 (ja) * 2017-10-02 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US11329092B2 (en) 2017-10-02 2022-05-10 Sony Semiconductor Solutions Corporation Semiconductor device, manufacturing method of semiconductor device, and electronic equipment
US11437299B2 (en) 2019-06-13 2022-09-06 Canon Kabushiki Kaisha Semiconductor apparatus and method of manufacturing the same
JP2022546220A (ja) * 2019-09-03 2022-11-04 エイエムエス－オスラム アーゲー 基板貫通ビアおよび基板貫通ビアを製造するための方法
US12211769B2 (en) 2019-09-03 2025-01-28 Ams Ag Through-substrate via and method for manufacturing a through-substrate via

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