JP2017135703A - 撮像装置 - Google Patents

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Abstract

【課題】高輝度残像を抑制することが可能な撮像装置を提供する。【解決手段】撮像装置は、第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の第１光電変換層、および第１電極に接続され、第１光電変換層で発生した第１信号電荷を検出する第１信号検出回路を含む第１単位画素セルと、電圧供給回路と、を備え、電圧供給回路は、第１単位画素セルが第１信号電荷を蓄積する第１期間において、第２電極に第１電圧を印加し、電圧供給回路は、第１電極と第２電極との電位差がゼロになるタイミングを含むように、第１期間とは異なる第２期間において、第１電極または第２電極の少なくとも一方に第２電圧を印加する。【選択図】図５

Description

本開示は、撮像装置に関する。
近年、有機光電変換層を備えた撮像素子が開発されている。
特許文献１は、以下のことを開示している。有機光電変換層で生成する信号電荷は、有機光電変換層中での移動速度が小さいため、高輝度光が有機光電変換層に入射した場合、残像（以下、単に「高輝度残像」と呼ぶ）を生じやすい。残像の原因は残留電荷の発生であり、それを抑制するためには、画素電極間の直下に配線を配置しないことが望ましい。画素電極間の直下に配線を配置しないことにより、画素電極間の有機光電変換層内において、画素電極に向かう方向の電界強度を強めることができる。それにより、信号電荷が画素電極に捕集されるのに要する時間を短縮することができ、高輝度残像を低減することができる。
特開２０１３−８４７８９号公報
撮像素子において、高輝度残像を抑制することが求められている。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。 第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の第１光電変換層、および第１電極に接続され、第１光電変換層で発生した第１信号電荷を検出する第１信号検出回路を含む第１単位画素セルと、電圧供給回路と、を備え、電圧供給回路は、第１単位画素セルが第１信号電荷を蓄積する第１期間において、第２電極に第１電圧を印加し、電圧供給回路は、第１電極と第２電極との電位差がゼロになるタイミングを含むように、第１期間とは異なる第２期間において、第１電極または第２電極の少なくとも一方に第２電圧を印加する、撮像装置。
包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の実施形態によれば、画素内における配線自由度を維持しながらも高輝度残像の抑圧を実現し得る。
図１は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す模式的な図である。 図２は、単位画素セル１０の例示的なデバイス構造を示す模式的な断面図である。 図３は、スズナフタロシアニンを含む光電変換層における吸収スペクトルの一例を示す図である。 図４は、光電変換層１５の構成の一例を示す模式的な断面図である。 図５は、本開示の実施形態に係る撮像装置における動作の一例を説明するためのタイミングチャートである。 図６は、本開示の実施形態に係る撮像装置における他の動作の一例を説明するためのタイミングチャートである。 図７は、本開示の実施形態に係る撮像装置における他の動作の一例を説明するためのタイミングチャートである。
特許文献１に開示された撮像素子では、画素電極に向かう方向の電界強度を強めるために、隣接する画素電極間の下方に配線を配置しない構造が採用されている。この構造によって強められる電界は、画素電極間近傍に位置する有機光電変換層の一部の領域である。したがって、有機光電変換層で発生するすべての信号電荷が画素電極に捕集されるのに要する時間を短縮し得るとは限らない。また、上述した配線の配置を取ることによって、配線の配置位置に制限が生じ、撮像素子の設計上の自由度が低下してしまう。
本願発明者は、有機光電変換層に光が照射することによって生成した正孔電子対が、有機光電変換層に電圧を印加することによって正孔と電子とに分離され、信号電荷として検出されることに着目した。その結果、有機光電変換層中に生成した正孔または電子である信号電荷は、有機光電変換層に印加している電位差をゼロにすることによって、電子または正孔と再結合させることができ、信号電荷を消失させることができることを想到した。
この知見に基づき、本願発明者は、有機光電変換層を備えた新規な撮像装置を想到した。本開示の一態様の概要は以下のとおりである。
［項目１］
第１電極、
第１電極に対向する第２電極、
第１電極と第２電極との間の第１光電変換層、および
第１電極に接続され、第１光電変換層で発生した第１信号電荷を検出する第１信号検出回路
を含む第１単位画素セルと、
電圧供給回路と、
を備え、
電圧供給回路は、第１単位画素セルが第１信号電荷を蓄積する第１期間において、第２電極に第１電圧を印加し、
電圧供給回路は、第１電極と第２電極との電位差がゼロになるタイミングを含むように、第１期間とは異なる第２期間において、第１電極または第２電極の少なくとも一方に第２電圧を印加する、撮像装置。
［項目２］
第１光電変換層は、有機半導体材料を含む、項目１に記載の撮像装置。
［項目３］
第２電圧は、第２期間内において変化する電圧である、項目１または２に記載の撮像装置。
［項目４］
第３電極、
第３電極に対向する第４電極、
第３電極と第４電極との間の第２光電変換層、および
第３電極に接続され、第２光電変換層で発生した第２信号電荷を検出する第２信号検出回路
を含む第２単位画素セルをさらに備え、
電圧供給回路は、第２単位画素セルが第２信号電荷を蓄積する第３期間において、第４電極に第１電圧を印加し、
電圧供給回路は、第３電極と第４電極との電位差がゼロになるタイミングを含むように、第２期間において、第３電極または第４電極の少なくとも一方に第２電圧を印加し、
第１単位画素セルにおいて第１電極と第２電極との電位差がゼロになるタイミングと、第２単位画素セルにおいて第３電極と第４電極との電位差がゼロになるタイミングとは、互いに異なる、項目１から３のいずれか１項に記載の撮像装置。
［項目５］
第２光電変換層は、有機半導体材料を含む、項目４に記載の撮像装置。
［項目６］
第２期間は、所定のフレームに対応する第１期間の途中に設けられている、項目１から５のいずれか１項に記載の撮像装置。
［項目７］
第１単位画素セルは、行および列に沿って２次元に配置される複数の単位画素セルの中の１つであり、
複数の単位画素セルは、行ごとに異なるタイミングで信号が読み出される、項目１に記載の撮像装置。
［項目８］
２次元に配列された複数の単位画素セルと、撮影時に複数の単位画素セルをローリングシャッタ方式で駆動する駆動部とを備え、
複数の単位画素セルのそれぞれは、
第１面と、第１面の反対側の第２面とを有し、有機半導体材料を含む光電変換層と、
第１面に接する第１電極と、
第２面に接する第２電極と、
第１電極に接続され、光電変換層で発生した信号電荷を検出する信号検出回路と、
を含み、
駆動部は、Ｎフレームに少なくとも１回、第１電極の電位が、撮影時の値からグランドレベルまでの間であって、第１電極と第２電極との電位差がゼロになるタイミングを含むよう、所定の期間内において、第１電極または第２電極の少なくとも一方に印加する電圧を変化させる、撮像装置。
項目８の構成によれば、単位画素セル内の配線自由度を維持しながらも、高輝度残像の抑制を実現し得る。
［項目９］
駆動部は、複数の単位画素セルの全てにおいて、第１電極または第２電極の少なくとも一方に印加する電圧を変化させる、項目８に記載の撮像装置。
項目９の構成によれば、高速な高輝度残像の抑制が可能である。
［項目１０］
複数の単位画素セルは、第１の画素セルと第２の画素セルとを含み、
所定の期間内において、第１の画素セルおよび第２の画素セルの第１電極と第２電極との電位差がゼロになるタイミングは互いに異なる、項目８または９に記載の撮像装置。
項目１０の構成によれば、露光期間中であっても高輝度残像の抑制が可能である。
［項目１１］
駆動部は、複数の単位画素セルの露光期間中に所定の期間を設定する項目８から１０のいずれかに記載の撮像装置。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（撮像装置の回路構成）
図１は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す。図１に示す撮像装置１００は、２次元に配列された複数の単位画素セル１０を含む画素アレイＰＡを有する。図１は、単位画素セル１０が２行２列のマトリクス状に配置された例を模式的に示している。言うまでもないが、撮像装置１００における単位画素セル１０の数および配置は、図１に示す例に限定されない。
各単位画素セル１０は、光電変換部１３および信号検出回路１４を有する。後に図面を参照して説明するように、光電変換部１３は、互いに対向する２つの電極の間に挟まれた光電変換層を有し、入射した光を受けて信号を生成する。光電変換部１３は、その全体が、単位画素セル１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の単位画素セル１０にまたがっていてもよい。信号検出回路１４は、光電変換部１３によって生成された信号を検出する回路である。この例では、信号検出回路１４は、信号検出トランジスタ２４およびアドレストランジスタ２６を含んでいる。信号検出トランジスタ２４およびアドレストランジスタ２６は、典型的には、電界効果トランジスタ（ＦＥＴ）であり、ここでは、信号検出トランジスタ２４およびアドレストランジスタ２６としてＮチャンネルＭＯＳを例示する。
図１において模式的に示すように、信号検出トランジスタ２４の制御端子（ここではゲート）は、光電変換部１３との電気的な接続を有する。光電変換部１３によって生成される信号電荷（正孔または電子）は、信号検出トランジスタ２４のゲートと光電変換部１３との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる。）４１に蓄積される。光電変換部１３の構造の詳細は、後述する。
撮像装置１００は、画素アレイＰＡをローリングシャッタ方式で駆動するために駆動部を備えている。駆動部は、電圧供給回路３２、リセット電圧源３４、垂直走査回路３６、カラム信号処理回路３７および水平信号読み出し回路３８を含む。
各単位画素セル１０の光電変換部１３は、電圧制御線４２との接続をさらに有している。図１に例示する構成において、電圧制御線４２は、電圧供給回路３２に接続されている。電圧供給回路３２は、露光期間と残像抑制期間との間で互いに異なる電圧を対向電極１２に供給する。本明細書において、「露光期間」は、光電変換により生成される正および負の電荷の一方（信号電荷）を電荷蓄積領域に蓄積するための期間を意味し、「電荷蓄積期間」と呼んでもよい。また、本明細書では、撮像装置の動作中であって電圧供給回路３２から供給される前記第１電極の電位が、撮影時の状態からグランドまでの間であって、前記第１電極と前記第２電極との電位差がゼロになるタイミングを含むよう、変化する所定の期間を「残像抑制期間」もしくは「高輝度残像リセット期間」と呼ぶ。電圧供給回路３２は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。
各単位画素セル１０は、電源電圧ＶＤＤを供給する電源線４０との接続を有する。図示するように、電源線４０には、信号検出トランジスタ２４の入力端子（典型的にはドレイン）が接続されている。電源線４０がソースフォロア電源として機能することにより、信号検出トランジスタ２４は、光電変換部１３によって生成された信号を増幅して出力する。
信号検出トランジスタ２４の出力端子（ここではソース）には、アドレストランジスタ２６の入力端子（ここではドレイン）が接続されている。アドレストランジスタ２６の出力端子（ここではソース）は、画素アレイＰＡの列ごとに配置された複数の垂直信号線４７のうちの１つに接続されている。アドレストランジスタ２６の制御端子（ここではゲート）は、アドレス制御線４６に接続されており、アドレス制御線４６の電位を制御することにより、信号検出トランジスタ２４の出力を、対応する垂直信号線４７に選択的に読み出すことができる。
図示する例では、アドレス制御線４６は、垂直走査回路（「行走査回路」とも呼ばれる）３６に接続されている。垂直走査回路３６は、アドレス制御線４６に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位で選択する。これにより、選択された単位画素セル１０の信号の読み出しと、後述する、画素電極のリセットとが実行される。
垂直信号線４７は、画素アレイＰＡからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線４７には、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）３７が接続される。カラム信号処理回路３７は、相関二重サンプリングに代表される雑音抑制信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。図示するように、カラム信号処理回路３７は、画素アレイＰＡにおける単位画素セル１０の各列に対応して設けられる。これらのカラム信号処理回路３７には、水平信号読み出し回路（「列走査回路」とも呼ばれる）３８が接続される。水平信号読み出し回路３８は、複数のカラム信号処理回路３７から水平共通信号線４９に信号を順次読み出す。
図１に例示する構成において、単位画素セル１０は、リセットトランジスタ２８を有する。リセットトランジスタ２８は、例えば、信号検出トランジスタ２４およびアドレストランジスタ２６と同様に、電界効果トランジスタであり得る。以下では、特に断りの無い限り、リセットトランジスタ２８としてＮチャンネルＭＯＳを適用した例を説明する。図示するように、このリセットトランジスタ２８は、リセット電圧Ｖｒを供給するリセット電圧線４４と、電荷蓄積ノード４１との間に接続される。リセットトランジスタ２８の制御端子（ここではゲート）は、リセット制御線４８に接続されており、リセット制御線４８の電位を制御することによって、電荷蓄積ノード４１の電位をリセット電圧Ｖｒにリセットすることができる。この例では、リセット制御線４８が、垂直走査回路３６に接続されている。したがって、垂直走査回路３６がリセット制御線４８に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位でリセットすることが可能である。
この例では、リセットトランジスタ２８にリセット電圧Ｖｒを供給するリセット電圧線４４が、リセット電圧供給回路３４（以下、単に「リセット電圧源３４」と呼ぶ。）に接続されている。リセット電圧源３４は、撮像装置１００の動作時にリセット電圧線４４に所定のリセット電圧Ｖｒを供給可能な構成を有していればよく、上述の電圧供給回路３２と同様に、特定の電源回路に限定されない。電圧供給回路３２およびリセット電圧源３４の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路３２およびリセット電圧源３４の一方または両方が、垂直走査回路３６の一部分であってもよい。あるいは、電圧供給回路３２からの感度制御電圧および／またはリセット電圧源３４からのリセット電圧Ｖｒが、垂直走査回路３６を介して各単位画素セル１０に供給されてもよい。
リセット電圧Ｖｒとして、信号検出回路１４の電源電圧ＶＤＤを用いることも可能である。この場合、各単位画素セル１０に電源電圧を供給する電圧供給回路（図１において不図示）と、リセット電圧源３４とを共通化し得る。また、電源線４０と、リセット電圧線４４を共通化できるので、画素アレイＰＡにおける配線を単純化し得る。ただし、リセット電圧Ｖｒを信号検出回路１４の電源電圧ＶＤＤと異なる電圧とすることにより、撮像装置１００のより柔軟な制御を可能にする。
（単位画素セルのデバイス構造）
図２は、単位画素セル１０の例示的なデバイス構造を模式的に示す。図２に例示する構成では、上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８が、半導体基板２０に形成されている。半導体基板２０は、その全体が半導体である基板に限定されない。半導体基板２０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板２０としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。
半導体基板２０は、不純物領域（ここではＮ型領域）２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓと、単位画素セル１０間の電気的な分離のための素子分離領域２０ｔとを有する。ここでは、素子分離領域２０ｔは、不純物領域２４ｄと不純物領域２８ｄとの間にも設けられている。素子分離領域２０ｔは、例えば所定の注入条件のもとでアクセプターのイオン注入を行うことによって形成される。
不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓは、典型的には、半導体基板２０内に形成された拡散層である。図２に模式的に示すように、信号検出トランジスタ２４は、不純物領域２４ｓおよび不純物領域２４ｄと、ゲート電極２４ｇ（典型的にはポリシリコン電極）とを含む。不純物領域２４ｓは、信号検出トランジスタ２４の例えばソース領域として機能する。不純物領域２４ｄは、信号検出トランジスタ２４の例えばドレイン領域として機能する。不純物領域２４ｓと不純物領域２４ｄとの間に、信号検出トランジスタ２４のチャネル領域が形成される。
同様に、アドレストランジスタ２６は、不純物領域２６ｓおよび不純物領域２４ｓと、アドレス制御線４６（図１参照）に接続されたゲート電極２６ｇ（典型的にはポリシリコン電極）とを含む。この例では、信号検出トランジスタ２４およびアドレストランジスタ２６は、不純物領域２４ｓを共有することによって互いに電気的に接続されている。不純物領域２６ｓは、アドレストランジスタ２６の例えばソース領域として機能する。不純物領域２６ｓは、図２において不図示の垂直信号線４７（図１参照）との接続を有する。
リセットトランジスタ２８は、不純物領域２８ｄおよび２８ｓと、リセット制御線４８（図１参照）に接続されたゲート電極２８ｇ（典型的にはポリシリコン電極）とを含む。不純物領域２８ｓは、リセットトランジスタ２８の例えばソース領域として機能する。不純物領域２８ｓは、図２において不図示のリセット電圧線４４（図１参照）との接続を有する。
半導体基板２０上には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８を覆うように層間絶縁層５０（典型的には二酸化シリコン層）が配置されている。図示するように、層間絶縁層５０中には、配線層５６が配置され得る。配線層５６は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線４７などの配線をその一部に含み得る。層間絶縁層５０中の絶縁層の層数、および、層間絶縁層５０中に配置される配線層５６に含まれる層数は、任意に設定可能であり、図２に示す例に限定されない。
層間絶縁層５０上には、上述の光電変換部１３が配置される。別の言い方をすれば、本開示の実施形態では、画素アレイＰＡ（図１参照）を構成する複数の単位画素セル１０が、半導体基板２０上に形成されている。半導体基板２０上に２次元に配列された複数の単位画素セル１０は、感光領域（画素領域）を形成する。隣接する２つの単位画素セル１０間の距離（画素ピッチ）は、例えば２μｍ程度であり得る。
光電変換部１３は、画素電極（第１電極）１１と、対向電極（第２電極）１２と、これらの間に配置された光電変換層１５とを含む。この例では、対向電極１２および光電変換層１５は、複数の単位画素セル１０にまたがって形成されている。他方、画素電極１１は、単位画素セル１０ごとに設けられており、隣接する他の単位画素セル１０の画素電極１１と空間的に分離されることによって、他の単位画素セル１０の画素電極１１から電気的に分離されている。
対向電極１２は、典型的には、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５において光が入射される側に配置される。したがって、光電変換層１５には、対向電極１２を透過した光が入射する。なお、撮像装置１００によって検出される光は、可視光の波長範囲（例えば、３８０ｎｍ以上７８０ｎｍ以下）内の光に限定されない。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。対向電極１２には、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ2、ＴｉＯ2、ＺｎＯ2などの透明導電性酸化物（Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｎｇ Ｏｘｉｄｅ（ＴＣＯ））を用いることができる。
光電変換層１５は、入射する光を受けて正孔−電子対を発生させる。光電変換層１５は、典型的には、有機半導体材料から形成される。光電変換層１５を構成する材料の具体例は、後述する。
図１を参照して説明したように、対向電極１２は、電圧供給回路３２に接続された電圧制御線４２との接続を有する。また、ここでは、対向電極１２は、複数の単位画素セル１０にまたがって形成されている。したがって、電圧制御線４２を介して、電圧供給回路３２から所望の大きさの感度制御電圧を複数の単位画素セル１０の間に一括して印加することが可能である。なお、電圧供給回路３２から所望の大きさの感度制御電圧を印加することができれば、対向電極１２は、単位画素セル１０ごとに分離して設けられていてもよい。同様に、光電変換層１５が単位画素セル１０ごとに分離して設けられていてもよい。
画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔−電子対のうち、正孔および電子のいずれか一方を、画素電極１１によって収集することができる。例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に収集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。
対向電極１２に対向する画素電極１１は、対向電極１２と画素電極１１との間に適切なバイアス電圧が与えられることにより、光電変換層１５において光電変換によって発生した正および負の電荷のうちの一方を収集する。画素電極１１は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
画素電極１１を遮光性の電極としてもよい。例えば、画素電極１１として、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。画素電極１１を遮光性の電極とすることにより、半導体基板２０に形成されたトランジスタ（この例では信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８の少なくともいずれか）のチャネル領域または不純物領域への、光電変換層１５を通過した光の入射を抑制し得る。上述の配線層５６を利用して層間絶縁層５０内に遮光膜を形成してもよい。半導体基板２０に形成されたトランジスタのチャネル領域への光の入射を抑制することにより、トランジスタの特性のシフト（例えば閾値電圧の変動）などを抑制し得る。また、半導体基板２０に形成された不純物領域への光の入射を抑制することにより、不純物領域における意図しない光電変換によるノイズの混入を抑制し得る。このように、半導体基板２０への光の入射の抑制は、撮像装置１００の信頼性の向上に貢献する。
図２に模式的に示すように、画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５４を介して、信号検出トランジスタ２４のゲート電極２４ｇに接続されている。言い換えれば、信号検出トランジスタ２４のゲートは、画素電極１１との電気的な接続を有する。プラグ５２、配線５３は、例えば銅などの金属から形成され得る。プラグ５２、配線５３およびコンタクトプラグ５４は、信号検出トランジスタ２４と光電変換部１３との間の電荷蓄積ノード４１（図１参照）の少なくとも一部を構成する。配線５３は、配線層５６の一部であり得る。また、画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５５を介して、不純物領域２８ｄにも接続されている。図２に例示する構成において、信号検出トランジスタ２４のゲート電極２４ｇ、プラグ５２、配線５３、コンタクトプラグ５４および５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、画素電極１１によって収集された信号電荷を蓄積する電荷蓄積領域として機能する。
画素電極１１によって信号電荷が収集されることにより、電荷蓄積領域に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ２４のゲートに印加される。信号検出トランジスタ２４は、この電圧を増幅する。信号検出トランジスタ２４によって増幅された電圧が、信号電圧としてアドレストランジスタ２６を介して選択的に読み出される。
（光電変換層）
以下、光電変換層１５の構成の例を説明する。
光電変換層１５は、典型的には、半導体材料を含む。ここでは、半導体材料として、有機半導体材料を用いる。
光電変換層１５は、例えば、下記一般式（１）で表されるスズナフタロシアニン（以下、単に「スズナフタロシアニン」と呼ぶことがある）を含む。
Figure 2017135703
一般式（１）中、Ｒ1〜Ｒ24は、独立して、水素原子または置換基を表す。置換基は、特定の置換基に限定されない。置換基は、重水素原子、ハロゲン原子、アルキル基（シクロアルキル基、ビシクロアルキル基、トリシクロアルキル基を含む）、アルケニル基（シクロアルケニル基、ビシクロアルケニル基を含む）、アルキニル基、アリール基、複素環基（ヘテロ環基といってもよい）、シアノ基、ヒドロキシ基、ニトロ基、カルボキシ基、アルコキシ基、アリールオキシ基、シリルオキシ基、ヘテロ環オキシ基、アシルオキシ基、カルバモイルオキシ基、アルコキシカルボニルオキシ基、アリールオキシカルボニルオキシ基、アミノ基（アニリノ基を含む）、アンモニオ基、アシルアミノ基、アミノカルボニルアミノ基、アルコキシカルボニルアミノ基、アリールオキシカルボニルアミノ基、スルファモイルアミノ基、アルキルスルホニルアミノ基、アリールスルホニルアミノ基、メルカプト基、アルキルチオ基、アリールチオ基、ヘテロ環チオ基、スルファモイル基、スルホ基、アルキルスルフィニル基、アリールスルフィニル基、アルキルスルホニル基、アリールスルホニル基、アシル基、アリールオキシカルボニル基、アルコキシカルボニル基、カルバモイル基、アリールアゾ基、ヘテロ環アゾ基、イミド基、ホスフィノ基、ホスフィニル基、ホスフィニルオキシ基、ホスフィニルアミノ基、ホスホノ基、シリル基、ヒドラジノ基、ウレイド基、ボロン酸基（−Ｂ（ＯＨ）2）、ホスファト基（−ＯＰＯ（ＯＨ）2）、スルファト基（−ＯＳＯ3Ｈ）、または、その他の公知の置換基であり得る。
上述の一般式（１）で表されるスズナフタロシアニンとしては、市販されている製品を用いることができる。あるいは、上述の一般式（１）で表されるスズナフタロシアニンは、例えば特開２０１０−２３２４１０号公報に示されているように、下記の一般式（２）で表されるナフタレン誘導体を出発原料として合成することができる。一般式（２）中のＲ25〜Ｒ30は、一般式（１）におけるＲ1〜Ｒ24と同様の置換基であり得る。
Figure 2017135703
上述の一般式（１）で表されるスズナフタロシアニンにおいて、分子の凝集状態の制御のし易さの観点から、Ｒ1〜Ｒ24のうち、８個以上が水素原子または重水素原子であると有益であり、Ｒ1〜Ｒ24のうち、１６個以上が水素原子または重水素原子であるとより有益であり、全てが水素原子または重水素原子であるとさらに有益である。さらに、以下の式（３）で表されるスズナフタロシアニンは、合成の容易さの観点で有利である。
Figure 2017135703
上述の一般式（１）で表されるスズナフタロシアニンは、概ね２００ｎｍ以上１１００ｎｍ以下の波長帯域に吸収を有する。例えば、上述の式（３）で表されるスズナフタロシアニンは、図３に示すように、波長が概ね８７０ｎｍの位置に吸収ピークを有する。図３は、上述の式（３）で表されるスズナフタロシアニンを含む光電変換層における吸収スペクトルの一例である。なお、吸収スペクトルの測定においては、石英基板上に光電変換層（厚さ：３０ｎｍ）が積層されたサンプルを用いている。
図３からわかるように、スズナフタロシアニンを含む材料から形成された光電変換層は、近赤外領域に吸収を有する。すなわち、光電変換層１５を構成する材料として、スズナフタロシアニンを含む材料を選択することにより、例えば、近赤外線を検出可能な光センサを実現し得る。
図４は、光電変換層１５の構成の一例を模式的に示す。図４に例示する構成において、光電変換層１５は、正孔ブロッキング層１５ｈと、上述の一般式（１）で表されるスズナフタロシアニンを含む有機半導体材料を用いて形成された光電変換構造１５Ａと、電子ブロッキング層１５ｅとを有する。正孔ブロッキング層１５ｈは、光電変換構造１５Ａおよび対向電極１２の間に配置されており、電子ブロッキング層１５ｅは、光電変換構造１５Ａおよび画素電極１１の間に配置されている。
図４に示す光電変換構造１５Ａは、ｐ型半導体およびｎ型半導体の少なくとも一方を含む。図４に例示する構成では、光電変換構造１５Ａは、ｐ型半導体層１５０ｐと、ｎ型半導体層１５０ｎと、ｐ型半導体層１５０ｐおよびｎ型半導体層１５０ｎの間に挟まれた混合層１５０ｍとを有する。ｐ型半導体層１５０ｐは、電子ブロッキング層１５ｅと混合層１５０ｍとの間に配置されており、光電変換および／または正孔輸送の機能を有する。ｎ型半導体層１５０ｎは、正孔ブロッキング層１５ｈと混合層１５０ｍとの間に配置されており、光電変換および／または電子輸送の機能を有する。後述するように、混合層１５０ｍがｐ型半導体およびｎ型半導体の少なくとも一方を含んでいてもよい。
ｐ型半導体層１５０ｐおよびｎ型半導体層１５０ｎは、それぞれ、有機ｐ型半導体および有機ｎ型半導体を含む。すなわち、光電変換構造１５Ａは、上述の一般式（１）で表されるスズナフタロシアニンを含む有機光電変換材料と、有機ｐ型半導体および有機ｎ型半導体の少なくとも一方とを含む。
有機ｐ型半導体（化合物）は、ドナー性有機半導体（化合物）であり、主に正孔輸送性有機化合物に代表され、電子を供与しやすい性質がある有機化合物をいう。さらに詳しくは、有機ｐ型半導体（化合物）は、２つの有機材料を接触させて用いたときにイオン化ポテンシャルの小さい方の有機化合物をいう。したがって、ドナー性有機化合物としては、電子供与性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、トリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物、スチリルアミン化合物、ヒドラゾン化合物、トリフェニルメタン化合物、カルバゾール化合物、ポリシラン化合物、チオフェン化合物、フタロシアニン化合物、シアニン化合物、メロシアニン化合物、オキソノール化合物、ポリアミン化合物、インドール化合物、ピロール化合物、ピラゾール化合物、ポリアリーレン化合物、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、ドナー性有機半導体は、これらに限らず、上述したように、ｎ型（アクセプター性）化合物として用いた有機化合物よりもイオン化ポテンシャルの小さい有機化合物であればドナー性有機半導体として用い得る。上述のスズナフタロシアニンは、有機ｐ型半導体材料の一例である。
有機ｎ型半導体（化合物）は、アクセプター性有機半導体（化合物）であり、主に電子輸送性有機化合物に代表され、電子を受容しやすい性質がある有機化合物をいう。さらに詳しくは、有機ｎ型半導体（化合物）は、２つの有機化合物を接触させて用いたときに電子親和力の大きい方の有機化合物をいう。したがって、アクセプター性有機化合物としては、電子受容性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、フラーレン、フラーレン誘導体、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、窒素原子、酸素原子、硫黄原子を含有する５ないし７員のヘテロ環化合物（例えばピリジン、ピラジン、ピリミジン、ピリダジン、トリアジン、キノリン、キノキサリン、キナゾリン、フタラジン、シンノリン、イソキノリン、プテリジン、アクリジン、フェナジン、フェナントロリン、テトラゾール、ピラゾール、イミダゾール、チアゾール、オキサゾール、インダゾール、ベンズイミダゾール、ベンゾトリアゾール、ベンゾオキサゾール、ベンゾチアゾール、カルバゾール、プリン、トリアゾロピリダジン、トリアゾロピリミジン、テトラザインデン、オキサジアゾール、イミダゾピリジン、ピラリジン、ピロロピリジン、チアジアゾロピリジン、ジベンズアゼピン、トリベンズアゼピンなど）、ポリアリーレン化合物、フルオレン化合物、シクロペンタジエン化合物、シリル化合物、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、これらに限らず、上述したように、ｐ型（ドナー性）有機化合物として用いた有機化合物よりも電子親和力の大きな有機化合物であればアクセプター性有機半導体として用い得る。
混合層１５０ｍは、例えば、ｐ型半導体およびｎ型半導体を含むバルクヘテロ接合構造層であり得る。バルクへテロ接合構造を有する層として混合層１５０ｍを形成する場合、上述の一般式（１）で表されるスズナフタロシアニンをｐ型半導体材料として用い得る。ｎ型半導体材料としては、例えば、フラーレンおよび／またはフラーレン誘導体を用いることができる。ｐ型半導体層１５０ｐを構成する材料が、混合層１５０ｍに含まれるｐ型半導体材料と同じであると有益である。同様に、ｎ型半導体層１５０ｎを構成する材料が、混合層１５０ｍに含まれるｎ型半導体材料と同じであると有益である。バルクへテロ接合構造は、特許第５５５３７２７号公報において詳細に説明されている。参考のため、特許第５５５３７２７号公報の開示内容の全てを本明細書に援用する。
検出を行いたい波長域に応じて適切な材料を用いることにより、所望の波長域に感度を有する撮像装置を実現し得る。光電変換層１５は、アモルファスシリコンなどの無機半導体材料を含んでいてもよい。光電変換層１５は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。以下では、スズナフタロシアニンとＣ６０とを共蒸着することによって得られたバルクヘテロ接合構造を光電変換層１５に適用した例を説明する。
（撮像装置の動作）
図５は、本開示の実施形態に係る撮像装置における動作の一例を説明するためのタイミングチャートである。図５中のグラフ（ａ）は、垂直同期信号Ｖｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｂ）は、水平同期信号Ｈｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｃ）は、電圧制御線４２を介して電圧供給回路３２から対向電極１２に印加される電圧Ｖｂの時間的変化の一例を示す。グラフ（ｄ）は、画素電極１１の電位を基準としたときの対向電極１２の電位φの時間的変化を示す。グラフ（ｅ）は、画素アレイＰＡ（図１参照）の各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図１、図２および図５を参照しながら、撮像装置１００における動作の一例を説明する。簡単のため、ここでは、画素アレイＰＡに含まれる画素の行数が、第Ｒ０行〜第Ｒ７行の合計８行である場合における動作の例を説明する。
画像の取得においては、まず、画素アレイＰＡ中の各単位画素セル１０の電荷蓄積領域のリセットと、リセット後の画素信号の読み出しとが実行される。例えば、図５に示すように、垂直同期信号Ｖｓｓに基づき、第Ｒ０行に属する複数の画素のリセットを開始する（時刻ｔ０）。なお、図５中の網点で示す矩形は、信号の読み出し期間を模式的に表している。この読み出し期間は、単位画素セル１０の電荷蓄積領域の電位をリセットするためのリセット期間をその一部に含み得る。
第Ｒ０行に属する画素のリセットにおいては、第Ｒ０行のアドレス制御線４６の電位の制御により、そのアドレス制御線４６にゲートが接続されているアドレストランジスタ２６をＯＮとする。さらに、第Ｒ０行のリセット制御線４８の電位の制御により、そのリセット制御線４８にゲートが接続されているリセットトランジスタ２８をＯＮとする。これにより、電荷蓄積ノード４１とリセット電圧線４４とが接続され、電荷蓄積領域にリセット電圧Ｖｒが供給される。すなわち、信号検出トランジスタ２４のゲート電極２４ｇおよび光電変換部１３の画素電極１１の電位が、リセット電圧Ｖｒにリセットされる。その後、垂直信号線４７を介して、第Ｒ０行の単位画素セル１０からリセット後の画素信号を読み出す。このときに得られる画素信号は、リセット電圧Ｖｒの大きさに対応した画素信号である。画素信号の読み出し後、リセットトランジスタ２８およびアドレストランジスタ２６をＯＦＦとする。
この例では、図５に模式的に示すように、水平同期信号Ｈｓｓにあわせて、第Ｒ０行〜第Ｒ７行の各行に属する画素のリセットを行単位で順次に実行する。つまり、画素アレイＰＡはローリングシャッタ方式で駆動される。以下では、水平同期信号Ｈｓｓのパルスの間隔、換言すれば、ある行が選択されてから次の行が選択されるまでの期間を「１Ｈ期間」と呼ぶことがある。この例では、例えば時刻ｔ０から時刻ｔ１までの期間が１Ｈ期間に相当する。
図５に示すように、画像取得の開始から、画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しが終了するまでの期間（時刻ｔ０〜ｔ９）においては、撮影時の電圧Ｖｅが、電圧供給回路３２から対向電極１２に印加されている。電圧Ｖｅは、例えば１０Ｖ程度である。
画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しの終了後、水平同期信号Ｈｓｓに基づき、高輝度残像リセット期間を開始する（時刻ｔ９）。図５のグラフ（ｅ）中、白の矩形は、各行における高輝度残像リセット期間を模式的に表している。高輝度残像リセット期間は、電圧供給回路３２が、対向電極１２に印加する電圧を電圧Ｖｅから変化させることによって開始される。本実施形態では、高輝度残像リセット期間の開始時刻ｔ９から終了時刻ｔ１３にかけて、対向電極１２に印加する電圧を、電圧Ｖｅから電圧Ｖ３まで徐々に低下させる。また、高輝度残像リセット期間の終了タイミングである時刻ｔ１３と同時に、電圧をＶ３からＶｅに戻している。電圧Ｖ３は、典型的には、画素電極１１の電位を基準としたときの対向電極１２の電位が０Ｖ以下となるような電圧（例えば０Ｖ程度）である。なお、電圧Ｖ３は、０Ｖに限定されない。
光電変換層１５に０Ｖのバイアス電圧が印加された状態では、光電変換層１５に蓄積された高輝度残像電荷がほとんど消失する。これは、バイアス電圧が０Ｖであることによって、光の照射によって光電変換層１５に生じた正孔および電子対が画素電極１１および対向電極１２へ移動して分離されることなく、速やかに再結合して消滅するためであると推測される。対向電極１２と画素電極１１との電位差を０Ｖに設定すること、つまり、光電変換層１５に印加されるバイアス電圧を０Ｖに設定することにより、高輝度残像電荷を速やかに消失し得るということは、本発明者らによってはじめて見出された知見である。高輝度残像リセット期間における光電変換層１５内の高輝度残像電荷（信号電荷）の消失は、光電変換層１５内における電荷のキャンセルである。そのため、高輝度残像電荷の消失は、電荷蓄積ノード４１に蓄積されている信号電荷にはほとんど影響を与えない。
電圧供給回路３２が、対向電極１２に印加する電圧を再び電圧Ｖｅに切り替えることにより、高輝度残像リセット期間が終了する（時刻ｔ１３）。このように、本開示の実施形態では、対向電極１２に印加する電圧が電圧Ｖｅと電圧Ｖ３との間で切り替えられることによって、露光期間と高輝度残像リセット期間とが切り替えられる。図５からわかるように、この例では、高輝度残像リセット期間の開始（時刻ｔ９）および終了（時刻ｔ１３）は、画素アレイＰＡに含まれる全ての画素において共通である。
次に、水平同期信号Ｈｓｓに基づき、画素アレイＰＡの各行に属する画素からの信号電荷の読み出しを行う。この例では、時刻ｔ１５から、第Ｒ０行〜第Ｒ７行の各行に属する画素からの信号電荷の読み出しが行単位で順次に実行されている。以下では、ある行に属する画素が選択されてから、その行に属する画素が再び選択されるまでの期間を「１Ｖ期間」と呼ぶことがある。この例では、時刻ｔ０から時刻ｔ１５までの期間が１Ｖ期間に相当する。
高輝度残像リセット期間と露光期間の終了後における、第Ｒ０行に属する画素からの信号電荷の読み出しにおいては、第Ｒ０行のアドレストランジスタ２６をＯＮとする。これにより、露光期間において電荷蓄積領域に蓄積された電荷量に対応した画素信号が垂直信号線４７に出力される。画素信号の読み出しに続けて、リセットトランジスタ２８をＯＮとして画素のリセットを行ってもよい。画素信号の読み出し後、アドレストランジスタ２６（およびリセットトランジスタ２８）をＯＦＦとする。画素アレイＰＡの各行に属する画素からの信号電荷の読み出し後、時刻ｔ０と時刻ｔ９との間において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
このように、本開示の実施形態では、高輝度残像リセット期間の開始および終了が、対向電極１２に印加される電圧Ｖｂによって制御される。すなわち、本開示の実施形態によれば、特許文献１のように単位画素セル内の配線層を画素電極の直下のみに配置することなく、電圧Ｖｂの制御によって高輝度残像の抑制を実現し得る。そのため、本開示の実施形態では、より高速な動作が可能である。また本開示の実施形態では、各単位画素セル１０の配線自由度を阻害しないため、画素の微細化にも有利である。
また、画素アレイＰＡの各行のリセットと信号読み出しとの間の露光期間中に高輝度残像リセット期間を設けることができるため、フレームレート等を低下させることなく、高輝度残像を抑制することができる。
また、ローリングシャッタ方式で露光および信号電荷の読出しを行うためには、画素アレイＰＡは行ごとに駆動される。つまり、画素アレイＰＡの各行ごとの露光および信号読み出しのタイミングは異なる。一方、高輝度残像リセットは、電圧供給回路３２が、画素アレイＰＡのすべての画素セル１０の対向電極の電圧を同時に変化させることによって、すべての画素セル１０に同時に行われる。しかし、上述したように、高輝度残像リセットは、電荷蓄積ノード４１に蓄積されている信号電荷には影響を与えない。このため、画素アレイＰＡの露光時間は、１Ｖ期間から高輝度残像リセット期間を引いた長さであり、各行の露光時間は一定である。
高輝度残像リセット期間を設ける頻度は、高輝度残像をどの程度抑制するか等、撮像装置の用途または使用に応じて決定し得る。例えば、１フレームごとに高輝度残像リセット期間を設けてもよいし、２以上の整数であるＮフレームごとに１回高輝度残像リセット期間を設けてもよい。また、入射する光や撮影シーン等に応じて自動で、または、ユーザによる設定によって、高輝度残像リセット期間の頻度を変更し得るように構成してもよい。
また、上記実施形態では、高輝度残像リセット期間中、対向電極１２に印加する電圧を変化させている。しかし、高輝度残像リセット期間中において光電変換層に印加される電圧が０Ｖとなるタイミングが存在するかぎり、画素電極１１に印加する電圧を変化させてもよいし、画素電極１１に印加する電圧および対向電極１２に印加する電圧の両方を変化させてもよい。例えば、リセットトランジスタ２８をＯＮにした状態でリセット電圧Ｖｒを変化させることにより、電荷蓄積部の電圧、すなわち画素電極の電圧を変化させてもよい。
（撮像装置の他の動作例）
図６は本開示の実施形態に係る撮像装置における他の動作例を説明するための図である。図５と同様、図６中のグラフ（ａ）は、垂直同期信号Ｖｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｂ）は、水平同期信号Ｈｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｃ）は、電圧制御線４２を介して電圧供給回路３２から対向電極１２に印加される電圧Ｖｂの時間的変化の一例を示す。グラフ（ｄ）は、画素電極１１の電位を基準としたときの対向電極１２の電位φの時間的変化を示す。グラフ（ｅ）は、画素アレイＰＡの各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図１、図２および図６を参照しながら、撮像装置１００における他の動作例を説明する。前述の説明と同様、画素アレイＰＡに含まれる画素の行数が、第Ｒ０行〜第Ｒ７行の合計８行である場合における動作の例を説明する。
全ての画素のリセットにおいては、画素アレイＰＡ中の各単位画素セル１０の電荷蓄積領域のリセットを全ての行で同時に実行する。例えば、図６に示すように、垂直同期信号Ｖｓｓに基づき、第Ｒ０行から第Ｒ７行に属する複数の画素のリセットを開始する（時刻ｔ０からｔ２）。図６中の黒塗りの矩形が、単位画素セル１０の電荷蓄積領域の電位をリセットするためのリセット期間を示している。
全ての画素のリセット、つまり第Ｒ０行から第Ｒ７行に属する画素のリセットにおいては、第Ｒ０行から第Ｒ７行のアドレス制御線４６の電位の制御により、そのアドレス制御線４６にゲートが接続されているアドレストランジスタ２６をＯＮとする。さらに、第Ｒ０行から第Ｒ７行のリセット制御線４８の電位の制御により、そのリセット制御線４８にゲートが接続されているリセットトランジスタ２８をＯＮとする。これにより、電荷蓄積ノード４１とリセット電圧線４４とが接続され、電荷蓄積領域にリセット電圧Ｖｒが供給される。すなわち、信号検出トランジスタ２４のゲート電極２４ｇおよび光電変換部１３の画素電極１１の電位が、リセット電圧Ｖｒにリセットされる。その後、リセットトランジスタ２８およびアドレストランジスタ２６をＯＦＦとする。
画素アレイＰＡの全ての行のリセット終了後、水平同期信号Ｈｓｓに基づき、高輝度残像リセット期間を開始する（時刻ｔ２）。
図６のグラフ（ｅ）中、白の矩形は、各行における高輝度残像リセット期間を表している。高輝度残像リセット期間は、電圧供給回路３２が、対向電極１２に印加する電圧を電圧Ｖｅとは異なる電圧Ｖ３に切り替えることによって開始される。本実施形態では、高輝度残像リセット期間の開始時刻ｔ２において、対向電極１２に印加する電圧を、電圧Ｖｅから電圧Ｖ３に切替え、高輝度残像リセット期間中対向電極１２に印加する電圧をＶ３に保持する。その後、高輝度残像リセット期間の終了時刻ｔ６で、電圧をＶ３からＶｅに戻している。電圧Ｖ３は、典型的には、画素電極１１と対向電極１２との間の電位差が０Ｖとなるような電圧（例えば０Ｖ程度）である。なお、電圧Ｖ３は、０Ｖに限定されない。
このように、本開示の実施形態では、画素アレイＰＡの全ての行のリセットを同時に実行し、その直後に高輝度残像リセットを実行することで、すべての画素でほぼ同時に高輝度残像電荷が消失するため、より高速な高輝度残像の抑制を実現しうる。また、高輝度残像リセット期間中、光電変換層１５に印加する電圧を０Ｖに維持し得るため、光電変換層１５中の正孔電子対が再結合し得る状態を長く維持することが可能となり、より確実に高輝度残像電荷を消失させることができる。
図７は、本開示の実施形態に係る撮像装置におけるさらに他の動作例を説明するための図である。図５と同様、図７中のグラフ（ａ）は、垂直同期信号Ｖｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｂ）は、水平同期信号Ｈｓｓの立ち下がり（または立ち上がり）のタイミングを示す。グラフ（ｃ）は、電圧制御線４２を介して電圧供給回路３２から対向電極１２に印加される電圧Ｖｂの時間的変化の一例を示す。グラフ（ｄ）は、画素電極１１の電位を基準としたときの第Ｒ０行における対向電極１２の電位φＲ０の時間的変化を示す。グラフ（ｅ）は、画素電極１１の電位を基準としたときの第Ｒ１行における対向電極１２の電位φＲ１の時間的変化を示す。グラフ（ｆ）は、画素アレイＰＡの各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図１、図２および図７を参照しながら、撮像装置１００におけるさらに他の動作例を説明する。前述の説明と同様、画素アレイＰＡに含まれる画素の行数が、第Ｒ０行〜第Ｒ７行の合計８行である場合における動作の例を説明する。
画像の取得においては、まず、画素アレイＰＡ中の各単位画素セル１０の電荷蓄積領域のリセットと、リセット後の画素信号の読み出しとが実行される。例えば、図７に示すように、垂直同期信号Ｖｓｓに基づき、第Ｒ０行に属する複数の画素のリセットを開始する（時刻ｔ０）。なお、図７のグラフ（ｆ）中の網点で示す矩形は、信号の読み出し期間を模式的に表している。この読み出し期間は、単位画素セル１０の電荷蓄積領域の電位をリセットするためのリセット期間をその一部に含み得る。
第Ｒ０行に属する画素のリセットにおいては、第Ｒ０行のアドレス制御線４６の電位の制御により、そのアドレス制御線４６にゲートが接続されているアドレストランジスタ２６をＯＮとする。さらに、第Ｒ０行のリセット制御線４８の電位の制御により、そのリセット制御線４８にゲートが接続されているリセットトランジスタ２８をＯＮとする。これにより、電荷蓄積ノード４１とリセット電圧線４４とが接続され、電荷蓄積領域にリセット電圧Ｖｒが供給される。すなわち、信号検出トランジスタ２４のゲート電極２４ｇおよび光電変換部１３の画素電極１１の電位が、リセット電圧Ｖｒにリセットされる。その後、垂直信号線４７を介して、第Ｒ０行の単位画素セル１０からリセット後の画素信号を読み出す。このときに得られる画素信号は、リセット電圧Ｖｒの大きさに対応した画素信号である。画素信号の読み出し後、リセットトランジスタ２８およびアドレストランジスタ２６をＯＦＦとする。
この例では、図７に模式的に示すように、水平同期信号Ｈｓｓにあわせて、第Ｒ０行〜第Ｒ７行の各行に属する画素のリセットを行単位で順次に実行する。
図７に示すように、画像取得の開始から、画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しが終了するまでの期間（時刻ｔ０〜ｔ９）においては、撮影時の電圧Ｖｅが、電圧供給回路３２から対向電極１２に印加されている。電圧Ｖｅは、例えば１０Ｖ程度である。
画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しの終了後、水平同期信号Ｈｓｓに基づき、高輝度残像リセット期間を開始する（時刻ｔ９）。
図７のグラフ（ｆ）中、白の矩形は、各行における高輝度残像リセット期間を模式的に表している。高輝度残像リセット期間は、図５を参照して説明したように、電圧供給回路３２が、対向電極１２に印加する電圧を電圧Ｖｅから変化させることによって開始される。具体的には、高輝度残像リセット期間の開始時刻ｔ９から終了時刻ｔ１３にかけて、対向電極１２に印加する電圧を、電圧Ｖｅから電圧Ｖ３まで徐々に低下させる。また、高輝度残像リセット期間の終了タイミングである時刻ｔ１３と同時に、電圧をＶ３からＶｅに戻している。電圧Ｖ３は、典型的には、画素電極１１の電位を基準としたときの対向電極１２の電位が０Ｖ以下となるような電圧（例えば０Ｖ程度）である。なお、電圧Ｖ３は、０Ｖに限定されない。
画素アレイＰＡのＲ０行とＲ１行とで、入射する光の強度が大きく異なる場合もあり得る。あるいは、例えば、時刻ｔ０からｔ３の間で画素アレイＰＡに入射する光の強度が大きく変化する場合もあり得る。このような場合には、Ｒ０行の画素セルの電荷蓄積領域に蓄積される電荷量と、Ｒ１行の画素セルの電荷蓄積領域に蓄積される電荷量とは大きく異なり得る。画素電極１１の電位は電荷蓄積領域に蓄積された電荷量に応じて変化するため、図７のグラフ（ｄ）および（ｅ）に示すように、対向電極１２に印加する電圧が全画素セルにおいて同じであっても、画素電極１１の電位を基準としたときの対向電極１２の電位φは時刻ｔ９において異なる。したがって、高輝度残像リセット期間の開始後、φＲ０が０ＶとなるタイミングｔＲ０と、φＲ１が０ＶとなるタイミングｔＲ１とは異なる。しかし、このような場合であっても、画素電極１１の電位を基準としたときの対向電極１２の電位φが、高輝度残像リセット期間中のいずれかのタイミングで０ＶになるようにＶ３を設定することにより、高輝度残像電荷を消失させることができる。
電圧供給回路３２が対向電極１２に印加する電圧を再び電圧Ｖｅに切り替えることにより、高輝度残像リセット期間が終了する（時刻ｔ１３）。このように、本開示の実施形態では、対向電極１２に印加する電圧が電圧Ｖｅと電圧Ｖ３との間で切り替えられることによって、露光期間と高輝度残像リセット期間とが切り替えられる。
次に、水平同期信号Ｈｓｓに基づき、画素アレイＰＡの各行に属する画素からの信号電荷の読み出しを行う。この例では、時刻ｔ１５から、第Ｒ０行〜第Ｒ７行の各行に属する画素からの信号電荷の読み出しが行単位で順次に実行されている。
高輝度残像リセット期間と露光期間の終了後における、第Ｒ０行に属する画素からの信号電荷の読み出しにおいては、第Ｒ０行のアドレストランジスタ２６をＯＮとする。これにより、露光期間において電荷蓄積領域に蓄積された電荷量に対応した画素信号が垂直信号線４７に出力される。画素信号の読み出しに続けて、リセットトランジスタ２８をＯＮとして画素のリセットを行ってもよい。画素信号の読み出し後、アドレストランジスタ２６（およびリセットトランジスタ２８）をＯＦＦとする。画素アレイＰＡの各行に属する画素からの信号電荷の読み出し後、時刻ｔ０と時刻ｔ９との間において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
このように、本開示の実施形態では、露光期間中に高輝度残像リセットを行う場合であって、画素セルごとに画素電極の電位が異なる場合においても、画素電極を基準としたときの対向電極の電位が０Ｖとなるタイミングを生じさせることができる。これにより、高輝度残像電荷を消失させることができ、高輝度残像を抑制することができる。
本開示の撮像装置は、例えばイメージセンサなどに適用可能である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。車両搭載用カメラとしては、例えば、車両が安全に走行するための制御を行う制御装置に対する入力装置として利用され得る。あるいは、オペレータが車両を安全に走行させるための支援に利用され得る。
１０ 単位画素セル
１１ 画素電極
１２ 対向電極
１３ 光電変換部
１４ 信号検出回路
１５ 光電変換層
１５Ａ 光電変換構造
１５ｅ 電子ブロッキング層
１５ｈ 正孔ブロッキング層
２０ 半導体基板
２０ｔ 素子分離領域
２４ｄ、２４ｓ、２６ｓ、２８ｄ、２８ｓ 不純物領域
２４ 信号検出トランジスタ
２６ アドレストランジスタ
２８ リセットトランジスタ
２４ｇ、２６ｇ、２８ｇ ゲート電極
３２ 電圧供給回路
３４ リセット電圧源（リセット電圧供給回路）
３６ 垂直走査回路
４０ 電源線
４１ 電荷蓄積ノード
４２ 感度制御線
５０ 層間絶縁層
４４ リセット電圧線
４６ アドレス制御線
４７ 垂直信号線
４８ リセット制御線

Claims (7)

  1. 第１電極、
    前記第１電極に対向する第２電極、
    前記第１電極と前記第２電極との間の第１光電変換層、および
    前記第１電極に接続され、前記第１光電変換層で発生した第１信号電荷を検出する第１信号検出回路
    を含む第１単位画素セルと、
    電圧供給回路と、
    を備え、
    前記電圧供給回路は、前記第１単位画素セルが前記第１信号電荷を蓄積する第１期間において、前記第２電極に第１電圧を印加し、
    前記電圧供給回路は、前記第１電極と前記第２電極との電位差がゼロになるタイミングを含むように、前記第１期間とは異なる第２期間において、前記第１電極または前記第２電極の少なくとも一方に第２電圧を印加する、撮像装置。
  2. 前記第１光電変換層は、有機半導体材料を含む、請求項１に記載の撮像装置。
  3. 前記第２電圧は、前記第２期間内において変化する電圧である、請求項１または２に記載の撮像装置。
  4. 第３電極、
    前記第３電極に対向する第４電極、
    前記第３電極と前記第４電極との間の第２光電変換層、および
    前記第３電極に接続され、前記第２光電変換層で発生した第２信号電荷を検出する第２信号検出回路、
    を含む第２単位画素セルをさらに備え、
    前記電圧供給回路は、前記第２単位画素セルが前記第２信号電荷を蓄積する第３期間において、前記第４電極に前記第１電圧を印加し、
    前記電圧供給回路は、前記第３電極と前記第４電極との電位差がゼロになるタイミングを含むように、前記第２期間において、前記第３電極または前記第４電極の少なくとも一方に前記第２電圧を印加し、
    前記第１単位画素セルにおいて前記第１電極と前記第２電極との電位差がゼロになるタイミングと、前記第２単位画素セルにおいて前記第３電極と前記第４電極との電位差がゼロになるタイミングとは、互いに異なる、請求項１から３のいずれか１項に記載の撮像装置。
  5. 前記第２光電変換層は、有機半導体材料を含む、請求項４に記載の撮像装置。
  6. 前記第２期間は、所定のフレームに対応する前記第１期間の途中に設けられている、請求項１から５のいずれか１項に記載の撮像装置。
  7. 前記第１単位画素セルは、行および列に沿って２次元に配置される複数の単位画素セルの中の１つであり、
    前記複数の単位画素セルは、前記行ごとに異なるタイミングで信号が読み出される、請求項１に記載の撮像装置。
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