JP6899527B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
近年、有機光電変換層を備えた撮像素子が開発されている。
特許文献1は、以下のことを開示している。有機光電変換層で生成する信号電荷は、有機光電変換層中での移動速度が小さいため、高輝度光が有機光電変換層に入射した場合、残像(以下、単に「高輝度残像」と呼ぶ)を生じやすい。残像の原因は残留電荷の発生であり、それを抑制するためには、画素電極間の直下に配線を配置しないことが望ましい。画素電極間の直下に配線を配置しないことにより、画素電極間の有機光電変換層内において、画素電極に向かう方向の電界強度を強めることができる。それにより、信号電荷が画素電極に捕集されるのに要する時間を短縮することができ、高輝度残像を低減することができる。
特開2013−84789号公報
撮像素子において、高輝度残像を抑制することが求められている。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。 第1電極、第1電極に対向する第2電極、第1電極と第2電極との間の第1光電変換層、および第1電極に接続され、第1光電変換層で発生した第1信号電荷を検出する第1信号検出回路を含む第1単位画素セルと、電圧供給回路と、を備え、電圧供給回路は、第1単位画素セルが第1信号電荷を蓄積する第1期間において、第2電極に第1電圧を印加し、電圧供給回路は、第1電極と第2電極との電位差がゼロになるタイミングを含むように、第1期間とは異なる第2期間において、第1電極または第2電極の少なくとも一方に第2電圧を印加する、撮像装置。
包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および/または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。
本開示の実施形態によれば、画素内における配線自由度を維持しながらも高輝度残像の抑圧を実現し得る。
図1は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す模式的な図である。 図2は、単位画素セル10の例示的なデバイス構造を示す模式的な断面図である。 図3は、スズナフタロシアニンを含む光電変換層における吸収スペクトルの一例を示す図である。 図4は、光電変換層15の構成の一例を示す模式的な断面図である。 図5は、本開示の実施形態に係る撮像装置における動作の一例を説明するためのタイミングチャートである。 図6は、本開示の実施形態に係る撮像装置における他の動作の一例を説明するためのタイミングチャートである。 図7は、本開示の実施形態に係る撮像装置における他の動作の一例を説明するためのタイミングチャートである。
特許文献1に開示された撮像素子では、画素電極に向かう方向の電界強度を強めるために、隣接する画素電極間の下方に配線を配置しない構造が採用されている。この構造によって強められる電界は、画素電極間近傍に位置する有機光電変換層の一部の領域である。したがって、有機光電変換層で発生するすべての信号電荷が画素電極に捕集されるのに要する時間を短縮し得るとは限らない。また、上述した配線の配置を取ることによって、配線の配置位置に制限が生じ、撮像素子の設計上の自由度が低下してしまう。
本願発明者は、有機光電変換層に光が照射することによって生成した正孔電子対が、有機光電変換層に電圧を印加することによって正孔と電子とに分離され、信号電荷として検出されることに着目した。その結果、有機光電変換層中に生成した正孔または電子である信号電荷は、有機光電変換層に印加している電位差をゼロにすることによって、電子または正孔と再結合させることができ、信号電荷を消失させることができることを想到した。
この知見に基づき、本願発明者は、有機光電変換層を備えた新規な撮像装置を想到した。本開示の一態様の概要は以下のとおりである。
[項目1]
第1電極、
第1電極に対向する第2電極、
第1電極と第2電極との間の第1光電変換層、および
第1電極に接続され、第1光電変換層で発生した第1信号電荷を検出する第1信号検出回路
を含む第1単位画素セルと、
電圧供給回路と、
を備え、
電圧供給回路は、第1単位画素セルが第1信号電荷を蓄積する第1期間において、第2電極に第1電圧を印加し、
電圧供給回路は、第1電極と第2電極との電位差がゼロになるタイミングを含むように、第1期間とは異なる第2期間において、第1電極または第2電極の少なくとも一方に第2電圧を印加する、撮像装置。
[項目2]
第1光電変換層は、有機半導体材料を含む、項目1に記載の撮像装置。
[項目3]
第2電圧は、第2期間内において変化する電圧である、項目1または2に記載の撮像装置。
[項目4]
第3電極、
第3電極に対向する第4電極、
第3電極と第4電極との間の第2光電変換層、および
第3電極に接続され、第2光電変換層で発生した第2信号電荷を検出する第2信号検出回路
を含む第2単位画素セルをさらに備え、
電圧供給回路は、第2単位画素セルが第2信号電荷を蓄積する第3期間において、第4電極に第1電圧を印加し、
電圧供給回路は、第3電極と第4電極との電位差がゼロになるタイミングを含むように、第2期間において、第3電極または第4電極の少なくとも一方に第2電圧を印加し、
第1単位画素セルにおいて第1電極と第2電極との電位差がゼロになるタイミングと、第2単位画素セルにおいて第3電極と第4電極との電位差がゼロになるタイミングとは、互いに異なる、項目1から3のいずれか1項に記載の撮像装置。
[項目5]
第2光電変換層は、有機半導体材料を含む、項目4に記載の撮像装置。
[項目6]
第2期間は、所定のフレームに対応する第1期間の途中に設けられている、項目1から5のいずれか1項に記載の撮像装置。
[項目7]
第1単位画素セルは、行および列に沿って2次元に配置される複数の単位画素セルの中の1つであり、
複数の単位画素セルは、行ごとに異なるタイミングで信号が読み出される、項目1に記載の撮像装置。
[項目8]
2次元に配列された複数の単位画素セルと、撮影時に複数の単位画素セルをローリングシャッタ方式で駆動する駆動部とを備え、
複数の単位画素セルのそれぞれは、
第1面と、第1面の反対側の第2面とを有し、有機半導体材料を含む光電変換層と、
第1面に接する第1電極と、
第2面に接する第2電極と、
第1電極に接続され、光電変換層で発生した信号電荷を検出する信号検出回路と、
を含み、
駆動部は、Nフレームに少なくとも1回、第1電極の電位が、撮影時の値からグランドレベルまでの間であって、第1電極と第2電極との電位差がゼロになるタイミングを含むよう、所定の期間内において、第1電極または第2電極の少なくとも一方に印加する電圧を変化させる、撮像装置。
項目8の構成によれば、単位画素セル内の配線自由度を維持しながらも、高輝度残像の抑制を実現し得る。
[項目9]
駆動部は、複数の単位画素セルの全てにおいて、第1電極または第2電極の少なくとも一方に印加する電圧を変化させる、項目8に記載の撮像装置。
項目9の構成によれば、高速な高輝度残像の抑制が可能である。
[項目10]
複数の単位画素セルは、第1の画素セルと第2の画素セルとを含み、
所定の期間内において、第1の画素セルおよび第2の画素セルの第1電極と第2電極との電位差がゼロになるタイミングは互いに異なる、項目8または9に記載の撮像装置。
項目10の構成によれば、露光期間中であっても高輝度残像の抑制が可能である。
[項目11]
駆動部は、複数の単位画素セルの露光期間中に所定の期間を設定する項目8から10のいずれかに記載の撮像装置。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
(撮像装置の回路構成)
図1は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す。図1に示す撮像装置100は、2次元に配列された複数の単位画素セル10を含む画素アレイPAを有する。図1は、単位画素セル10が2行2列のマトリクス状に配置された例を模式的に示している。言うまでもないが、撮像装置100における単位画素セル10の数および配置は、図1に示す例に限定されない。
各単位画素セル10は、光電変換部13および信号検出回路14を有する。後に図面を参照して説明するように、光電変換部13は、互いに対向する2つの電極の間に挟まれた光電変換層を有し、入射した光を受けて信号を生成する。光電変換部13は、その全体が、単位画素セル10ごとに独立した素子である必要はなく、光電変換部13の例えば一部分が複数の単位画素セル10にまたがっていてもよい。信号検出回路14は、光電変換部13によって生成された信号を検出する回路である。この例では、信号検出回路14は、信号検出トランジスタ24およびアドレストランジスタ26を含んでいる。信号検出トランジスタ24およびアドレストランジスタ26は、典型的には、電界効果トランジスタ(FET)であり、ここでは、信号検出トランジスタ24およびアドレストランジスタ26としてNチャンネルMOSを例示する。
図1において模式的に示すように、信号検出トランジスタ24の制御端子(ここではゲート)は、光電変換部13との電気的な接続を有する。光電変換部13によって生成される信号電荷(正孔または電子)は、信号検出トランジスタ24のゲートと光電変換部13との間の電荷蓄積ノード(「フローティングディフュージョンノード」とも呼ばれる。)41に蓄積される。光電変換部13の構造の詳細は、後述する。
撮像装置100は、画素アレイPAをローリングシャッタ方式で駆動するために駆動部を備えている。駆動部は、電圧供給回路32、リセット電圧源34、垂直走査回路36、カラム信号処理回路37および水平信号読み出し回路38を含む。
各単位画素セル10の光電変換部13は、電圧制御線42との接続をさらに有している。図1に例示する構成において、電圧制御線42は、電圧供給回路32に接続されている。電圧供給回路32は、露光期間と残像抑制期間との間で互いに異なる電圧を対向電極12に供給する。本明細書において、「露光期間」は、光電変換により生成される正および負の電荷の一方(信号電荷)を電荷蓄積領域に蓄積するための期間を意味し、「電荷蓄積期間」と呼んでもよい。また、本明細書では、撮像装置の動作中であって電圧供給回路32から供給される前記第1電極の電位が、撮影時の状態からグランドまでの間であって、前記第1電極と前記第2電極との電位差がゼロになるタイミングを含むよう、変化する所定の期間を「残像抑制期間」もしくは「高輝度残像リセット期間」と呼ぶ。電圧供給回路32は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。
各単位画素セル10は、電源電圧VDDを供給する電源線40との接続を有する。図示するように、電源線40には、信号検出トランジスタ24の入力端子(典型的にはドレイン)が接続されている。電源線40がソースフォロア電源として機能することにより、信号検出トランジスタ24は、光電変換部13によって生成された信号を増幅して出力する。
信号検出トランジスタ24の出力端子(ここではソース)には、アドレストランジスタ26の入力端子(ここではドレイン)が接続されている。アドレストランジスタ26の出力端子(ここではソース)は、画素アレイPAの列ごとに配置された複数の垂直信号線47のうちの1つに接続されている。アドレストランジスタ26の制御端子(ここではゲート)は、アドレス制御線46に接続されており、アドレス制御線46の電位を制御することにより、信号検出トランジスタ24の出力を、対応する垂直信号線47に選択的に読み出すことができる。
図示する例では、アドレス制御線46は、垂直走査回路(「行走査回路」とも呼ばれる)36に接続されている。垂直走査回路36は、アドレス制御線46に所定の電圧を印加することにより、各行に配置された複数の単位画素セル10を行単位で選択する。これにより、選択された単位画素セル10の信号の読み出しと、後述する、画素電極のリセットとが実行される。
垂直信号線47は、画素アレイPAからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線47には、カラム信号処理回路(「行信号蓄積回路」とも呼ばれる)37が接続される。カラム信号処理回路37は、相関二重サンプリングに代表される雑音抑制信号処理およびアナログ−デジタル変換(AD変換)などを行う。図示するように、カラム信号処理回路37は、画素アレイPAにおける単位画素セル10の各列に対応して設けられる。これらのカラム信号処理回路37には、水平信号読み出し回路(「列走査回路」とも呼ばれる)38が接続される。水平信号読み出し回路38は、複数のカラム信号処理回路37から水平共通信号線49に信号を順次読み出す。
図1に例示する構成において、単位画素セル10は、リセットトランジスタ28を有する。リセットトランジスタ28は、例えば、信号検出トランジスタ24およびアドレストランジスタ26と同様に、電界効果トランジスタであり得る。以下では、特に断りの無い限り、リセットトランジスタ28としてNチャンネルMOSを適用した例を説明する。図示するように、このリセットトランジスタ28は、リセット電圧Vrを供給するリセット電圧線44と、電荷蓄積ノード41との間に接続される。リセットトランジスタ28の制御端子(ここではゲート)は、リセット制御線48に接続されており、リセット制御線48の電位を制御することによって、電荷蓄積ノード41の電位をリセット電圧Vrにリセットすることができる。この例では、リセット制御線48が、垂直走査回路36に接続されている。したがって、垂直走査回路36がリセット制御線48に所定の電圧を印加することにより、各行に配置された複数の単位画素セル10を行単位でリセットすることが可能である。
この例では、リセットトランジスタ28にリセット電圧Vrを供給するリセット電圧線44が、リセット電圧供給回路34(以下、単に「リセット電圧源34」と呼ぶ。)に接続されている。リセット電圧源34は、撮像装置100の動作時にリセット電圧線44に所定のリセット電圧Vrを供給可能な構成を有していればよく、上述の電圧供給回路32と同様に、特定の電源回路に限定されない。電圧供給回路32およびリセット電圧源34の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路32およびリセット電圧源34の一方または両方が、垂直走査回路36の一部分であってもよい。あるいは、電圧供給回路32からの感度制御電圧および/またはリセット電圧源34からのリセット電圧Vrが、垂直走査回路36を介して各単位画素セル10に供給されてもよい。
リセット電圧Vrとして、信号検出回路14の電源電圧VDDを用いることも可能である。この場合、各単位画素セル10に電源電圧を供給する電圧供給回路(図1において不図示)と、リセット電圧源34とを共通化し得る。また、電源線40と、リセット電圧線44を共通化できるので、画素アレイPAにおける配線を単純化し得る。ただし、リセット電圧Vrを信号検出回路14の電源電圧VDDと異なる電圧とすることにより、撮像装置100のより柔軟な制御を可能にする。
(単位画素セルのデバイス構造)
図2は、単位画素セル10の例示的なデバイス構造を模式的に示す。図2に例示する構成では、上述の信号検出トランジスタ24、アドレストランジスタ26およびリセットトランジスタ28が、半導体基板20に形成されている。半導体基板20は、その全体が半導体である基板に限定されない。半導体基板20は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板20としてP型シリコン(Si)基板を用いる例を説明する。
半導体基板20は、不純物領域(ここではN型領域)26s、24s、24d、28dおよび28sと、単位画素セル10間の電気的な分離のための素子分離領域20tとを有する。ここでは、素子分離領域20tは、不純物領域24dと不純物領域28dとの間にも設けられている。素子分離領域20tは、例えば所定の注入条件のもとでアクセプターのイオン注入を行うことによって形成される。
不純物領域26s、24s、24d、28dおよび28sは、典型的には、半導体基板20内に形成された拡散層である。図2に模式的に示すように、信号検出トランジスタ24は、不純物領域24sおよび不純物領域24dと、ゲート電極24g(典型的にはポリシリコン電極)とを含む。不純物領域24sは、信号検出トランジスタ24の例えばソース領域として機能する。不純物領域24dは、信号検出トランジスタ24の例えばドレイン領域として機能する。不純物領域24sと不純物領域24dとの間に、信号検出トランジスタ24のチャネル領域が形成される。
同様に、アドレストランジスタ26は、不純物領域26sおよび不純物領域24sと、アドレス制御線46(図1参照)に接続されたゲート電極26g(典型的にはポリシリコン電極)とを含む。この例では、信号検出トランジスタ24およびアドレストランジスタ26は、不純物領域24sを共有することによって互いに電気的に接続されている。不純物領域26sは、アドレストランジスタ26の例えばソース領域として機能する。不純物領域26sは、図2において不図示の垂直信号線47(図1参照)との接続を有する。
リセットトランジスタ28は、不純物領域28dおよび28sと、リセット制御線48(図1参照)に接続されたゲート電極28g(典型的にはポリシリコン電極)とを含む。不純物領域28sは、リセットトランジスタ28の例えばソース領域として機能する。不純物領域28sは、図2において不図示のリセット電圧線44(図1参照)との接続を有する。
半導体基板20上には、信号検出トランジスタ24、アドレストランジスタ26およびリセットトランジスタ28を覆うように層間絶縁層50(典型的には二酸化シリコン層)が配置されている。図示するように、層間絶縁層50中には、配線層56が配置され得る。配線層56は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線47などの配線をその一部に含み得る。層間絶縁層50中の絶縁層の層数、および、層間絶縁層50中に配置される配線層56に含まれる層数は、任意に設定可能であり、図2に示す例に限定されない。
層間絶縁層50上には、上述の光電変換部13が配置される。別の言い方をすれば、本開示の実施形態では、画素アレイPA(図1参照)を構成する複数の単位画素セル10が、半導体基板20上に形成されている。半導体基板20上に2次元に配列された複数の単位画素セル10は、感光領域(画素領域)を形成する。隣接する2つの単位画素セル10間の距離(画素ピッチ)は、例えば2μm程度であり得る。
光電変換部13は、画素電極(第1電極)11と、対向電極(第2電極)12と、これらの間に配置された光電変換層15とを含む。この例では、対向電極12および光電変換層15は、複数の単位画素セル10にまたがって形成されている。他方、画素電極11は、単位画素セル10ごとに設けられており、隣接する他の単位画素セル10の画素電極11と空間的に分離されることによって、他の単位画素セル10の画素電極11から電気的に分離されている。
対向電極12は、典型的には、透明な導電性材料から形成される透明電極である。対向電極12は、光電変換層15において光が入射される側に配置される。したがって、光電変換層15には、対向電極12を透過した光が入射する。なお、撮像装置100によって検出される光は、可視光の波長範囲(例えば、380nm以上780nm以下)内の光に限定されない。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。対向電極12には、例えば、ITO、IZO、AZO、FTO、SnO2、TiO2、ZnO2などの透明導電性酸化物(Transparent Conducting Oxide(TCO))を用いることができる。
光電変換層15は、入射する光を受けて正孔−電子対を発生させる。光電変換層15は、典型的には、有機半導体材料から形成される。光電変換層15を構成する材料の具体例は、後述する。
図1を参照して説明したように、対向電極12は、電圧供給回路32に接続された電圧制御線42との接続を有する。また、ここでは、対向電極12は、複数の単位画素セル10にまたがって形成されている。したがって、電圧制御線42を介して、電圧供給回路32から所望の大きさの感度制御電圧を複数の単位画素セル10の間に一括して印加することが可能である。なお、電圧供給回路32から所望の大きさの感度制御電圧を印加することができれば、対向電極12は、単位画素セル10ごとに分離して設けられていてもよい。同様に、光電変換層15が単位画素セル10ごとに分離して設けられていてもよい。
画素電極11の電位に対する対向電極12の電位を制御することにより、光電変換によって光電変換層15内に生じた正孔−電子対のうち、正孔および電子のいずれか一方を、画素電極11によって収集することができる。例えば信号電荷として正孔を利用する場合、画素電極11よりも対向電極12の電位を高くすることにより、画素電極11によって正孔を選択的に収集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。
対向電極12に対向する画素電極11は、対向電極12と画素電極11との間に適切なバイアス電圧が与えられることにより、光電変換層15において光電変換によって発生した正および負の電荷のうちの一方を収集する。画素電極11は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
画素電極11を遮光性の電極としてもよい。例えば、画素電極11として、厚さが100nmのTaN電極を形成することにより、十分な遮光性を実現し得る。画素電極11を遮光性の電極とすることにより、半導体基板20に形成されたトランジスタ(この例では信号検出トランジスタ24、アドレストランジスタ26およびリセットトランジスタ28の少なくともいずれか)のチャネル領域または不純物領域への、光電変換層15を通過した光の入射を抑制し得る。上述の配線層56を利用して層間絶縁層50内に遮光膜を形成してもよい。半導体基板20に形成されたトランジスタのチャネル領域への光の入射を抑制することにより、トランジスタの特性のシフト(例えば閾値電圧の変動)などを抑制し得る。また、半導体基板20に形成された不純物領域への光の入射を抑制することにより、不純物領域における意図しない光電変換によるノイズの混入を抑制し得る。このように、半導体基板20への光の入射の抑制は、撮像装置100の信頼性の向上に貢献する。
図2に模式的に示すように、画素電極11は、プラグ52、配線53およびコンタクトプラグ54を介して、信号検出トランジスタ24のゲート電極24gに接続されている。言い換えれば、信号検出トランジスタ24のゲートは、画素電極11との電気的な接続を有する。プラグ52、配線53は、例えば銅などの金属から形成され得る。プラグ52、配線53およびコンタクトプラグ54は、信号検出トランジスタ24と光電変換部13との間の電荷蓄積ノード41(図1参照)の少なくとも一部を構成する。配線53は、配線層56の一部であり得る。また、画素電極11は、プラグ52、配線53およびコンタクトプラグ55を介して、不純物領域28dにも接続されている。図2に例示する構成において、信号検出トランジスタ24のゲート電極24g、プラグ52、配線53、コンタクトプラグ54および55、ならびに、リセットトランジスタ28のソース領域およびドレイン領域の一方である不純物領域28dは、画素電極11によって収集された信号電荷を蓄積する電荷蓄積領域として機能する。
画素電極11によって信号電荷が収集されることにより、電荷蓄積領域に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ24のゲートに印加される。信号検出トランジスタ24は、この電圧を増幅する。信号検出トランジスタ24によって増幅された電圧が、信号電圧としてアドレストランジスタ26を介して選択的に読み出される。
(光電変換層)
以下、光電変換層15の構成の例を説明する。
光電変換層15は、典型的には、半導体材料を含む。ここでは、半導体材料として、有機半導体材料を用いる。
光電変換層15は、例えば、下記一般式(1)で表されるスズナフタロシアニン(以下、単に「スズナフタロシアニン」と呼ぶことがある)を含む。
Figure 0006899527
一般式(1)中、R1〜R24は、独立して、水素原子または置換基を表す。置換基は、特定の置換基に限定されない。置換基は、重水素原子、ハロゲン原子、アルキル基(シクロアルキル基、ビシクロアルキル基、トリシクロアルキル基を含む)、アルケニル基(シクロアルケニル基、ビシクロアルケニル基を含む)、アルキニル基、アリール基、複素環基(ヘテロ環基といってもよい)、シアノ基、ヒドロキシ基、ニトロ基、カルボキシ基、アルコキシ基、アリールオキシ基、シリルオキシ基、ヘテロ環オキシ基、アシルオキシ基、カルバモイルオキシ基、アルコキシカルボニルオキシ基、アリールオキシカルボニルオキシ基、アミノ基(アニリノ基を含む)、アンモニオ基、アシルアミノ基、アミノカルボニルアミノ基、アルコキシカルボニルアミノ基、アリールオキシカルボニルアミノ基、スルファモイルアミノ基、アルキルスルホニルアミノ基、アリールスルホニルアミノ基、メルカプト基、アルキルチオ基、アリールチオ基、ヘテロ環チオ基、スルファモイル基、スルホ基、アルキルスルフィニル基、アリールスルフィニル基、アルキルスルホニル基、アリールスルホニル基、アシル基、アリールオキシカルボニル基、アルコキシカルボニル基、カルバモイル基、アリールアゾ基、ヘテロ環アゾ基、イミド基、ホスフィノ基、ホスフィニル基、ホスフィニルオキシ基、ホスフィニルアミノ基、ホスホノ基、シリル基、ヒドラジノ基、ウレイド基、ボロン酸基(−B(OH)2)、ホスファト基(−OPO(OH)2)、スルファト基(−OSO3H)、または、その他の公知の置換基であり得る。
上述の一般式(1)で表されるスズナフタロシアニンとしては、市販されている製品を用いることができる。あるいは、上述の一般式(1)で表されるスズナフタロシアニンは、例えば特開2010−232410号公報に示されているように、下記の一般式(2)で表されるナフタレン誘導体を出発原料として合成することができる。一般式(2)中のR25〜R30は、一般式(1)におけるR1〜R24と同様の置換基であり得る。
Figure 0006899527
上述の一般式(1)で表されるスズナフタロシアニンにおいて、分子の凝集状態の制御のし易さの観点から、R1〜R24のうち、8個以上が水素原子または重水素原子であると有益であり、R1〜R24のうち、16個以上が水素原子または重水素原子であるとより有益であり、全てが水素原子または重水素原子であるとさらに有益である。さらに、以下の式(3)で表されるスズナフタロシアニンは、合成の容易さの観点で有利である。
Figure 0006899527
上述の一般式(1)で表されるスズナフタロシアニンは、概ね200nm以上1100nm以下の波長帯域に吸収を有する。例えば、上述の式(3)で表されるスズナフタロシアニンは、図3に示すように、波長が概ね870nmの位置に吸収ピークを有する。図3は、上述の式(3)で表されるスズナフタロシアニンを含む光電変換層における吸収スペクトルの一例である。なお、吸収スペクトルの測定においては、石英基板上に光電変換層(厚さ:30nm)が積層されたサンプルを用いている。
図3からわかるように、スズナフタロシアニンを含む材料から形成された光電変換層は、近赤外領域に吸収を有する。すなわち、光電変換層15を構成する材料として、スズナフタロシアニンを含む材料を選択することにより、例えば、近赤外線を検出可能な光センサを実現し得る。
図4は、光電変換層15の構成の一例を模式的に示す。図4に例示する構成において、光電変換層15は、正孔ブロッキング層15hと、上述の一般式(1)で表されるスズナフタロシアニンを含む有機半導体材料を用いて形成された光電変換構造15Aと、電子ブロッキング層15eとを有する。正孔ブロッキング層15hは、光電変換構造15Aおよび対向電極12の間に配置されており、電子ブロッキング層15eは、光電変換構造15Aおよび画素電極11の間に配置されている。
図4に示す光電変換構造15Aは、p型半導体およびn型半導体の少なくとも一方を含む。図4に例示する構成では、光電変換構造15Aは、p型半導体層150pと、n型半導体層150nと、p型半導体層150pおよびn型半導体層150nの間に挟まれた混合層150mとを有する。p型半導体層150pは、電子ブロッキング層15eと混合層150mとの間に配置されており、光電変換および/または正孔輸送の機能を有する。n型半導体層150nは、正孔ブロッキング層15hと混合層150mとの間に配置されており、光電変換および/または電子輸送の機能を有する。後述するように、混合層150mがp型半導体およびn型半導体の少なくとも一方を含んでいてもよい。
p型半導体層150pおよびn型半導体層150nは、それぞれ、有機p型半導体および有機n型半導体を含む。すなわち、光電変換構造15Aは、上述の一般式(1)で表されるスズナフタロシアニンを含む有機光電変換材料と、有機p型半導体および有機n型半導体の少なくとも一方とを含む。
有機p型半導体(化合物)は、ドナー性有機半導体(化合物)であり、主に正孔輸送性有機化合物に代表され、電子を供与しやすい性質がある有機化合物をいう。さらに詳しくは、有機p型半導体(化合物)は、2つの有機材料を接触させて用いたときにイオン化ポテンシャルの小さい方の有機化合物をいう。したがって、ドナー性有機化合物としては、電子供与性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、トリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物、スチリルアミン化合物、ヒドラゾン化合物、トリフェニルメタン化合物、カルバゾール化合物、ポリシラン化合物、チオフェン化合物、フタロシアニン化合物、シアニン化合物、メロシアニン化合物、オキソノール化合物、ポリアミン化合物、インドール化合物、ピロール化合物、ピラゾール化合物、ポリアリーレン化合物、縮合芳香族炭素環化合物(ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体)、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、ドナー性有機半導体は、これらに限らず、上述したように、n型(アクセプター性)化合物として用いた有機化合物よりもイオン化ポテンシャルの小さい有機化合物であればドナー性有機半導体として用い得る。上述のスズナフタロシアニンは、有機p型半導体材料の一例である。
有機n型半導体(化合物)は、アクセプター性有機半導体(化合物)であり、主に電子輸送性有機化合物に代表され、電子を受容しやすい性質がある有機化合物をいう。さらに詳しくは、有機n型半導体(化合物)は、2つの有機化合物を接触させて用いたときに電子親和力の大きい方の有機化合物をいう。したがって、アクセプター性有機化合物としては、電子受容性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、フラーレン、フラーレン誘導体、縮合芳香族炭素環化合物(ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体)、窒素原子、酸素原子、硫黄原子を含有する5ないし7員のヘテロ環化合物(例えばピリジン、ピラジン、ピリミジン、ピリダジン、トリアジン、キノリン、キノキサリン、キナゾリン、フタラジン、シンノリン、イソキノリン、プテリジン、アクリジン、フェナジン、フェナントロリン、テトラゾール、ピラゾール、イミダゾール、チアゾール、オキサゾール、インダゾール、ベンズイミダゾール、ベンゾトリアゾール、ベンゾオキサゾール、ベンゾチアゾール、カルバゾール、プリン、トリアゾロピリダジン、トリアゾロピリミジン、テトラザインデン、オキサジアゾール、イミダゾピリジン、ピラリジン、ピロロピリジン、チアジアゾロピリジン、ジベンズアゼピン、トリベンズアゼピンなど)、ポリアリーレン化合物、フルオレン化合物、シクロペンタジエン化合物、シリル化合物、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、これらに限らず、上述したように、p型(ドナー性)有機化合物として用いた有機化合物よりも電子親和力の大きな有機化合物であればアクセプター性有機半導体として用い得る。
混合層150mは、例えば、p型半導体およびn型半導体を含むバルクヘテロ接合構造層であり得る。バルクへテロ接合構造を有する層として混合層150mを形成する場合、上述の一般式(1)で表されるスズナフタロシアニンをp型半導体材料として用い得る。n型半導体材料としては、例えば、フラーレンおよび/またはフラーレン誘導体を用いることができる。p型半導体層150pを構成する材料が、混合層150mに含まれるp型半導体材料と同じであると有益である。同様に、n型半導体層150nを構成する材料が、混合層150mに含まれるn型半導体材料と同じであると有益である。バルクへテロ接合構造は、特許第5553727号公報において詳細に説明されている。参考のため、特許第5553727号公報の開示内容の全てを本明細書に援用する。
検出を行いたい波長域に応じて適切な材料を用いることにより、所望の波長域に感度を有する撮像装置を実現し得る。光電変換層15は、アモルファスシリコンなどの無機半導体材料を含んでいてもよい。光電変換層15は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。以下では、スズナフタロシアニンとC60とを共蒸着することによって得られたバルクヘテロ接合構造を光電変換層15に適用した例を説明する。
(撮像装置の動作)
図5は、本開示の実施形態に係る撮像装置における動作の一例を説明するためのタイミングチャートである。図5中のグラフ(a)は、垂直同期信号Vssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(b)は、水平同期信号Hssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(c)は、電圧制御線42を介して電圧供給回路32から対向電極12に印加される電圧Vbの時間的変化の一例を示す。グラフ(d)は、画素電極11の電位を基準としたときの対向電極12の電位φの時間的変化を示す。グラフ(e)は、画素アレイPA(図1参照)の各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図1、図2および図5を参照しながら、撮像装置100における動作の一例を説明する。簡単のため、ここでは、画素アレイPAに含まれる画素の行数が、第R0行〜第R7行の合計8行である場合における動作の例を説明する。
画像の取得においては、まず、画素アレイPA中の各単位画素セル10の電荷蓄積領域のリセットと、リセット後の画素信号の読み出しとが実行される。例えば、図5に示すように、垂直同期信号Vssに基づき、第R0行に属する複数の画素のリセットを開始する(時刻t0)。なお、図5中の網点で示す矩形は、信号の読み出し期間を模式的に表している。この読み出し期間は、単位画素セル10の電荷蓄積領域の電位をリセットするためのリセット期間をその一部に含み得る。
第R0行に属する画素のリセットにおいては、第R0行のアドレス制御線46の電位の制御により、そのアドレス制御線46にゲートが接続されているアドレストランジスタ26をONとする。さらに、第R0行のリセット制御線48の電位の制御により、そのリセット制御線48にゲートが接続されているリセットトランジスタ28をONとする。これにより、電荷蓄積ノード41とリセット電圧線44とが接続され、電荷蓄積領域にリセット電圧Vrが供給される。すなわち、信号検出トランジスタ24のゲート電極24gおよび光電変換部13の画素電極11の電位が、リセット電圧Vrにリセットされる。その後、垂直信号線47を介して、第R0行の単位画素セル10からリセット後の画素信号を読み出す。このときに得られる画素信号は、リセット電圧Vrの大きさに対応した画素信号である。画素信号の読み出し後、リセットトランジスタ28およびアドレストランジスタ26をOFFとする。
この例では、図5に模式的に示すように、水平同期信号Hssにあわせて、第R0行〜第R7行の各行に属する画素のリセットを行単位で順次に実行する。つまり、画素アレイPAはローリングシャッタ方式で駆動される。以下では、水平同期信号Hssのパルスの間隔、換言すれば、ある行が選択されてから次の行が選択されるまでの期間を「1H期間」と呼ぶことがある。この例では、例えば時刻t0から時刻t1までの期間が1H期間に相当する。
図5に示すように、画像取得の開始から、画素アレイPAの全ての行のリセットおよび画素信号の読み出しが終了するまでの期間(時刻t0〜t9)においては、撮影時の電圧Veが、電圧供給回路32から対向電極12に印加されている。電圧Veは、例えば10V程度である。
画素アレイPAの全ての行のリセットおよび画素信号の読み出しの終了後、水平同期信号Hssに基づき、高輝度残像リセット期間を開始する(時刻t9)。図5のグラフ(e)中、白の矩形は、各行における高輝度残像リセット期間を模式的に表している。高輝度残像リセット期間は、電圧供給回路32が、対向電極12に印加する電圧を電圧Veから変化させることによって開始される。本実施形態では、高輝度残像リセット期間の開始時刻t9から終了時刻t13にかけて、対向電極12に印加する電圧を、電圧Veから電圧V3まで徐々に低下させる。また、高輝度残像リセット期間の終了タイミングである時刻t13と同時に、電圧をV3からVeに戻している。電圧V3は、典型的には、画素電極11の電位を基準としたときの対向電極12の電位が0V以下となるような電圧(例えば0V程度)である。なお、電圧V3は、0Vに限定されない。
光電変換層15に0Vのバイアス電圧が印加された状態では、光電変換層15に蓄積された高輝度残像電荷がほとんど消失する。これは、バイアス電圧が0Vであることによって、光の照射によって光電変換層15に生じた正孔および電子対が画素電極11および対向電極12へ移動して分離されることなく、速やかに再結合して消滅するためであると推測される。対向電極12と画素電極11との電位差を0Vに設定すること、つまり、光電変換層15に印加されるバイアス電圧を0Vに設定することにより、高輝度残像電荷を速やかに消失し得るということは、本発明者らによってはじめて見出された知見である。高輝度残像リセット期間における光電変換層15内の高輝度残像電荷(信号電荷)の消失は、光電変換層15内における電荷のキャンセルである。そのため、高輝度残像電荷の消失は、電荷蓄積ノード41に蓄積されている信号電荷にはほとんど影響を与えない。
電圧供給回路32が、対向電極12に印加する電圧を再び電圧Veに切り替えることにより、高輝度残像リセット期間が終了する(時刻t13)。このように、本開示の実施形態では、対向電極12に印加する電圧が電圧Veと電圧V3との間で切り替えられることによって、露光期間と高輝度残像リセット期間とが切り替えられる。図5からわかるように、この例では、高輝度残像リセット期間の開始(時刻t9)および終了(時刻t13)は、画素アレイPAに含まれる全ての画素において共通である。
次に、水平同期信号Hssに基づき、画素アレイPAの各行に属する画素からの信号電荷の読み出しを行う。この例では、時刻t15から、第R0行〜第R7行の各行に属する画素からの信号電荷の読み出しが行単位で順次に実行されている。以下では、ある行に属する画素が選択されてから、その行に属する画素が再び選択されるまでの期間を「1V期間」と呼ぶことがある。この例では、時刻t0から時刻t15までの期間が1V期間に相当する。
高輝度残像リセット期間と露光期間の終了後における、第R0行に属する画素からの信号電荷の読み出しにおいては、第R0行のアドレストランジスタ26をONとする。これにより、露光期間において電荷蓄積領域に蓄積された電荷量に対応した画素信号が垂直信号線47に出力される。画素信号の読み出しに続けて、リセットトランジスタ28をONとして画素のリセットを行ってもよい。画素信号の読み出し後、アドレストランジスタ26(およびリセットトランジスタ28)をOFFとする。画素アレイPAの各行に属する画素からの信号電荷の読み出し後、時刻t0と時刻t9との間において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
このように、本開示の実施形態では、高輝度残像リセット期間の開始および終了が、対向電極12に印加される電圧Vbによって制御される。すなわち、本開示の実施形態によれば、特許文献1のように単位画素セル内の配線層を画素電極の直下のみに配置することなく、電圧Vbの制御によって高輝度残像の抑制を実現し得る。そのため、本開示の実施形態では、より高速な動作が可能である。また本開示の実施形態では、各単位画素セル10の配線自由度を阻害しないため、画素の微細化にも有利である。
また、画素アレイPAの各行のリセットと信号読み出しとの間の露光期間中に高輝度残像リセット期間を設けることができるため、フレームレート等を低下させることなく、高輝度残像を抑制することができる。
また、ローリングシャッタ方式で露光および信号電荷の読出しを行うためには、画素アレイPAは行ごとに駆動される。つまり、画素アレイPAの各行ごとの露光および信号読み出しのタイミングは異なる。一方、高輝度残像リセットは、電圧供給回路32が、画素アレイPAのすべての画素セル10の対向電極の電圧を同時に変化させることによって、すべての画素セル10に同時に行われる。しかし、上述したように、高輝度残像リセットは、電荷蓄積ノード41に蓄積されている信号電荷には影響を与えない。このため、画素アレイPAの露光時間は、1V期間から高輝度残像リセット期間を引いた長さであり、各行の露光時間は一定である。
高輝度残像リセット期間を設ける頻度は、高輝度残像をどの程度抑制するか等、撮像装置の用途または使用に応じて決定し得る。例えば、1フレームごとに高輝度残像リセット期間を設けてもよいし、2以上の整数であるNフレームごとに1回高輝度残像リセット期間を設けてもよい。また、入射する光や撮影シーン等に応じて自動で、または、ユーザによる設定によって、高輝度残像リセット期間の頻度を変更し得るように構成してもよい。
また、上記実施形態では、高輝度残像リセット期間中、対向電極12に印加する電圧を変化させている。しかし、高輝度残像リセット期間中において光電変換層に印加される電圧が0Vとなるタイミングが存在するかぎり、画素電極11に印加する電圧を変化させてもよいし、画素電極11に印加する電圧および対向電極12に印加する電圧の両方を変化させてもよい。例えば、リセットトランジスタ28をONにした状態でリセット電圧Vrを変化させることにより、電荷蓄積部の電圧、すなわち画素電極の電圧を変化させてもよい。
(撮像装置の他の動作例)
図6は本開示の実施形態に係る撮像装置における他の動作例を説明するための図である。図5と同様、図6中のグラフ(a)は、垂直同期信号Vssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(b)は、水平同期信号Hssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(c)は、電圧制御線42を介して電圧供給回路32から対向電極12に印加される電圧Vbの時間的変化の一例を示す。グラフ(d)は、画素電極11の電位を基準としたときの対向電極12の電位φの時間的変化を示す。グラフ(e)は、画素アレイPAの各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図1、図2および図6を参照しながら、撮像装置100における他の動作例を説明する。前述の説明と同様、画素アレイPAに含まれる画素の行数が、第R0行〜第R7行の合計8行である場合における動作の例を説明する。
全ての画素のリセットにおいては、画素アレイPA中の各単位画素セル10の電荷蓄積領域のリセットを全ての行で同時に実行する。例えば、図6に示すように、垂直同期信号Vssに基づき、第R0行から第R7行に属する複数の画素のリセットを開始する(時刻t0からt2)。図6中の黒塗りの矩形が、単位画素セル10の電荷蓄積領域の電位をリセットするためのリセット期間を示している。
全ての画素のリセット、つまり第R0行から第R7行に属する画素のリセットにおいては、第R0行から第R7行のアドレス制御線46の電位の制御により、そのアドレス制御線46にゲートが接続されているアドレストランジスタ26をONとする。さらに、第R0行から第R7行のリセット制御線48の電位の制御により、そのリセット制御線48にゲートが接続されているリセットトランジスタ28をONとする。これにより、電荷蓄積ノード41とリセット電圧線44とが接続され、電荷蓄積領域にリセット電圧Vrが供給される。すなわち、信号検出トランジスタ24のゲート電極24gおよび光電変換部13の画素電極11の電位が、リセット電圧Vrにリセットされる。その後、リセットトランジスタ28およびアドレストランジスタ26をOFFとする。
画素アレイPAの全ての行のリセット終了後、水平同期信号Hssに基づき、高輝度残像リセット期間を開始する(時刻t2)。
図6のグラフ(e)中、白の矩形は、各行における高輝度残像リセット期間を表している。高輝度残像リセット期間は、電圧供給回路32が、対向電極12に印加する電圧を電圧Veとは異なる電圧V3に切り替えることによって開始される。本実施形態では、高輝度残像リセット期間の開始時刻t2において、対向電極12に印加する電圧を、電圧Veから電圧V3に切替え、高輝度残像リセット期間中対向電極12に印加する電圧をV3に保持する。その後、高輝度残像リセット期間の終了時刻t6で、電圧をV3からVeに戻している。電圧V3は、典型的には、画素電極11と対向電極12との間の電位差が0Vとなるような電圧(例えば0V程度)である。なお、電圧V3は、0Vに限定されない。
このように、本開示の実施形態では、画素アレイPAの全ての行のリセットを同時に実行し、その直後に高輝度残像リセットを実行することで、すべての画素でほぼ同時に高輝度残像電荷が消失するため、より高速な高輝度残像の抑制を実現しうる。また、高輝度残像リセット期間中、光電変換層15に印加する電圧を0Vに維持し得るため、光電変換層15中の正孔電子対が再結合し得る状態を長く維持することが可能となり、より確実に高輝度残像電荷を消失させることができる。
図7は、本開示の実施形態に係る撮像装置におけるさらに他の動作例を説明するための図である。図5と同様、図7中のグラフ(a)は、垂直同期信号Vssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(b)は、水平同期信号Hssの立ち下がり(または立ち上がり)のタイミングを示す。グラフ(c)は、電圧制御線42を介して電圧供給回路32から対向電極12に印加される電圧Vbの時間的変化の一例を示す。グラフ(d)は、画素電極11の電位を基準としたときの第R0行における対向電極12の電位φR0の時間的変化を示す。グラフ(e)は、画素電極11の電位を基準としたときの第R1行における対向電極12の電位φR1の時間的変化を示す。グラフ(f)は、画素アレイPAの各行におけるリセットおよび露光、高輝度残像リセットのタイミングを模式的に示す。
以下、図1、図2および図7を参照しながら、撮像装置100におけるさらに他の動作例を説明する。前述の説明と同様、画素アレイPAに含まれる画素の行数が、第R0行〜第R7行の合計8行である場合における動作の例を説明する。
画像の取得においては、まず、画素アレイPA中の各単位画素セル10の電荷蓄積領域のリセットと、リセット後の画素信号の読み出しとが実行される。例えば、図7に示すように、垂直同期信号Vssに基づき、第R0行に属する複数の画素のリセットを開始する(時刻t0)。なお、図7のグラフ(f)中の網点で示す矩形は、信号の読み出し期間を模式的に表している。この読み出し期間は、単位画素セル10の電荷蓄積領域の電位をリセットするためのリセット期間をその一部に含み得る。
第R0行に属する画素のリセットにおいては、第R0行のアドレス制御線46の電位の制御により、そのアドレス制御線46にゲートが接続されているアドレストランジスタ26をONとする。さらに、第R0行のリセット制御線48の電位の制御により、そのリセット制御線48にゲートが接続されているリセットトランジスタ28をONとする。これにより、電荷蓄積ノード41とリセット電圧線44とが接続され、電荷蓄積領域にリセット電圧Vrが供給される。すなわち、信号検出トランジスタ24のゲート電極24gおよび光電変換部13の画素電極11の電位が、リセット電圧Vrにリセットされる。その後、垂直信号線47を介して、第R0行の単位画素セル10からリセット後の画素信号を読み出す。このときに得られる画素信号は、リセット電圧Vrの大きさに対応した画素信号である。画素信号の読み出し後、リセットトランジスタ28およびアドレストランジスタ26をOFFとする。
この例では、図7に模式的に示すように、水平同期信号Hssにあわせて、第R0行〜第R7行の各行に属する画素のリセットを行単位で順次に実行する。
図7に示すように、画像取得の開始から、画素アレイPAの全ての行のリセットおよび画素信号の読み出しが終了するまでの期間(時刻t0〜t9)においては、撮影時の電圧Veが、電圧供給回路32から対向電極12に印加されている。電圧Veは、例えば10V程度である。
画素アレイPAの全ての行のリセットおよび画素信号の読み出しの終了後、水平同期信号Hssに基づき、高輝度残像リセット期間を開始する(時刻t9)。
図7のグラフ(f)中、白の矩形は、各行における高輝度残像リセット期間を模式的に表している。高輝度残像リセット期間は、図5を参照して説明したように、電圧供給回路32が、対向電極12に印加する電圧を電圧Veから変化させることによって開始される。具体的には、高輝度残像リセット期間の開始時刻t9から終了時刻t13にかけて、対向電極12に印加する電圧を、電圧Veから電圧V3まで徐々に低下させる。また、高輝度残像リセット期間の終了タイミングである時刻t13と同時に、電圧をV3からVeに戻している。電圧V3は、典型的には、画素電極11の電位を基準としたときの対向電極12の電位が0V以下となるような電圧(例えば0V程度)である。なお、電圧V3は、0Vに限定されない。
画素アレイPAのR0行とR1行とで、入射する光の強度が大きく異なる場合もあり得る。あるいは、例えば、時刻t0からt3の間で画素アレイPAに入射する光の強度が大きく変化する場合もあり得る。このような場合には、R0行の画素セルの電荷蓄積領域に蓄積される電荷量と、R1行の画素セルの電荷蓄積領域に蓄積される電荷量とは大きく異なり得る。画素電極11の電位は電荷蓄積領域に蓄積された電荷量に応じて変化するため、図7のグラフ(d)および(e)に示すように、対向電極12に印加する電圧が全画素セルにおいて同じであっても、画素電極11の電位を基準としたときの対向電極12の電位φは時刻t9において異なる。したがって、高輝度残像リセット期間の開始後、φR0が0VとなるタイミングtR0と、φR1が0VとなるタイミングtR1とは異なる。しかし、このような場合であっても、画素電極11の電位を基準としたときの対向電極12の電位φが、高輝度残像リセット期間中のいずれかのタイミングで0VになるようにV3を設定することにより、高輝度残像電荷を消失させることができる。
電圧供給回路32が対向電極12に印加する電圧を再び電圧Veに切り替えることにより、高輝度残像リセット期間が終了する(時刻t13)。このように、本開示の実施形態では、対向電極12に印加する電圧が電圧Veと電圧V3との間で切り替えられることによって、露光期間と高輝度残像リセット期間とが切り替えられる。
次に、水平同期信号Hssに基づき、画素アレイPAの各行に属する画素からの信号電荷の読み出しを行う。この例では、時刻t15から、第R0行〜第R7行の各行に属する画素からの信号電荷の読み出しが行単位で順次に実行されている。
高輝度残像リセット期間と露光期間の終了後における、第R0行に属する画素からの信号電荷の読み出しにおいては、第R0行のアドレストランジスタ26をONとする。これにより、露光期間において電荷蓄積領域に蓄積された電荷量に対応した画素信号が垂直信号線47に出力される。画素信号の読み出しに続けて、リセットトランジスタ28をONとして画素のリセットを行ってもよい。画素信号の読み出し後、アドレストランジスタ26(およびリセットトランジスタ28)をOFFとする。画素アレイPAの各行に属する画素からの信号電荷の読み出し後、時刻t0と時刻t9との間において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
このように、本開示の実施形態では、露光期間中に高輝度残像リセットを行う場合であって、画素セルごとに画素電極の電位が異なる場合においても、画素電極を基準としたときの対向電極の電位が0Vとなるタイミングを生じさせることができる。これにより、高輝度残像電荷を消失させることができ、高輝度残像を抑制することができる。
本開示の撮像装置は、例えばイメージセンサなどに適用可能である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。車両搭載用カメラとしては、例えば、車両が安全に走行するための制御を行う制御装置に対する入力装置として利用され得る。あるいは、オペレータが車両を安全に走行させるための支援に利用され得る。
10 単位画素セル
11 画素電極
12 対向電極
13 光電変換部
14 信号検出回路
15 光電変換層
15A 光電変換構造
15e 電子ブロッキング層
15h 正孔ブロッキング層
20 半導体基板
20t 素子分離領域
24d、24s、26s、28d、28s 不純物領域
24 信号検出トランジスタ
26 アドレストランジスタ
28 リセットトランジスタ
24g、26g、28g ゲート電極
32 電圧供給回路
34 リセット電圧源(リセット電圧供給回路)
36 垂直走査回路
40 電源線
41 電荷蓄積ノード
42 感度制御線
50 層間絶縁層
44 リセット電圧線
46 アドレス制御線
47 垂直信号線
48 リセット制御線

Claims (10)

  1. 第1電極、
    前記第1電極に対向する第2電極、
    前記第1電極と前記第2電極との間の第1光電変換層、および
    前記第1電極に接続され、前記第1光電変換層で発生した第1信号電荷を検出する第1信号検出回路
    含む第1単位画素セルと、
    電圧供給回路と、
    を備え、
    前記第1電極は、前記第1信号電荷を収集するように構成され、
    前記電圧供給回路は、前記第1単位画素セルが前記第1信号電荷を蓄積する第1期間において、前記第2電極に第1電圧を印加し、
    前記電圧供給回路は、前記第1電極と前記第2電極との電位差がゼロになるタイミングを含むように、前記第1期間とは異なる第2期間において、前記第1電極または前記第2電極の少なくとも一方に第2電圧を印加する、撮像装置。
  2. 前記第1光電変換層は、有機半導体材料を含む、請求項1に記載の撮像装置。
  3. 前記第2電圧は、前記第2期間内において変化する電圧である、請求項1または2に記載の撮像装置。
  4. 第3電極、
    前記第3電極に対向する第4電極、
    前記第3電極と前記第4電極との間の第2光電変換層、および
    前記第3電極に接続され、前記第2光電変換層で発生した第2信号電荷を検出する第2信号検出回路、
    含む第2単位画素セルをさらに備え、
    前記電圧供給回路は、前記第2単位画素セルが前記第2信号電荷を蓄積する第3期間において、前記第4電極に前記第1電圧を印加し、
    前記電圧供給回路は、前記第3電極と前記第4電極との電位差がゼロになるタイミングを含むように、前記第2期間において、前記第3電極または前記第4電極の少なくとも一方に前記第2電圧を印加し、
    前記第1単位画素セルにおいて前記第1電極と前記第2電極との電位差がゼロになるタイミングと、前記第2単位画素セルにおいて前記第3電極と前記第4電極との電位差がゼロになるタイミングとは、互いに異なる、請求項1から3のいずれか1項に記載の撮像装置。
  5. 前記第2光電変換層は、有機半導体材料を含む、請求項4に記載の撮像装置。
  6. 前記第2期間は、所定のフレームに対応する前記第1期間の途中に設けられている、請求項1から5のいずれか1項に記載の撮像装置。
  7. 前記第1単位画素セルは、行および列に沿って2次元に配置される複数の単位画素セルの中の1つであり、
    前記複数の単位画素セルは、前記行ごとに異なるタイミングで信号が読み出される、請求項1に記載の撮像装置。
  8. 前記第1信号検出回路は、
    前記第1電極に接続され、前記第1信号電荷を蓄積する電荷蓄積領域と、
    前記電荷蓄積領域に接続されたゲートを有する第1トランジスタと、
    を含む、請求項1から7のいずれか1項に記載の撮像装置。
  9. 第1電極、
    前記第1電極に対向する第2電極、
    前記第1電極と前記第2電極の間の第1光電変換層、および
    前記第1電極に接続され、前記第1光電変換層で発生した第1信号電荷を検出する第1信号検出回路
    を含む第1単位画素セルと、
    電圧供給回路と、
    を備え、
    前記第1電極は、前記第1信号電荷を収集するように構成され、
    前記電圧供給回路は、前記第1単位画素セルが前記第1信号電荷を蓄積する第1期間において、前記第2電極に第1電圧を印加し、
    前記電圧供給回路は、前記第1期間とは異なる第2期間において、前記第1電極または前記第2電極の少なくとも一方に第2電圧を印加し、
    前記第1電極の電位を基準としたときの前記第2電極の電位は、前記第1期間において正であり、前記第2期間において負である、撮像装置。
  10. 第1電極、
    前記第1電極に対向する第2電極、
    前記第1電極と前記第2電極の第1光電変換層、および
    前記第1電極に接続され、前記第1光電変換層で発生した第1信号電荷を検出する第1信号検出回路
    を含む第1単位画素セルと、
    電圧供給回路と、
    を備え、
    前記第1電極は、前記第1信号電荷を収集するように構成され、
    前記電圧供給回路は、前記第1単位画素セルが前記第1信号電荷を蓄積する第1期間において、前記第2電極に第1電圧を印加し、
    前記電圧供給回路は、前記第1期間とは異なる第2期間において、前記第1電極または前記第2電極の少なくとも一方に第2電圧を印加し、
    前記第1電極の電位を基準としたときの前記第2電極の電位は、前記第1期間において負であり、前記第2期間において正である、撮像装置。
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