JP2017092185A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2017092185A
JP2017092185A JP2015218622A JP2015218622A JP2017092185A JP 2017092185 A JP2017092185 A JP 2017092185A JP 2015218622 A JP2015218622 A JP 2015218622A JP 2015218622 A JP2015218622 A JP 2015218622A JP 2017092185 A JP2017092185 A JP 2017092185A
Authority
JP
Japan
Prior art keywords
conductive member
wiring board
semiconductor device
insulating substrate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015218622A
Other languages
English (en)
Other versions
JP6634778B2 (ja
Inventor
祐樹 稲葉
Yuki Inaba
祐樹 稲葉
井上　大輔
Daisuke Inoue
大輔 井上
伸 征矢野
Shin Soyano
伸 征矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015218622A priority Critical patent/JP6634778B2/ja
Priority to CN201610849375.4A priority patent/CN106952897B/zh
Priority to US15/279,681 priority patent/US10396023B2/en
Priority to DE102016219126.8A priority patent/DE102016219126A1/de
Publication of JP2017092185A publication Critical patent/JP2017092185A/ja
Application granted granted Critical
Publication of JP6634778B2 publication Critical patent/JP6634778B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H01L24/68—Structure, shape, material or disposition of the connectors after the connecting process
    • H01L24/70—Structure, shape, material or disposition of the connectors after the connecting process of a plurality of connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/2912—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

【課題】半導体チップの主電極と接続する配線部材には大電流を流すことができ、制御電極と接続する配線部材の導電箔の厚さを必要以上に厚くすることを抑制することができる半導体装置を提供する。【解決手段】半導体装置は、絶縁板及び回路板を備える積層基板と、おもて面及び裏面を備え、前記おもて面に主電極及び制御電極を有し、前記裏面が前記回路板に固定された半導体チップと、第１の導電部材を含み前記主電極に対向して配置され、前記主電極が前記第１の導電部材に電気的に接続された第１の配線基板と、第２の導電部材を含み、前記制御電極に対向して配置され、開口を有する第２の配線基板と、一端及び他端を備え、前記一端が前記制御電極に電気的かつ機械的に接続され、前記他端が前記第２の導電部材に電気的かつ機械的に接続された導電ポストと、を備え、前記第１の導電部材は前記第２の導電部材よりも厚く、前記第１の配線基板が前記開口の内側に配置されている。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
大電流、大電圧を制御する半導体装置であるパワー半導体モジュールの一例は、絶縁板及び回路板を有する積層基板と、おもて面に電極を有し、裏面が上記回路板に固定された半導体チップと、外部端子と、を備え、更に、配線部材として、上記半導体チップのおもて面及び上記回路板に対向するプリント基板と、一端が上記半導体チップの電極又は上記回路板に電気的かつ機械的に接続され、他端が上記プリント基板に接続された導電ポストとを、備えている（特許文献１）。プリント基板と導電ポストとを備える配線部材は、ボンディングワイヤに比べて大電流を流すことができ、かつ、パワー半導体モジュールを小型化することができる。
特開２０１４−５７００５号公報
特許文献１に記載のパワー半導体モジュールにおいて、半導体チップは、例えばＩＧＢＴやパワーＭＯＳＦＥＴであり、そのおもて面には主電極と制御電極とが形成されている。複数の導電ポストのうち、一部の導電ポストの一端は主電極に電気的かつ機械的に接続され、他の一部の導電ポストの一端は、制御電極に電気的かつ機械的に接続されている。これらの導電ポストの他端が電気的かつ機械的に接続されるプリント基板は、絶縁基板上に、所定の電気回路を構成するように選択的に形成された導電箔、具体的には銅箔が積層されている。
プリント基板の銅箔は、パワー半導体モジュールの動作時に、半導体チップの主電極から流れる電流により発熱する。このプリント基板の発熱によるパッケージの温度上昇が所定範囲内に抑えられるように、パワー半導体モジュールは設計される。
近年、パワー半導体モジュールは、従来よりも大電流を流すことが志向されていて、これに伴うプリント基板の発熱を設計どおりに抑制するためには、プリント基板の銅箔の厚さを従来よりも厚くすることが考えられる。
プリント基板の銅箔は、エッチングにより半導体チップの主電極用の銅箔部分と制御電極用の銅箔部分とが選択的に形成されている。この主電極用の銅箔部分の厚さと制御電極用の銅箔部分の厚さとは、一般的なプリント基板の製造プロセスに由来して同じである。したがって、プリント基板の銅箔の厚さを従来よりも厚くすると、制御電極用の銅箔部分の厚さも厚くすることになる。
しかしながら、半導体チップの主電極用の銅箔部分には大電流が流れるのに対して、制御電極用の銅箔部分に主電極ほど大電流を流す必要がない。したがって、プリント基板の銅箔の厚さを従来よりも厚くすると、制御電極用の銅箔部分は無駄な厚さになっていた。
更に、プリント基板の銅箔の厚さを従来よりも厚くすると、幅が狭い制御電極用の銅箔部分をエッチングにより選択的に形成するのが困難となっていた。
本発明は、上記の問題を有利に解決するものであり、半導体チップの主電極と接続する配線部材には大電流を流すことができ、制御電極と接続する配線部材の導電箔の厚さを必要以上に厚くすることを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様の半導体装置は、絶縁板及び回路板を備える積層基板と、
おもて面及び裏面を備え、前記おもて面に主電極及び制御電極を有し、前記裏面が前記回路板に固定された半導体チップと、
第１の導電部材を含み、前記主電極に対向して配置され、前記主電極が前記第１の導電部材に電気的に接続された第１の配線基板と、
第２の導電部材を含み、前記制御電極に対向して配置され、開口を有する第２の配線基板と、
一端及び他端を備え、前記一端が前記制御電極に電気的かつ機械的に接続され、前記他端が前記第２の導電部材に電気的かつ機械的に接続された導電ポストと、
を備え、
前記第１の導電部材は前記第２の導電部材よりも厚く、
前記第１の配線基板が前記開口の内側に配置されていることを特徴とする。
本発明の半導体装置によれば、半導体チップの主電極と接続する配線部材には大電流を流すことができ、制御電極と接続する配線部材の導電箔の厚さを必要以上に厚くすることを抑制することができる。
本発明の一実施形態のパワー半導体モジュールの模式的な断面図である。 図１の部分拡大断面図である。 本発明の実施形態１の製造方法を説明するフロー図である。 本発明の別の実施形態のパワー半導体モジュールの要部斜視図である。 図３のパワー半導体モジュールの部材の平面図である。 金属ブロックの斜視図である。 プリント基板の平面図である。 プリント基板を裏側から見た図である。 本発明のパワー半導体モジュールの変形例の断面図である。 図８の部分拡大断面図である。 パワー半導体モジュールのモールド成形時の封止樹脂の流れを示す断面図である。 本発明のパワー半導体モジュールの製造方法の説明図である。 従来の半導体装置の模式的な断面図である。 図１２の部分拡大断面図である。
（実施形態１）
以下、本発明の半導体装置の実施形態１について、図面を参照しつつ具体的に説明する。なお、本出願の記載に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、はんだや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
図１に、本実施形態の半導体装置であるパワー半導体モジュール１の模式的な断面図を示す。図２に、図１のＩＩで示された部分の拡大断面図を示す。
図１、図２において、本実施形態の半導体装置であるパワー半導体モジュール１は、積層基板２と、半導体チップ３と、導電ポスト４と、第１の配線基板５と、第２の配線基板６とを備えている。また、パワー半導体モジュール１は、更に外部端子７Ａ、７Ｂと、封止樹脂８とを備えている。
積層基板２は、絶縁板２ａと、絶縁板２ａのおもて面、換言すれば主面に設けられた回路板２ｂと、絶縁板２ａの裏面に設けられた金属板２ｃとが積層され構成されている。絶縁板２ａは例えば窒化アルミニウムや窒化珪素、酸化アルミニウム等の絶縁性セラミックスよりなり、回路板２ｂ、金属板２ｃは、例えば銅などの金属よりなる。絶縁板２ａとしてセラミックスのほか、ポリイミド等の絶縁性樹脂やガラスエポキシ材を含む部材を用いることもできる。そして回路板２ｂは、絶縁板２ａ上に選択的に形成されていて、これにより所定の電気回路を構成している。積層基板２として、例えばＤＣＢ（Direct Copper Bonding）基板等を用いることができる。ＤＣＢ基板は、絶縁板２ａに銅などからなる回路板２ｂ、金属板２ｃが直接接合されている基板である。絶縁板２ａが絶縁性のため、回路板２ｂと金属板２ｃとは電気的に絶縁されている。回路板２ｂのおもて面に、半導体チップ３がはんだ９等の接合材により電気的かつ機械的に接合されている。金属板２ｃの裏面には、後述する冷却器１０が、熱的かつ機械的に接続されている。この熱的かつ機械的に接続する具体的手段は、図示した例では、はんだ９等の接合材である。
半導体チップ３は、特に限定されないが、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＦＷＤ（Free Wheeling Diode）であってもよいし、これらを一つの半導体チップの中で縦方向に形成されたＲＢ−ＩＧＢＴ（Reverse Blocking-Insulated Gate Bipolar Transistor ）やＲＣ−ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）であってもよい。ＳｉＣからなる半導体チップ（例えばＳｉＣ−ＭＯＳＦＥＴ）は、シリコンからなる半導体チップに比べて高耐圧で、かつ高周波でのスイッチングが可能である。
半導体チップ３は、おもて面と裏面を備える半導体基板に縦型のスイッチング素子が設けられており、図２（ｂ）に示されるように、おもて面に主電極３ａと制御電極３ｂとを備えている。また、半導体チップ３は、裏面に主電極を備えている（図示せず）。例えば半導体チップ３がＩＧＢＴである場合には、おもて面には、主電極３ａであるエミッタ電極及び制御電極３ｂであるゲート電極が形成されている。裏面にはコレクタ電極が形成されている。
半導体チップ３は、ＩＧＢＴやパワーＭＯＳＦＥＴに限定されず、おもて面に主電極と制御電極を備え、スイッチングの動作が可能な半導体チップの一個又は複数個の組み合わせであればよい。
導電ポスト４Ａは、一端および他端を備える棒状の導電部材であり、一端が、半導体チップ３のおもて面側に形成されている主電極３ａに対向するように配置されている。主電極３ａと導電ポスト４Ａとは、例えばはんだ９などの接合材により電気的かつ機械的に接続されている。導電ポスト４Ａの他端は、半導体チップ３の主電極３ａに対向して配置されている第１の配線基板５に電気的かつ機械的に接続されている。
導電ポスト４Ｂは、一端および他端を備える棒状の導電部材であり、一端が、半導体チップ３のおもて面側に形成されている制御電極３ｂに対向するように配置されている。導電ポスト４Ｂの他端は、半導体チップ３の制御電極３ｂに対向して配置されている第２の配線基板６に電気的かつ機械的に接続されている。
制御電極３ｂと導電ポスト４Ｂとは、例えばはんだ９などの接合材により電気的かつ機械的に接続されている。導電ポスト４Ａ及び導電ポスト４Ｂは、ピン形状であり、電気抵抗が低く、熱伝導率が高い金属材料が好適に用いられ、具体的には銅やアルミニウムが望ましい。導電ポスト４Ａ、導電ポスト４Ｂは、１つの半導体チップ３の主電極３ａ及び制御電極３ｂのそれぞれに対して、複数個の導電ポストを配置することが好ましい。こうすることによって、熱伝導性を向上させることができる。
導電ポスト４Ａと第１の配線基板５は、例えば、第１の配線基板５の所定の位置に形成されている孔に導電ポスト４Ａを圧入することにより電気的かつ機械的に接続される。導電ポスト４Ｂと第２の配線基板６は、例えば、第２の配線基板６の所定の位置に形成されている孔に導電ポスト４Ｂを圧入することにより電気的かつ機械的な接続される。圧入の他、はんだやロウ付け、又はカシメによることもできる。
半導体チップ３の主電極３ａに対向して第１の配線基板５が配置されている。また、半導体チップ３の制御電極３ｂに対向して第２の配線基板６が配置されている。図２（ａ）に示されるように、第２の配線基板６は、面内に開口６ｃを有し、第１の配線基板５がこの開口６ｃの内側に配置されている。好ましくは、第１の配線基板５がこの開口６ｃの内側に接している。第１の配線基板５及び第２の配線基板６は同一面内に位置するよう配置されてもよい。図示した例では開口６ｃの平面視形状は長方形であるが、第１の配線基板５を固定しやすい様々な形状を採用でき、多角形、円形や長円形などでもよい。
図２（ｂ）に示されるように、第１の配線基板５は、第１の絶縁基板５ａと、この第１の絶縁基板５ａの両面に配置された第１の導電部材５ｂとが積層されて構成されている。図示した例では、第１の配線基板５の第１の導電部材５ｂは、第１の絶縁基板５ａ上に全面的に形成されている。第１の絶縁基板５ａは、ポリイミド等の絶縁性樹脂からなるものや、ガラスエポキシ材やセラミック絶縁板からなるもの等を用いることができる。第１の導電部材５ｂは、例えば銅箔である。第１の配線基板５の第１の導電部材５ｂは、第１の絶縁基板５ａの一方の表面に形成されていてもよいが、第１の配線基板５の反りを抑制するため、また、電磁シールド性を向上させるために、第１の絶縁基板５ａの両方の表面に形成されていることが好ましい。図示した例では第１の配線基板５の平面視形状は長方形であるが、多角形、円形や長円形などでもよい。
第２の配線基板６は、第２の絶縁基板６ａと、この第２の絶縁基板６ａの両面に配置された第２の導電部材６ｂとが積層されて構成されている。図示した例では、第２の配線基板６の第２の導電部材６ｂは、第２の絶縁基板６ａ上に、電気回路を構成するための所定の配線になるように選択的に形成されている。なお、図２（ａ）では、第２の導電部材６ｂの選択的な形成により構成された配線パターンの図示を省略している。第２の配線基板６の第２の導電部材６ｂの長さを短くすることにより、パワー半導体モジュール１を小型化することができる。また、第２の配線基板６の第２の導電部材６ｂの配線のみの変更により、顧客の要求に応じた制御端子の配列を変更することができる。好ましくは、第１の配線基板５及び第２の配線基板６は、第１の絶縁基板５ａの側面が第２の絶縁基板６ａの開口６ｃの内側側面に対向するように配置される。また、第１の配線基板５と第２の配線基板６とを互いに固定する方法として、第１の導電部材５ｂと第２の導電部材６ｂが電気的に導通しないものであれば、いずれの方法を用いてもよい。例えば、開口６ｃ内の第２の絶縁基板６ａに突起を設け、これらの突起と第１の絶縁基板５ａの側面とを嵌合させ、位置決めして両者を固定してもよい。また、第２の配線基板６の開口６ｃと第１の配線基板５との間に絶縁性のシートやスペーサを挟んで両者を固定してもよい。
第２の絶縁基板６ａは、ポリイミド等の絶縁性樹脂からなるものや、ガラスエポキシ材やセラミック絶縁板からなるもの等を用いることができる。第２の導電部材６ｂは、例えば銅箔である。第２の配線基板６の第２の導電部材６ｂは、第２の絶縁基板６ａの一方の表面に形成されていてもよいが、第２の配線基板６の反りを抑制するため、また、電磁シールド性を向上させるために、第２の絶縁基板６ａの両方の表面に形成されていることが好ましい。
第１の配線基板５の第１の導電部材５ｂの厚さは、第２の配線基板６の第２の導電部材６ｂの厚さよりも厚い。第１の配線基板５の第１の導電部材５ｂの厚さが厚いことから、第１の導電部材５ｂに２００Ａ（アンペア）や４００Ａといった大電流を流した場合にも当該第１の導電部材５ｂの発熱を抑制することができる。
また、第２の配線基板６の第２の導電部材６ｂの厚さが、第１の配線基板５の第１の導電部材５ｂの厚さよりも相対的に薄いことから、数Ａの電流を流す第２の導電部材６ｂを、第１の配線基板５の第１の導電部材５ｂと同等の厚さにする無駄がなく、また、電気回路を構成するために第２の導電部材６ｂを、エッチングにより容易に選択的に形成することができる。
なお、第１の導電部材５ｂの厚さは第１の絶縁基板５ａ及び第１の導電部材５ｂの積層方向の厚みである。第２の導電部材６ｂの厚さは第１の絶縁基板６ａ及び第２の導電部材６ｂの積層方向の厚みである。
パワー半導体モジュール１の外部端子７Ａ、７Ｂは、半導体チップ３のおもて面及び裏面の主電極３ａ等と外部との間を導通させる端子であり、主電力が導通される。外部端子７Ａ、７Ｂの一端は、積層基板２の回路板２ｂに例えばはんだ９等の接合材により電気的に接続されている。外部端子７Ａ、７Ｂの他端は、パワー半導体モジュール１の外形を形成している封止樹脂８の上面から外部に導出されている。外界からの主電気の入出力は、外部端子７Ａ、７Ｂから行われる。パワー半導体モジュール１は、外部端子７Ａ、７Ｂの他に、図示していない制御端子を備えている。制御端子は、半導体チップ３を制御するための端子であり、一端は、第２の配線基板６を通して半導体チップ３のおもて面に形成されている制御電極３ｂと電気的に接続されている。
封止樹脂８は、少なくとも半導体チップ３、積層基板２、第１の配線基板５、第２の配線基板６、導電ポスト４Ａ、導電ポスト４Ｂを封止している。封止樹脂８は、例えば所定の絶縁性能を有し、所定の成形性を有する樹脂であれば特に限定されないが、熱硬化性樹脂を用いることができる。封止樹脂８は、具体的には、エポキシ樹脂やマレイミド樹脂等を用いることができる。また、放熱性を高めるために、樹脂中に熱伝導性の高い材料のフィラーを添加することもできる。フィラーは、例えば、アルミナや窒化ボロン等が適用できる。
本実施形態では、封止樹脂８によりパワー半導体モジュール１の外形、換言すれば筐体が構成されていて、別途にケースを備えていない。封止樹脂８の成形は、モールド成形、より具体的には、トランスファーモールド法を用いることができるが、トランスファーモールド法に限られない。例えば樹脂のポッティングにより成形することもできる。また、パワー半導体モジュール１は、図示した例に限られず、封止樹脂の他に別途ケースを備える構成とすることもできる。
積層基板２の金属板２ｃは、冷却器１０のおもて面に固定されている。冷却器１０は、内部空間に、複数のフィン１０ｂを備えている。フィン１０ｂの間が冷却通路１０ａになっている。この冷却通路１０ａに外部から冷却媒体を流通させる。冷却媒体は特に限定されないが、エチレングリコール水溶液や水などの液体冷媒を用いることができるし、空気のような気体冷媒を用いることもできるし、フロンのように冷却器で蒸発して気化熱で冷却器を冷やす相変化可能な冷媒を用いることもできる。冷却器１０との金属板２ｃとの固定は、図示した例では、はんだ９等の接合材により接合されている。冷却器１０と金属板２ｃとがはんだ９により接合されて、半導体チップ３から積層基板２に伝わった熱を冷却器１０に伝熱している。
半導体チップ３と回路板２ｂとを接合するはんだ９、半導体チップ３と導電ポスト４Ａ又は４Ｂとを接合するはんだ９及び冷却器１０と金属板２ｃとを接合するはんだ９は、Ｓｎ−Ａｇ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｓｂ系、Ｓｎ−Ｓｂ−Ａｇ系等のはんだ材料を用いることができる。パワー半導体モジュール１において、各々の接合にはんだ９として同じはんだ材料を用いてもよいし、例えば、半導体チップ３及び回路板２ｂを接合するはんだ９と半導体チップ３及び導電ポスト４Ａ等を接合するはんだ９とに異なるはんだ材料を用いてもよい。
パワー半導体モジュール１は、上述したように第１の配線基板５の第１の導電部材５ｂの厚さが、第２の配線基板６の第２の導電部材６ｂの厚さよりも厚い。
一般に、導体に電流を流した際の発熱は、次式のジュールの法則に従う。
Ｑ＝Ｉ２・Ｒ・ｔ
ここに、Ｑは熱量、Ｉは電流、Ｒは抵抗、ｔは通電時間である。
また、導体の抵抗Ｒは、次式で表される。
Ｒ＝ρ・Ｌ／Ｓ
ここに、Ｒは抵抗、ρは電気抵抗率、Ｌは導体の長さ、Ｓは導体の断面積である。
上記の二つの式より、電流を印加した導体の発熱量を抑えるためには、電気抵抗率が小さく、配線経路を短く、断面積を大きくすればよいことが分かる。
製品設計においては、通電による発熱を、ある熱量以下に設定する必要があるが、半導体チップ３の主電流の回路の一部を構成する配線基板においては、導電部材の厚さの上限値は配線基板の製造制約で決まり、大電流化が困難な場合が生じ得る。また、導電部材の厚さを厚くできたとしても導電ポストの圧入に必要な力が増加して製造コストが高くなり、また、幅が狭い制御電極用の導電部材をエッチングにより選択的に形成するのが困難となっていた。
したがって、上記問題を克服するためには、配線基板を第１の配線基板５と第２の配線基板６とで構成し、第１の配線基板５の第１の導電部材５ｂの厚さを第２の配線基板６の第２の導電部材６ｂよりも厚くすることが効果的である。
次に、実施形態１の半導体装置１の製造方法について、図２Ｃを用いて説明する。
まず、絶縁板２ａ及び回路板２ｂを備える積層基板２と、おもて面及び裏面を備え、おもて面に主電極３ａ及び制御電極３ｂを有する半導体チップ３と、第１の導電部材５ｂを含む第１の配線基板５と、第１の導電部材５ｂより薄い第２の導電部材６ｂを含み、開口６ｃを有する第２の配線基板６と、一端及び他端を備え、他端が第２の導電部材６ｂに電気的かつ機械的に接続された導電ポスト４Ｂと、を用意する（Ｓ１）。
次に半導体チップ３の裏面を回路板２ｂに固定し（Ｓ２）、第１の配線基板５を主電極３ａに対向して配置し、第１の導電部材５ｂを主電極３ａに電気的に接続し（Ｓ３）、第１の配線基板５が開口６ｃの内側に位置するように、第２の配線基板６を制御電極３ｂに対向して配置し、導電ポスト４Ｂの一端を制御電極３ｂに電気的かつ機械的に接続する（Ｓ４）。
このような製造方法において、好ましくは、第１の配線基板５は、おもて面及び裏面を有する第１の絶縁基板５ａを備え、第１の導電部材５ｂは第１の絶縁基板５ａのおもて面及び裏面の少なくともいずれか一方に形成されているとよい。また、第２の配線基板６は、おもて面及び裏面を有する第２の絶縁基板６ａを備え、第２の導電部材６ｂは第２の絶縁基板６ａのおもて面及び裏面の少なくともいずれか一方に形成されているとよい。さらに、第２の絶縁基板６ａに開口６ｃが設けられているとよい。
（実施形態２）
次に、本発明の半導体装置の実施形態２について、図面を参照しつつ具体的に説明する。
図３に、本実施形態２の半導体装置であるパワー半導体モジュール１１の要部を斜視図で示す。図３においては、理解を容易にするために、外部端子７Ａ、外部端子７Ｂ及び封止樹脂８の図示を省略し、封止樹脂８により封止される前の要部の態様を図示している。なお、以下の図面において、図１及び図２に示した部材と同一の部材については同一の符号を付している。そのため、以下の説明においては、既に説明した部材については重複する説明を省略する。
図３においては、半導体チップ３（図に現れない）を２個備えている。半導体チップ３は例えばＲＣ−ＩＧＢＴである。ＲＣ−ＩＧＢＴは一つのチップにＩＧＢＴ素子とＦＷＤ素子とを含んでいる。
積層基板２の回路板２ｂ上に、半導体チップ３（図に現れず）が電気的かつ機械的に接続されている。この半導体チップ３のおもて面に形成された主電極３ａ（図に現れず）に、第１の配線基板としての金属ブロック１５が電気的かつ機械的に接続されている。また、半導体チップ３のおもて面に形成された制御電極３ｂ（図に現れず）に、第２の配線基板としてのプリント基板１６が対向して配置され、導電ポスト４Ｂを介して制御電極３ｂとプリント基板１６の第２の銅箔部分１６ｃが電気的に接続されている。
プリント基板１６のフレキシブル絶縁板１６ａ上に、制御電極用の狭幅に形成された第２の銅箔部分１６ｃが選択的に形成されていて、この第２の銅箔部分１６ｃの長手方向の一端に、導電ポスト４Ｂの一端（上端）が、圧入等により電気的かつ機械的に接続されている。また、第２の銅箔部分１６ｃの長手方向の他端に、制御端子としての外部端子７Ｃの一端（下端）がはんだ９等の接合材により接合されている。フレキシブル絶縁板１６ａは、本発明の第２の絶縁基板に相当し、第２の銅箔部分１６ｃは本発明の第２の導電部材に相当する。
半導体チップ３の一つの金属ブロック１５には、幅広のリード端子７ｄがレーザ溶接等により接合されている。また、半導体チップ３の別の一つの金属ブロック１５には、幅広のリード端子７ｅがレーザ溶接等により接合されている。また、積層基板２の回路板２ｂには、幅広のリード端子７ｆがレーザ溶接等により接合されている。
図４は、図３に示した部材のうち、プリント基板１６、リード端子７ｄ、リード端子７ｅ及びリード端子７ｆを取り除いて図示した平面図である。すなわち、図４では積層基板２の絶縁板２ａ、回路板２ｂ、半導体チップ３、金属ブロック１５が図面に現れている。図４において、回路板２ｂは、第１の回路部２ｂａと、第２の回路部２ｂｂと、第３の回路部２ｂｃと、第４の回路部２ｂｄと、第５の回路部２ｂｅとに区画されている。
第１の回路部２ｂａとは、一つの半導体チップ３Ａの裏面の主電極と電気的に接続されている。この第１の回路部２ｂａには、突起部２ｂｆを備え、この突起部２ｂｆの頂面とリード端子７ｆとがレーザ接合される。第２の回路部２ｂｂは、もう一つの半導体チップ３Ｂの裏面の主電極と電気的に接続されている。第４の回路部２ｂｄは、外部端子７Ｃの下端と対向する位置に配置されている。第４の回路部２ｂｄと外部端子７Ｃとは、電気的に接続してもよいし、接続しなくてもよい。第５の回路部２ｂｅは、外部端子７Ｃの下端と対向する位置に配置されている。第５の回路部２ｂｅと外部端子７Ｃとは、電気的に接続してもよいし、接続しなくてもよい。
２つのＲＣ−ＩＧＢＴは積層基板２上に配置され、回路板２ｂ、金属ブロック１５、リード端子７ｄ、リード端子７ｅ、リード端子７ｆ及びプリント基板１６に接続されてインバータ回路の上下アームを構成している。１つの積層基板２上に電気的に並列に接続された２個１組の合計２組の半導体チップ３を配置して、インバータ回路を構成する一相における上アーム及び下アームを構成してもよい。
図５（ａ）は、金属ブロック１５について、半導体チップ３に対向する側の面を示す斜視図であり、図５（ｂ）は、リード端子７ｄ又はリード端子７ｅと接合される側の面を示す斜視図である。図５（ａ）、（ｂ）に示されるように、図示した例の金属ブロック１５は、半導体チップ３の主電極３ａとほぼ同じ面積で概略長方形の平面形状を有し、所定の厚みを有する板状のベース部１５ａと、このベース部１５ａから突出する複数のピン部１５ｂとを有している。ベース部１５ａは略直方体形状でもよい。ピン部１５ｂの先端と半導体チップ３の主電極３ａとがはんだ９等の接合材により電気的かつ機械的に接続される。金属ブロック１５は、銅やアルミニウム等の導電性及び熱伝導性のよい金属製である。また、ベース部１５ａの厚さ、すなわち、ベース部１５ａにおける半導体チップ３に対向する側の面とリード端子７ｄ又はリード端子７ｅに接合される側の面との距離は、プリント基板１６の第１の銅箔部分１６ｂの厚さよりも厚い。したがって、金属ブロック１５に大電流を流すことができる。また、金属ブロック１５は、放熱性のよい材料からなり、しかも、ピン部の各ピンの間の空間で放熱させることができる。したがって、金属ブロック１５を用いることにより、通電時の発熱を抑制することができる。
なお、ピン部１５ｂの各ピンの形状は特に図示した円柱状のものに限られず、角柱状のものであってもよく、フィン状であってもよい。
金属ブロック１５を用いることにより、従来の半導体装置のように銅箔の厚いプリント基板を用いた場合のような、銅箔に導電ポストを圧入する時に必要な力が不要であり、また、導電ポストが折れたり曲がったりすることが回避される。
また、本実施形態の金属ブロック１５の変形例としては、ピン部１５ｂがない金属ブロックが挙げられる。換言すれば、ベース部１５ａのみの、板状の金属ブロックであってもよい。この場合、板状の金属ブロックに、その厚さ方向に貫通する孔を有しているものも、本実施形態の金属ブロック１５の変形例である。
図６は、プリント基板１６をおもて面から見た図、図７は、プリント基板１６を裏面から見た図である。図６、図７において、プリント基板１６は、フレキシブル絶縁板１６ａの両面に、第１の銅箔部分１６ｂ及び第２の銅箔部分１６ｃが選択的に形成されている。もっとも、第１の銅箔部分１６ｂ及び第２の銅箔部分１６ｃは、片面のみに形成されていてもよい。
プリント基板１６の第２の銅箔部分１６ｃの長さを短くすることにより、パワー半導体モジュール１を小型化することができる。また、第２の銅箔部分１６ｃの配線を変更することにより、顧客に応じた制御端子の配列を変更することができる。
フレキシブル絶縁板１６ａは、可撓性を有する絶縁性樹脂からなり、例えばポリイミド樹脂を用いることができる。フレキシブル絶縁板１６ａは、金属ブロック１５を挿入して貫通させるための開口１６ｄが形成されている。この開口１６ｄには、周に沿って、複数の舌片１６ｅが形成されている。この舌片１６ｅは、金属ブロック１５を挿入して貫通させることにより、金属ブロック１５の側面に接して反った形状になる。金属ブロック１５とプリント基板１６とが同一面内に位置するよう配置されてもよい。このことにより、プリント基板１６が金属ブロック１５に対して位置決めされた状態で一体的に固定される。なお、舌片１６ｅの形状は、図示した例に限定されない。
開口１６ｄにおける舌片１６ｅ以外の部分は、開口１６ｄに金属ブロック１５を挿入して貫通させたときに隙間を形成する部分である。この隙間は舌片１６ｅにより規定される。この舌片１６ｅにより規定される隙間が形成されることにより、封止樹脂８のモールド成形時には、封止樹脂８がこの隙間を通して流通可能になっている。
第２の銅箔部分１６ｃは、図３を用いて説明したように、プリント基板１６のフレキシブル絶縁板１６ａ上に、制御電極用に狭幅形状に形成されている。この第２の銅箔部分１６ｃの長手方向の一端に、導電ポスト４Ｂの一端（上端）が、圧入等により電気的かつ機械的に接続されている。プリント基板１６と積層基板との間の間隔は、一端が第２の銅箔部分１６ｃに接合され、他端が半導体チップ３の制御電極３ｂに接合される導電ポスト４Ｂの長さによって定められる。
第２の銅箔部分１６ｃの長手方向の他端には、プリント基板１６の厚み方向に貫通する孔が形成され、この貫通孔に、外部端子７Ｃの一端（下端）が挿入されて圧入又ははんだ９等の接合材により電気的かつ機械的に接続されている。この外部端子７Ｃの下端は、積層基板２の第４の回路部２ｂｄ又は第５の回路部２ｂｅに接触していてもよいし、非接触でもよい。
第１の銅箔部分１６ｂは、開口１６ｄ近傍で第２の銅箔部分１６ｃに干渉しない範囲かつ、舌片１６ｅの変形を妨げない範囲でフレキシブル絶縁板１６ａ上に形成されている。第１の銅箔部分１６ｂにより、プリント基板１６の変形が抑制され、また、電磁シールド性が向上する。
本実施形態のパワー半導体モジュール１１は、金属ブロック１５とプリント基板１６とを備え、金属ブロック１５のベース部１５ａの厚さは、プリント基板１６の第２の銅箔部分１６ｃの厚さより厚い。一例では、ベース部の厚さは０．５〜３．０ｍｍ程度である。ベース部の厚さが０．５ｍｍ以上であると、金属ブロック１５に大電流を流した場合にも当該金属ブロック１５の発熱を抑制することができる。ベース部の厚さが３．０ｍｍ以下であると、半導体チップ３の主電極３ａとピン部１５ｂとの間が適切な厚さのはんだ９により接合され、パワー半導体モジュール１１の信頼性を保つことができる。
また、プリント基板１６の第１の銅箔部分１６ｂの厚さが、金属ブロック１５のベース部１５ａの厚さほどには厚くなく、一例では第１の銅箔部分１６ｂの厚さは、０．１〜０．３ｍｍ程度である。第１の銅箔部分１６ｂの厚さが０．１ｍｍ以上であると、制御用の電流を流すことができれば足りる、必要十分な厚さの第２の銅箔部分１６ｃを形成できる。また、第１の銅箔部分１６ｂの厚さが０．３ｍｍ以下であると、電気回路を構成するため第１の銅箔部分１６ｂと同時に形成する第２の銅箔部分１６ｃを、エッチングにより容易に選択的に形成することができる。
更に、プリント基板１６は、開口１６ｄが形成されていて、この開口１６ｄに金属ブロック１５を貫通させることにより、金属ブロック１５が接合されている半導体チップ３における制御電極３ｂの位置と、プリント基板１６の第２の銅箔部分１６ｃの一端に接続された導電ポスト４Ｂの一端の位置とを、互いに対向するような位置に位置合わせすることができる。つまり、位置合わせのための治具を必要とせずに、プリント基板１６の開口１６ｄに金属ブロック１５を貫通させるだけで、制御電極３ｂの位置と、導電ポスト４Ｂの一端の位置とを、自動的かつ精度よく位置合わせすることができる。したがって、信頼性が高いパワー半導体モジュールを低コストで製造することができる。実際に、実施形態２のパワー半導体モジュール１１を作製した結果、制御電極３ｂの位置と、導電ポスト４Ｂの一端の位置とを、自動的かつ精度よく位置合わせすることができたことが確認された。
特に、開口１６ｄに、プリント基板１６のフレキシブル絶縁板１６ａからなる舌片１６ｅが形成されているパワー半導体モジュール１１は、以下の効果を有している。この効果を、図８、図９を用いて説明する。
図８は、パワー半導体モジュール１１の変形例のパワー半導体モジュール１２の断面図であり、図９は、図８のパワー半導体モジュール１２における金属ブロック１５とプリント基板１６近傍の拡大断面図である。なお、図８、図９において、図１〜７に示したのと同一の部材については同一の符号を付していて、以下では重複する説明は省略する。
図８及び図９に示したパワー半導体モジュール１２は、外部端子の形状が、図３に示したパワー半導体モジュール１１とは相違している。しかし、パワー半導体モジュール１１と同じく、プリント基板１６の開口１６ｄに、フレキシブル絶縁板１６ａからなる舌片１６ｅが形成されている。
舌片１６ｅが突出して形成されていることにより、プリント基板１６の開口１６ｄの大きさが、金属ブロック１５のベース部１５ａの大きさよりも小さい場合には、開口１６ｄに金属ブロック１５を貫通させると、図９に拡大断面図を示すように、舌片１６ｅが金属ブロック１５に接しながら反った状態になる。このことにより、プリント基板１６が金属ブロック１５に対して位置決めされた状態で一体的に固定される。よって、制御電極３ｂの位置と、導電ポスト４Ｂの一端の位置とを、自動的かつ精度よく位置合わせすることができ、ひいては信頼性が高いパワー半導体モジュールを低コストで製造することができる。
また、舌片１６ｅが形成されていることにより、大きさの異なる複数種類の金属ブロック１５に対して、舌片１６ｅを反らせて、一つのプリント基板で位置決め、固定することも可能になる。
更に、開口１６ｄにおいて、舌片１６ｅ以外の部分が、開口１６ｄに金属ブロック１５を挿入して貫通させたときに隙間を形成する部分であることにより、封止樹脂８のモールド成形時のボイドを抑制することができる。図１０は、パワー半導体モジュール１２におけるモールド成形時の封止樹脂８の流れを矢印で示している。プリント基板１６よりも上方においては、流れを妨げる部材が少ないので高速、大量に流れ、プリント基板１６と積層基板２との間においては、流れを妨げる部材が多く、相対的に低速、少量が流れる。プリント基板１６を境界として流れの相違によりボイドが生じ易いところ、開口１６ｄに金属ブロック１５を挿入して貫通させたときに隙間を形成する部分であることにより、この隙間を通じてプリント基板１６よりも上方から、プリント基板１６と積層基板２との間に封止樹脂８が流れる。このことにより、ボイドを効果的に抑制することができる。かかるモールド内においてプリント基板１６からモールド上壁までの距離Ｌ１は１．０〜３．０ｍｍ程度、プリント基板１６と積層基板２との間の距離Ｌ２は０．３〜２．０ｍｍ程度である。プリント基板１６からモールド上壁までの距離Ｌ１が１．０ｍｍ以上であれば、パワー半導体モジュール１２が熱等により変形しても封止樹脂８が割れにくい。プリント基板１６からモールド上壁までの距離Ｌ１が３．０ｍｍ以下であれば、製造しやすく、コスト低減が可能となり、さらにパワー半導体モジュール１２の歪み量が小さくなりその信頼性を保つことができる。また、プリント基板１６と積層基板２との間の距離Ｌ２が０．３ｍｍ以上であると、樹脂の流動性がよくボイドの発生を抑えることができる。プリント基板１６と積層基板２との間の距離Ｌ２が２．０ｍｍ以下であると、ピンの圧入時にピンが曲がったり、トランスファーモールド時に樹脂の流れによりピンが曲がったりするなどの不具合が発生しない。プリント基板１６と積層基板２との間の距離Ｌ２に対するプリント基板１６からモールド上壁までの距離Ｌ１の比は０．５〜１０でもよい。
次に、実施形態２のパワー半導体モジュール１２の製造方法について説明する。
図１１に示すように、積層基板２の回路板２ｂ上ではんだ９により半導体チップ３を接合し、この半導体チップ上ではんだ９により金属ブロック１５を接合する。回路板２ｂに対する半導体チップ３の接合の後に、半導体チップ３に対する金属ブロック１５の接合を行ってもよいし、回路板２ｂに対する半導体チップ３の接合と、半導体チップ３に対する金属ブロック１５の接合とを同時に行ってもよい。
次に、開口１６ｄが形成されているプリント基板１６の当該開口１６ｄに金属ブロック１５を挿入し貫通させる。これにより、図９に示すように開口１６ｄに形成されていた舌片１６ｅが、金属ブロック１５の側面に接しながら反っている形態を示す。
かかる製造工程を含むことにより、プリント基板１６が金属ブロック１５に対して位置決めされた状態で一体的に固定される。よって、制御電極３ｂの位置と、導電ポスト４Ｂの一端の位置とを、自動的かつ精度よく位置合わせすることができ、ひいては信頼性が高いパワー半導体モジュールを低コストで製造することができる。
また、本実施形態のパワー半導体モジュール１２の製造方法の変形例として、実施形態１の半導体装置１の製造方法を、部材及び工程を次のとおり変更して適用してもよい。
すなわち、第１の導電部材５として金属ブロック１５が採用される。第２の配線基板６（１６）は、おもて面及び裏面を有する第２の絶縁基板６ａ（１６ａ）を備え、第２の導電部材６ｂ（１６ｂ）は第２の絶縁基板６ａ（１６ａ）のおもて面及び裏面の少なくともいずれか一方に形成され、第２の絶縁基板６ａ（１６ａ）に開口６ｃ（１６ｄ）が設けられており、開口６ｃ（１６ｄ）に可撓性材料よりなる舌片（１６ｅ）が形成されている。さらに、導電ポスト４Ｂの一端を制御電極３ｂに電気的かつ機械的に接続する工程において、舌片（１６ｅ）が金属ブロック１５に接しながら反るように、第２の配線基板６（１６）を制御電極３ｂに対向して配置する。
比較のために従来の半導体装置１０１の断面図を図１２に示し、その部分拡大図を図１３に示す。図１２、図１３に示した半導体装置１０１は、配線部材としてプリント基板１０５を備えている。プリント基板１０５の銅箔１０５ｂは、半導体チップ３の主電極３ａに対向する部分も、制御電極３ｂに対向する部分も同じ厚さを有している。したがって、主電極３ａからプリント基板１０５大電流を流そうとすると銅箔１０５ｂが発熱するおそれがあった。銅箔１０５の厚さを厚くした場合には、銅箔１０５ｂの発熱は抑制されるが、その反面、制御電極３ｂに電気的に接続する回路を形成する部分をエッチングで形成するのが困難であった。またエッチングできたとしても制御電極３ｂには大電流を流さないので厚さが無駄であった。これに対して本発明の半導体装置は実施形態１及び実施形態２から明らかなように、従来の半導体装置に比べて優れた効果を奏する。
以上、本発明の半導体装置及びその製造方法を図面及び実施形態を用いて具体的に説明したが、本発明の半導体装置は、実施形態及び図面の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で幾多の変形が可能である。
１、１１、１２ パワー半導体モジュール（半導体装置）
２ 積層基板
２ａ 絶縁板
２ｂ 回路板
２ｃ 金属板
３ 半導体チップ
３ａ 主電極
３ｂ 制御電極
４ 導電ポスト
５ 第１の配線基板
６ 第２の配線基板
１５ 金属ブロック
１６ プリント基板

Claims (18)

  1. 絶縁板及び回路板を備える積層基板と、
    おもて面及び裏面を備え、前記おもて面に主電極及び制御電極を有し、前記裏面が前記回路板に固定された半導体チップと、
    第１の導電部材を含み、前記主電極に対向して配置され、前記主電極が前記第１の導電部材に電気的に接続された第１の配線基板と、
    第２の導電部材を含み、前記制御電極に対向して配置され、開口を有する第２の配線基板と、
    一端及び他端を備え、前記一端が前記制御電極に電気的かつ機械的に接続され、前記他端が前記第２の導電部材に電気的かつ機械的に接続された導電ポストと、
    を備え、
    前記第１の導電部材は前記第２の導電部材よりも厚く、
    前記第１の配線基板が前記開口の内側に配置されている
    ことを特徴とする半導体装置。
  2. 前記第１の配線基板及び前記第２の配線基板が同一面内に配置されている請求項１記載の半導体装置。
  3. 前記第１の配線基板が前記開口の内側に接している請求項１記載の半導体装置。
  4. 前記第１の配線基板と前記第２の配線基板とが一体的に固定された請求項１記載の半導体装置。
  5. 前記第１の配線基板は、おもて面及び裏面を有する第１の絶縁基板を備え、前記第１の導電部材は前記第１の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、
    前記第２の配線基板は、おもて面及び裏面を有する第２の絶縁基板を備え、前記第２の導電部材は前記第２の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、
    前記第２の絶縁基板に前記開口が設けられている請求項１記載の半導体装置。
  6. 前記第１の絶縁基板の側面が前記開口の内側側面に対向している請求項５記載の半導体装置。
  7. 前記第１の導電部材が、金属ブロックよりなる請求項１又は４記載の半導体装置。
  8. 前記第２の配線基板は、おもて面及び裏面を有する第２の絶縁基板を備え、前記第２の導電部材は前記第２の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、
    前記第２の絶縁基板に前記開口が設けられている請求項７記載の半導体装置。
  9. 前記金属ブロックが前記開口を貫通しており前記導電ポストの一端と前記制御電極とが互いに対向する位置に位置合わせされている請求項８記載の半導体装置。
  10. 前記開口に可撓性材料よりなる舌片が形成されており、前記舌片が前記金属ブロックに接しながら反っている請求項９記載の半導体装置。
  11. 前記開口に前記舌片が複数形成されており、前記第２の絶縁基板と前記金属ブロックとの間に前記舌片により規定される隙間を有する請求項１０記載の半導体装置。
  12. 前記第２の絶縁基板が前記可撓性材料を含む請求項１１記載の半導体装置。
  13. 前記第２の配線基板に外部端子が接続された請求項１又は４記載の半導体装置。
  14. 前記金属ブロックが、前記半導体チップと対向する面にピンを備え、前記ピンが前記主電極に電気的かつ機械的に接続されている請求項７記載の半導体装置。
  15. 絶縁板及び回路板を備える積層基板と、
    おもて面及び裏面を備え、前記おもて面に主電極及び制御電極を有する半導体チップと、
    第１の導電部材を含む第１の配線基板と、
    前記第１の導電部材より薄い第２の導電部材を含み、開口を有する第２の配線基板と、
    一端及び他端を備え、前記他端が前記第２の導電部材に電気的かつ機械的に接続された導電ポストと、
    を用意する工程と、
    前記半導体チップの裏面を前記回路板に固定する工程と、
    前記第１の配線基板を前記主電極に対向して配置し、前記第１の導電部材を前記主電極に電気的に接続する工程と、
    前記第１の配線基板が前記開口の内側に位置するように、前記第２の配線基板を前記制御電極に対向して配置し、前記導電ポストの前記一端を前記制御電極に電気的かつ機械的に接続する工程と、
    を備える半導体装置の製造方法。
  16. 前記第１の配線基板は、おもて面及び裏面を有する第１の絶縁基板を備え、前記第１の導電部材は前記第１の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、
    前記第２の配線基板は、おもて面及び裏面を有する第２の絶縁基板を備え、前記第２の導電部材は前記第２の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、
    前記第２の絶縁基板に前記開口が設けられている請求項１５記載の半導体装置の製造方法。
  17. 前記第１の導電部材が、金属ブロックよりなり、
    前記第２の配線基板は、おもて面及び裏面を有する第２の絶縁基板を備え、前記第２の導電部材は前記第２の絶縁基板のおもて面及び裏面の少なくともいずれか一方に形成され、前記第２の絶縁基板に前記開口が設けられており、前記開口に可撓性材料よりなる舌片が形成されており、
    前記導電ポストの前記一端を前記制御電極に電気的かつ機械的に接続する工程において、前記舌片が前記金属ブロックに接しながら反るように、前記第２の配線基板を前記制御電極に対向して配置する請求項１５記載の半導体装置の製造方法。
  18. 金属ブロックを半導体チップのおもて面の主電極と電気的かつ機械的に接続した後、可撓性材料よりなる舌片が開口に形成されたプリント基板の前記開口に前記金属ブロックを貫通させて前記舌片を前記金属ブロックに接触させて反らす工程を含むことを特徴とする半導体装置の製造方法。

JP2015218622A 2015-11-06 2015-11-06 半導体装置及びその製造方法 Active JP6634778B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015218622A JP6634778B2 (ja) 2015-11-06 2015-11-06 半導体装置及びその製造方法
CN201610849375.4A CN106952897B (zh) 2015-11-06 2016-09-23 半导体装置及其制造方法
US15/279,681 US10396023B2 (en) 2015-11-06 2016-09-29 Semiconductor device
DE102016219126.8A DE102016219126A1 (de) 2015-11-06 2016-09-30 Halbleitervorrichtung und dessen Herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015218622A JP6634778B2 (ja) 2015-11-06 2015-11-06 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017092185A true JP2017092185A (ja) 2017-05-25
JP6634778B2 JP6634778B2 (ja) 2020-01-22

Family

ID=58584210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015218622A Active JP6634778B2 (ja) 2015-11-06 2015-11-06 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US10396023B2 (ja)
JP (1) JP6634778B2 (ja)
CN (1) CN106952897B (ja)
DE (1) DE102016219126A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020136293A (ja) * 2019-02-13 2020-08-31 富士電機株式会社 半導体装置及びその製造方法
US11417591B2 (en) 2018-03-08 2022-08-16 Sumitomo Electric Industries, Ltd. Semiconductor module

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6809294B2 (ja) * 2017-03-02 2021-01-06 三菱電機株式会社 パワーモジュール
DE102017109264B3 (de) * 2017-04-28 2018-08-23 Infineon Technologies Ag Leistungshalbleiterbauelemente und ein Verfahren zum Bilden eines Leistungshalbleiterbauelements
WO2019146524A1 (ja) * 2018-01-25 2019-08-01 三菱電機株式会社 回路装置および電力変換装置
JP7279324B2 (ja) * 2018-09-14 2023-05-23 富士電機株式会社 半導体モジュール
JP6741135B1 (ja) * 2019-10-02 2020-08-19 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
DE102019219238A1 (de) * 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
KR20210129483A (ko) * 2020-04-20 2021-10-28 현대자동차주식회사 솔더링 구조, 이를 갖는 파워 모듈 및 파워 모듈의 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
CN101378040A (zh) * 2007-08-31 2009-03-04 三菱电机株式会社 半导体装置
US20100084760A1 (en) * 2008-10-07 2010-04-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US20110080714A1 (en) * 2009-10-06 2011-04-07 Ibiden Co., Ltd Circuit board and semiconductor module
WO2011083737A1 (ja) * 2010-01-05 2011-07-14 富士電機システムズ株式会社 半導体装置用ユニットおよび半導体装置
JP2014057005A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
WO2014069406A1 (ja) * 2012-10-29 2014-05-08 富士電機株式会社 半導体装置
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076440B2 (ja) * 2006-10-16 2012-11-21 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5499441B2 (ja) * 2008-04-01 2014-05-21 沖電気工業株式会社 半導体装置及びその製造方法
WO2010119897A1 (ja) * 2009-04-17 2010-10-21 Hoya株式会社 骨補填材用のリン酸カルシウム系セメント組成物及びそのキット
CN102460693A (zh) * 2009-06-19 2012-05-16 株式会社安川电机 电力变换装置
JP5644440B2 (ja) 2010-12-03 2014-12-24 富士電機株式会社 パワー半導体モジュール

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059860A (ja) * 2004-11-30 2007-03-08 Toshiba Corp 半導体パッケージ及び半導体モジュール
CN101378040A (zh) * 2007-08-31 2009-03-04 三菱电机株式会社 半导体装置
JP2009059923A (ja) * 2007-08-31 2009-03-19 Mitsubishi Electric Corp 半導体装置
US7884455B2 (en) * 2007-08-31 2011-02-08 Mitsubishi Electric Corporation Semiconductor device
US20100084760A1 (en) * 2008-10-07 2010-04-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2010093033A (ja) * 2008-10-07 2010-04-22 Toshiba Corp 半導体装置及びその製造方法
US20110080714A1 (en) * 2009-10-06 2011-04-07 Ibiden Co., Ltd Circuit board and semiconductor module
JP2011082303A (ja) * 2009-10-06 2011-04-21 Ibiden Co Ltd 回路基板及び半導体モジュール
WO2011083737A1 (ja) * 2010-01-05 2011-07-14 富士電機システムズ株式会社 半導体装置用ユニットおよび半導体装置
JP2014057005A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
WO2014069406A1 (ja) * 2012-10-29 2014-05-08 富士電機株式会社 半導体装置
WO2015045648A1 (ja) * 2013-09-30 2015-04-02 富士電機株式会社 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417591B2 (en) 2018-03-08 2022-08-16 Sumitomo Electric Industries, Ltd. Semiconductor module
JP2020136293A (ja) * 2019-02-13 2020-08-31 富士電機株式会社 半導体装置及びその製造方法
JP7310161B2 (ja) 2019-02-13 2023-07-19 富士電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20170133308A1 (en) 2017-05-11
DE102016219126A1 (de) 2017-05-11
CN106952897A (zh) 2017-07-14
US10396023B2 (en) 2019-08-27
JP6634778B2 (ja) 2020-01-22
CN106952897B (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
JP6634778B2 (ja) 半導体装置及びその製造方法
JP6354831B2 (ja) 半導体装置、半導体装置の組み立て方法、半導体装置用部品及び単位モジュール
JP6217756B2 (ja) 半導体モジュール
JP7151361B2 (ja) 半導体装置
WO2016084622A1 (ja) 半導体装置
JP6888742B2 (ja) 半導体装置
JPWO2015064231A1 (ja) 半導体モジュール
JP6480856B2 (ja) 半導体モジュール
CN110771027B (zh) 功率半导体装置及使用该装置的电力转换装置
EP2178117A1 (en) Power semiconductor module with double side cooling
JP2020519027A (ja) 半導体モジュール
JP4935783B2 (ja) 半導体装置および複合半導体装置
JP7118205B1 (ja) 半導体装置及びそれを用いた半導体モジュール
JP2012238749A (ja) 半導体装置
JP2015149363A (ja) 半導体モジュール
JP6060053B2 (ja) パワー半導体装置
JP6741135B1 (ja) 半導体モジュール及び半導体モジュールの製造方法
JP5045631B2 (ja) 半導体装置
JP7184084B2 (ja) 半導体モジュール
JP2012238737A (ja) 半導体モジュール及びその製造方法
JP2014033125A (ja) 半導体装置及び半導体装置の製造方法
JP2014216458A (ja) ビームリードおよび電源装置
JP2021072358A (ja) 半導体装置
JP2017034063A (ja) パワー半導体装置および製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191202

R150 Certificate of patent or registration of utility model

Ref document number: 6634778

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250