JP2017073416A - 配線構造体、及び配線構造体の製造方法 - Google Patents

配線構造体、及び配線構造体の製造方法 Download PDF

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Abstract

【課題】貫通配線パターンにおいて電気的な接続が確実になされた配線構造体、及びそのような配線構造体を容易に製造することができる配線構造体の製造方法を提供する。
【解決手段】インターポーザ１は、貫通配線パターン５を含む配線パターン３が設けられた配線構造体である。インターポーザ１は、貫通配線パターン５が配置された貫通孔１１を有するシリコン基板１０と、少なくとも配線パターン３に沿って、貫通孔１１の内面１１ａを含むシリコン基板１０の表面に設けられた絶縁層１４と、配線パターン３に沿って絶縁層１４上に設けられたボロン層１５と、ボロン層１５上に設けられた金属層１６と、備える。
【選択図】図２

Description

本発明は、配線パターンが設けられた配線構造体、及び配線構造体の製造方法に関する。
貫通配線パターンが配置された貫通孔を有するシリコン基板と、貫通孔の内面を含むシリコン基板の表面に設けられた絶縁層と、貫通孔の内面の絶縁層上に設けられた金属層と、を備えた半導体装置が知られている（例えば、特許文献１参照）。
特開２０１２−１１９３８１号公報
上述した半導体装置のように貫通配線パターンが設けられた配線構造体では、貫通配線パターンにおいて電気的な接続をいかに確実に実現し得るかが課題となる。
そこで、本発明は、貫通配線パターンにおいて電気的な接続が確実になされた配線構造体、及びそのような配線構造体を容易に製造することができる配線構造体の製造方法を提供することを目的とする。
本発明の配線構造体は、貫通配線パターンを含む配線パターンが設けられた配線構造体であって、貫通配線パターンが配置された貫通孔を有するシリコン基板と、少なくとも配線パターンに沿って、貫通孔の内面を含むシリコン基板の表面に設けられた絶縁層と、配線パターンに沿って絶縁層上に設けられたボロン層と、ボロン層上に設けられた金属層と、備える。
この配線構造体では、ボロン層を介して貫通孔の内面の絶縁層上に金属層が形成されている。この構成は、ボロン層上には金属層が安定して形成されるとの、本発明者らが見出した知見に基づくものである。これにより、この配線構造体では、貫通配線パターンにおいて電気的な接続が確実になされている。
本発明の配線構造体では、貫通孔の少なくとも一部の内面は、シリコン基板の厚さ方向に沿っていてもよい。貫通孔の少なくとも一部の内面がシリコン基板の厚さ方向に沿っている場合、例えば蒸着やスパッタ等の気相成長法では、当該一部の内面に金属層を形成することが困難である。ボロン層を介して貫通孔の内面の絶縁層上に金属層が形成されていることで、そのような場合でも貫通孔の内面に金属層が安定して形成され、貫通配線パターンにおいて電気的な接続が確実になされる。
本発明の配線構造体では、貫通孔の少なくとも一部の内面は、シリコン基板の厚さ方向と交差する一の方向に沿っていてもよい。貫通孔の少なくとも一部の内面がシリコン基板の厚さ方向と交差する一の方向に沿っている場合、例えば蒸着やスパッタ等の気相成長法では、当該一部の内面に金属層を形成することが困難である。ボロン層を介して貫通孔の内面の絶縁層上に金属層が形成されていることで、そのような場合でも貫通孔の内面に金属層が安定して形成され、貫通配線パターンにおいて電気的な接続が確実になされる。
本発明の配線構造体では、貫通孔の幅は、１０μｍ以上１００μｍ以下であってもよい。ボロン層を介して貫通孔の内面の絶縁層上に金属層が形成されていることで、そのような微細な貫通孔においても貫通孔の内面に金属層が安定して形成され、貫通配線パターンにおいて電気的な接続が確実になされる。なお、貫通孔の幅とは、貫通方向に垂直な方向における幅であり、例えば貫通孔が円柱状の場合には直径であり、貫通孔が四角柱状の場合には対向する二辺間の距離である。
本発明の配線構造体では、金属層は、めっき層であってもよい。この構成は、めっきによってボロン層上には金属層が選択的に且つ等方的に形成されるとの、本発明者らが見出した知見に基づくものである。これにより、貫通孔の内面の絶縁層上にボロン層を形成しておくことで、貫通孔の形状等に左右されず、ボロン層を介して貫通孔の内面の絶縁層上に金属層を確実に形成することができる。よって、貫通配線パターンにおいて電気的な接続がより確実になされる。
本発明の配線構造体では、シリコン基板は、インターポーザを構成していてもよい。この構成によれば、貫通配線パターンにおいて電気的な接続が確実になされたインターポーザを得ることができる。
本発明の配線構造体では、シリコン基板は、半導体装置を構成していてもよい。この構成によれば、貫通配線パターンにおいて電気的な接続が確実になされた半導体装置を得ることができる。
本発明の配線構造体の製造方法は、貫通配線パターンを含む配線パターンが設けられた配線構造体の製造方法であって、貫通配線パターンが配置される貫通孔をシリコン基板に形成する第１ステップと、少なくとも配線パターンの形成予定領域に沿って、貫通孔の内面を含むシリコン基板の表面に絶縁層を形成する第２ステップと、形成予定領域に沿って絶縁層上にボロン層を形成する第３ステップと、めっきによりボロン層上に金属層を形成する第４ステップと、を含む。
この配線構造体の製造方法では、ボロン層を介して貫通孔の内面の絶縁層上に金属層を形成する。これにより、貫通配線パターンにおいて電気的な接続が確実になされた配線構造体が得られる。また、この配線構造体の製造方法では、めっきによりボロン層上に金属層を形成する。この構成は、めっきによりボロン層上には金属層が選択的に且つ等方的に形成されるとの、本発明者らが見出した知見に基づくものである。これにより、この配線構造体の製造方法では、貫通配線パターンにおいて電気的な接続が確実になされた配線構造体を容易に製造することができる。
本発明の配線構造体の製造方法においては、第３ステップでは、気相成長法により絶縁層上にボロン層を等方的に形成し、その後に形成予定領域に沿ってボロン層をパターニングしてもよい。この構成によれば、形成予定領域に沿ってボロン層を精度良く且つ容易に形成することができる。
本発明によれば、貫通配線パターンにおいて電気的な接続が確実になされた配線構造体、及びそのような配線構造体を容易に製造することができる配線構造体の製造方法を提供することが可能となる。
本発明の配線構造体の一実施形態であるインターポーザの平面図である。 図１のインターポーザのII-II線に沿っての断面図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。 図１のインターポーザの製造方法を説明するための図である。
以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
図１及び図２に示されるインターポーザ（配線構造体）１は、例えば、端子ピッチが互いに異なる電子部品同士の電気的な接続を中継するために用いられる中継基板である。インターポーザ１は、シリコン（Ｓｉ）結晶からなる矩形板状のシリコン基板１０を備えている。シリコン基板１０には、所定形状の配線パターン３が設けられている。配線パターン３は、シリコン基板１０の第１主面１０ａ及び第２主面１０ｂに沿って設けられた表面配線パターン４と、第１主面１０ａ側の表面配線パターン４と第２主面１０ｂ側の表面配線パターン４とを接続する貫通配線パターン５と、を含んでいる。なお、図１及び図２では、配線パターン３が模式的に簡易な形状で表されているが、実際には配線パターン３は高精細に形成されて複雑な形状を有している。
シリコン基板１０には、シリコン基板１０を貫通し、シリコン基板１０の第１主面１０ａと第２主面１０ｂとに開口する貫通孔１１が設けられている。貫通孔１１内には、貫通配線パターン５が配置されている。貫通孔１１は、厚さ方向Ｄに沿って延びる四角柱状の形状を有している。貫通孔１１の幅は、例えば１０μｍ以上１００μｍ以下となっている。貫通孔１１の幅とは、貫通方向に垂直な方向における幅であり、ここでは対向する二辺間の距離である。貫通孔１１の内面１１ａは、その全体が厚さ方向Ｄに沿っており、第１主面１０ａ及び第２主面１０ｂと直角に交わっている。
貫通孔１１についても、図１及び図２では、模式的に簡易な形状で表されているが、実際には複数の貫通孔１１が設けられている。例えば、上記のような垂直孔以外に、貫通方向が厚さ方向Ｄに対して傾斜した傾斜孔や、屈曲部を有する屈曲孔等の種々の形状の貫通孔１１が設けられていてもよい。また、貫通孔１１の内面１１ａは、上記のように厚さ方向Ｄに沿う部分と、厚さ方向Ｄと交差する方向に沿う部分とを有していてもよく、テーパ状に形成された部分を有していてもよい。或いは、内面１１ａの全体がテーパ状に形成されてもよい。
また、貫通孔１１の少なくとも一部の内面１１ａが、厚さ方向Ｄと交差する一の方向に沿っていてもよい。例えば、貫通孔１１の全体の内面１１ａが厚さ方向Ｄと交差する一の方向に沿っていてもよい（傾斜孔）。或いは、貫通孔１１は、内面１１ａが第１方向に沿う第１部分と、内面１１ａが第１方向及び厚さ方向Ｄと交差する第２方向に沿う第２部分と、を有していてもよい（屈曲孔）。
シリコン基板１０において、互いに対向する一対の側面１０ｃ，１０ｃのそれぞれには、凹部１２が設けられている。凹部１２は、後述するように、貫通孔１１が形成されたシリコンウェハＷ（図３参照）を、貫通孔１１を通るダイシングラインＬに沿って切断することで形成される。凹部１２は、貫通孔１１の中心を通り側面１０ｃと平行な平面に沿って貫通孔１１を二等分した四角柱状の形状を有している。
シリコン基板１０において、第１主面１０ａ、第２主面１０ｂ、貫通孔１１の内面、及び凹部１２の内面には、絶縁層１４が設けられている。絶縁層１４は、例えば、シリコン基板１０の表面を熱酸化処理することにより形成されたシリコン酸化膜である。絶縁層１４は、例えば１．０μｍ以下の厚さを有している。
絶縁層１４上には、ボロン層１５が設けられている。ボロン層１５は、配線パターン３に沿って形成されている。すなわち、ボロン層１５は、表面配線パターン４に沿って第１主面１０ａ及び第２主面１０ｂの絶縁層１４上に形成されていると共に、貫通配線パターン５に沿って貫通孔１１の内面１１ａ及び凹部１２の内面１２ａの絶縁層１４上に形成されている。この例では、ボロン層１５は、内面１１ａ及び内面１２ａの絶縁層１４の全面にわたって形成されている。内面１１ａ及び内面１２ａの絶縁層１４上に形成されたボロン層１５は、第１主面１０ａ及び第２主面１０ｂの絶縁層１４上に形成されたボロン層１５と一続きになっている。ボロン層１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）エピタキシャル成長等の気相成長法により、数ｎｍ〜数十ｎｍの厚さで等方的に形成される。
ボロン層１５上には、金属層１６が形成されている。金属層１６は、例えば数μｍ〜数十μｍの厚さを有している。金属層１６は、表面配線パターン４に沿って第１主面１０ａ及び第２主面１０ｂのボロン層１５上に形成されていると共に、貫通配線パターン５に沿って貫通孔１１の内面１１ａ及び凹部１２の内面１２ａのボロン層１５上に形成されている。この例では、金属層１６は、貫通孔１１内に埋め込まれ、貫通孔１１内に隙間無く充填されている。
金属層１６は、例えば、めっきによりボロン層１５上に等方的に形成されためっき層である。めっきの一例は、無電解金属めっきである。金属層１６は、例えば、無電解Ｎｉ／Ａｕめっきによって、ニッケルからなる厚さ５μｍ又は１０μｍ程度のニッケル層１７上に、金からなる厚さ０．０５μｍ程度の金層１８が形成されることで、構成されている。上述したように、凹部１２は貫通孔１１が切断されることによって形成されるため、凹部１２内の金属層１６においては、ニッケル層１７上に金層１８が形成されておらず、ニッケル層１７が外面に露出している。なお、ボロン層１５上には金属層１６が安定して形成されること、及びめっきによりボロン層１５上には金属層１６が選択的に且つ等方的に形成されることは、本発明者らが見出した知見である。
次に、インターポーザ１の製造方法について、図３〜図９を参照して説明する。なお、図４〜図９において、（ａ）は平面図であり、（ｂ）は（ａ）のＢ−Ｂ線に沿っての断面図である。
図３に示されるように、格子状に設定されたダイシングラインＬに沿って切断することにより複数のインターポーザ１を得るためのシリコンウェハＷを準備する。図３に太線で示される部分が１つのインターポーザ１となる。以下では、当該太線部分に着目してインターポーザ１の製造方法を説明する。
まず、図４に示されるように、シリコン基板１０（シリコンウェハＷ）を用意する。続いて、図５に示されるように、反応性イオンエッチング(Reactive Ion Etching)等により貫通孔１１をシリコン基板１０に形成する（第１ステップ）。続いて、図６に示されるように、シリコン基板１０の表面を熱酸化処理することにより、シリコン基板１０の第１主面１０ａ、第２主面１０ｂ、及び貫通孔１１の内面１１ａ（切断後の凹部１２の内面１２ａを含む）に絶縁層１４を形成する（第２ステップ）。
続いて、図７に示されるように、ＣＶＤエピタキシャル成長により、シリコン基板１０の第１主面１０ａ、第２主面１０ｂ、及び貫通孔１１の内面１１ａに、ボロン層１５を等方的に形成する（第３ステップ）。続いて、図８に示されるように、ドライエッチングにより、配線パターン３の形成予定領域Ｒに沿ってボロン層１５をパターニングする（第３ステップ）。
続いて、図９に示されるように、めっきによりボロン層１５上に金属層１６を選択的に且つ等方的に形成する（第４ステップ）。より具体的には、めっきによりボロン層１５上にニッケル層１７を形成し、その後、めっきによりニッケル層１７の上に金層１８を形成する。これにより、表面配線パターン４と貫通配線パターン５とを含む配線パターン３が形成される。最後に、シリコンウェハＷをダイシングラインＬに沿って切断し、インターポーザ１を得る。
以上説明したように、インターポーザ１では、ボロン層１５を介して貫通孔１１の内面１１ａの絶縁層１４上に金属層１６が形成されている。この構成は、ボロン層１５上には金属層１６が安定して形成されるとの、本発明者らが見出した知見に基づくものである。これにより、インターポーザ１では、貫通配線パターン５において電気的な接続が確実になされている。
また、インターポーザ１では、貫通孔１１の内面１１ａが厚さ方向Ｄに沿っている。内面１１ａが厚さ方向Ｄに沿っている場合、例えば蒸着等の気相成長法では、内面１１ａに金属層１６を形成することが困難である。ボロン層１５を介して内面１１ａの絶縁層１４上に金属層１６が形成されていることで、そのような場合でも内面１１ａに金属層１６が安定して形成され、貫通配線パターン５において電気的な接続が確実になされる。
また、インターポーザ１では、貫通孔１１の内面１１ａが厚さ方向Ｄと交差する一の方向に沿っている。内面１１ａが厚さ方向Ｄと交差する一の方向に沿っている場合、例えば蒸着等の気相成長法では、内面１１ａに金属層１６を形成することが困難である。ボロン層１５を介して内面１１ａの絶縁層１４上に金属層１６が形成されていることで、そのような場合でも内面１１ａに金属層１６が安定して形成され、貫通配線パターン５において電気的な接続が確実になされる。
また、インターポーザ１では、貫通孔１１の幅は、１０μｍ以上１００μｍ以下である。ボロン層１５を介して貫通孔１１の内面１１ａの絶縁層１４上に金属層１６が形成されていることで、そのような微細な貫通孔１１においても貫通孔１１の内面１１ａに金属層１６が安定して形成され、貫通配線パターン５において電気的な接続が確実になされる。
また、インターポーザ１では、金属層１６は、めっき層である。この構成は、めっきによってボロン層１５上には金属層１６が選択的に且つ等方的に形成されるとの、本発明者らが見出した知見に基づくものである。これにより、貫通孔１１の内面１１ａの絶縁層１４上にボロン層１５を形成しておくことで、貫通孔１１の形状等に左右されず、ボロン層１５を介して貫通孔１１の内面１１ａの絶縁層１４上に金属層１６を確実に形成することができる。よって、貫通配線パターン５において電気的な接続がより確実になされる。
また、インターポーザ１では、シリコン基板１０は、インターポーザ１を構成している。これにより、貫通配線パターン５において電気的な接続が確実になされたインターポーザ１を得ることができる。
また、インターポーザ１の製造方法では、ボロン層１５を介して貫通孔１１の内面１１ａの絶縁層１４上に金属層１６を形成する。これにより、貫通配線パターン５において電気的な接続が確実になされたインターポーザ１が得られる。また、インターポーザ１の製造方法では、めっきによりボロン層１５上に金属層１６を形成する。この構成は、めっきによりボロン層１５上には金属層１６が選択的に且つ等方的に形成されるとの、本発明者らが見出した知見に基づくものである。これにより、このインターポーザ１の製造方法では、貫通配線パターン５において電気的な接続が確実になされたインターポーザ１を容易に製造することができる。
また、インターポーザ１の製造方法では、ＣＶＤエピタキシャル成長により絶縁層１４上にボロン層１５を等方的に形成し、その後に形成予定領域Ｒに沿ってボロン層１５をパターニングする。これにより、形成予定領域Ｒに沿ってボロン層１５を精度良く且つ容易に形成することができる。
また、例えば蒸着やスパッタ等の気相成長法を用いる場合、絶縁層１４上に金属層１６を形成し易くするために、例えば貫通孔１１の内面１１ａをテーパ状に形成すること等が必要となる。対して、このインターポーザ１の製造方法では、めっきによりボロン層１５上に金属層１６を選択的に且つ等方的に形成することができるため、内面１１ａが厚さ方向Ｄに沿う場合でも内面１１ａに金属層１６を安定して形成することができる。その結果、内面１１ａをテーパ状に形成する必要がなく、より微細な貫通配線パターン５を有するインターポーザ１を容易に製造することができる。
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限られない。例えば、上記実施形態では、絶縁層１４は、シリコン基板１０の表面を熱酸化処理することにより形成されたシリコン酸化膜であったが、シリコン基板１０の表面に積層されたものであってもよい。絶縁層１４は、少なくとも配線パターン３（形成予定領域Ｒ）に沿って、貫通孔１１の内面１１ａを含むシリコン基板１０の表面に形成されていればよく、配線パターン３に沿う領域のみに形成されてもよい。
また、金属層１６は、貫通孔１１内に埋め込まれていなくてもよく、貫通孔１１内に空隙が形成されるように貫通孔１１の内面１１ａのボロン層１５上に設けられてもよい。例えば、金属層１６は、貫通孔１１内にシリコン基板１０の第１主面１０ａ側と第２主面１０ｂ側とに開口する空隙が形成されるように設けられてもよい。
また、上記実施形態では、シリコン基板１０がインターポーザ１を構成していたが、シリコン基板１０が半導体装置（例えばイメージセンサ等の光半導体素子）を構成していてもよい。その場合、貫通配線パターン５は、例えば、第１主面１０ａ側の表面配線パターン４である電極と、第２主面１０ｂ側の表面配線パターン４である実装用パッドとを電気的に接続する。なお、イメージセンサに適用する場合には、暗電流を抑制する観点から、ボロン層１５を受光部の近傍に配置することが好ましい。また、シリコン基板１０が半導体装置を構成する場合には、電気的破壊を回避するために無電解金属めっきによって金属層１６を形成することが好ましい。
１…インターポーザ（配線構造体）、３…配線パターン、５…貫通配線パターン、１０…シリコン基板、１１…貫通孔、１１ａ…貫通孔の内面、１４…絶縁層、１５…ボロン層、１６…金属層、Ｄ…厚さ方向、Ｒ…配線パターンの形成予定領域。

Claims (9)

  1. 貫通配線パターンを含む配線パターンが設けられた配線構造体であって、
    前記貫通配線パターンが配置された貫通孔を有するシリコン基板と、
    少なくとも前記配線パターンに沿って、前記貫通孔の内面を含む前記シリコン基板の表面に設けられた絶縁層と、
    前記配線パターンに沿って前記絶縁層上に設けられたボロン層と、
    前記ボロン層上に設けられた金属層と、備える、配線構造体。
  2. 前記貫通孔の少なくとも一部の内面は、前記シリコン基板の厚さ方向に沿っている、請求項１記載の配線構造体。
  3. 前記貫通孔の少なくとも一部の内面は、前記シリコン基板の厚さ方向と交差する一の方向に沿っている、請求項１記載の配線構造体。
  4. 前記貫通孔の幅は、１０μｍ以上１００μｍ以下である、請求項１〜３のいずれか一項記載の配線構造体。
  5. 前記金属層は、めっき層である、請求項１〜４のいずれか一項記載の配線構造体。
  6. 前記シリコン基板は、インターポーザを構成している、請求項１〜５のいずれか一項記載の配線構造体。
  7. 前記シリコン基板は、半導体装置を構成している、請求項１〜５のいずれか一項記載の配線構造体。
  8. 貫通配線パターンを含む配線パターンが設けられた配線構造体の製造方法であって、
    前記貫通配線パターンが配置される貫通孔をシリコン基板に形成する第１ステップと、
    少なくとも前記配線パターンの形成予定領域に沿って、前記貫通孔の内面を含む前記シリコン基板の表面に絶縁層を形成する第２ステップと、
    前記形成予定領域に沿って前記絶縁層上にボロン層を形成する第３ステップと、
    めっきにより前記ボロン層上に金属層を形成する第４ステップと、を含む、配線構造体の製造方法。
  9. 前記第３ステップでは、気相成長法により前記絶縁層上に前記ボロン層を等方的に形成し、その後に前記形成予定領域に沿って前記ボロン層をパターニングする、請求項８記載の配線構造体の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296488A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2007005403A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd 半導体基板への貫通配線の形成方法
JP2010192481A (ja) * 2009-02-16 2010-09-02 Panasonic Corp 半導体基板と半導体パッケージおよび半導体基板の製造方法
JP2011192884A (ja) * 2010-03-16 2011-09-29 Toppan Printing Co Ltd シリコン配線基板
JP2013207006A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331483B1 (en) * 1998-12-18 2001-12-18 Tokyo Electron Limited Method of film-forming of tungsten
JP3599325B2 (ja) 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板
US20040126548A1 (en) * 2001-05-28 2004-07-01 Waseda University ULSI wiring and method of manufacturing the same
CN100514596C (zh) * 2006-01-13 2009-07-15 联华电子股份有限公司 金属内连线的制作方法与结构
US7902069B2 (en) * 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
US20120256224A1 (en) * 2009-12-25 2012-10-11 Fujifilm Corporation Insulated substrate, process for production of insulated substrate, process for formation of wiring line, wiring substrate, and light-emitting element
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8338939B2 (en) * 2010-07-12 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation processes using TSV-last approach
JP2012119381A (ja) 2010-11-29 2012-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2014107304A (ja) * 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
US8981564B2 (en) * 2013-05-20 2015-03-17 Invensas Corporation Metal PVD-free conducting structures
US9617648B2 (en) * 2015-03-04 2017-04-11 Lam Research Corporation Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
US11107878B2 (en) * 2015-03-24 2021-08-31 International Business Machines Corporation High resistivity iron-based, thermally stable magnetic material for on-chip integrated inductors
JP6509635B2 (ja) * 2015-05-29 2019-05-08 東芝メモリ株式会社 半導体装置、及び、半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296488A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2007005403A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Works Ltd 半導体基板への貫通配線の形成方法
JP2010192481A (ja) * 2009-02-16 2010-09-02 Panasonic Corp 半導体基板と半導体パッケージおよび半導体基板の製造方法
JP2011192884A (ja) * 2010-03-16 2011-09-29 Toppan Printing Co Ltd シリコン配線基板
JP2013207006A (ja) * 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法

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