JP2016507450A - 半導体デバイス用基板 - Google Patents

半導体デバイス用基板 Download PDF

Info

Publication number
JP2016507450A
JP2016507450A JP2015548336A JP2015548336A JP2016507450A JP 2016507450 A JP2016507450 A JP 2016507450A JP 2015548336 A JP2015548336 A JP 2015548336A JP 2015548336 A JP2015548336 A JP 2015548336A JP 2016507450 A JP2016507450 A JP 2016507450A
Authority
JP
Japan
Prior art keywords
layer
substrate
compound semiconductor
less
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015548336A
Other languages
English (en)
Other versions
JP6085371B2 (ja
Inventor
ティモシー モラート
ティモシー モラート
クアンチョン ジアン
クアンチョン ジアン
マイケル ジョン エドワーズ
マイケル ジョン エドワーズ
ダンカン オールソップ
ダンカン オールソップ
クリストファー リス ボーウェン
クリストファー リス ボーウェン
ワン ナン ワン
ワン ナン ワン
Original Assignee
エレメント シックス リミテッド
エレメント シックス リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB201222798A external-priority patent/GB201222798D0/en
Priority claimed from GB201310039A external-priority patent/GB201310039D0/en
Application filed by エレメント シックス リミテッド, エレメント シックス リミテッド filed Critical エレメント シックス リミテッド
Publication of JP2016507450A publication Critical patent/JP2016507450A/ja
Application granted granted Critical
Publication of JP6085371B2 publication Critical patent/JP6085371B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C23C16/27—Diamond only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/04—Diamond
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02376—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

複合半導体部品の作製方法であって、（ｉ）厚さｔdの合成ダイヤモンド材料のウェーハを有する弓形に曲げられた基板を用意するステップを含み、弓形に曲げられた基板は、量Ｂだけ弓形に曲げられていて凸状フェース及び凹状フェースを有し、（ｉｉ）化合物半導体材料の層を化学気相成長法により成長温度Ｔで弓形に曲げられた基板の凸状フェース上に成長させて弓形に曲げられた基板の凸状フェース上に厚さｔscの化合物半導体材料の層を有する弓形に曲げられた複合半導体部品を形成するステップを含み、化合物半導体材料は、成長温度Ｔと室温との間で合成ダイヤモンド材料よりも高い平均熱膨張率を有し、それにより熱膨張率の不一致ΔＴecをもたらし、（ｉｉｉ）弓形に曲げられた複合半導体部品を冷却するステップを含み、化合物半導体材料の層は、熱膨張率の不一致ΔＴecに起因して冷却中、合成ダイヤモンド材料のウェーハ以上に収縮し、上記において、Ｂ、ｔd、ｔsc、及びΔＴecは、化合物半導体材料の層が冷却時に、弓形に曲げられた基板の弓形曲がり度を相殺する量だけ収縮するよう選択され、かくして、弓形に曲げられた複合半導体部品が平べったい形態にされ、化合物半導体材料の層は、冷却後、５００ＭＰａ未満の引張応力を有することを特徴とする方法。【選択図】図１

Description

本発明は、半導体デバイスのための基板の製造に関する。
ワイドバンドギャップ化合物半導体材料、例えば、ガリウムヒ素、窒化アルミニウム、及びシリコンカーバイドを用いたオプトエレクトロニック（光電子）高出力高周波数デバイスがますます作製されている。かかる半導体材料を薄膜の形態で適当な基板上にヘテロエピタキシャル成長をさせる場合が多く、基板は、結晶成長のためのテンプレートとなる。典型的な基板は、サファイア、シリコンカーバイド、及びシリコンから成る。半導体デバイス、例えばマイクロ波増幅器回路に関し、基板は、デバイスが機能するためには電気的に絶縁性であることが必要である。
半導体デバイスにおける周知の問題は、熱放散の問題である。高い温度は、かかるデバイスの性能及び／又は寿命を制限する場合が多い。これは、高い出力及び／又は高い周波数で動作する半導体デバイス、例えばマイクロ波増幅器、電源スイッチ及びオプトエレクトロニックデバイスにおける特定の問題である。したがって、部品デバイスにより生じた熱を拡散させて温度を低下させ、かくしてデバイス性能を向上させ、デバイス寿命を延ばすと共に／或いは出力密度を増大させることができるということが望ましい。したがって、デバイスにより生じた熱を拡散させるために高い熱伝導率を備えた基板材料を利用し、出力密度を減少させると共にヒートシンクにより放散を容易にし、かくしてデバイス性能を向上させ、寿命を延ばすと共に／或いは出力密度の増大を可能にすることが望ましい。
ダイヤモンドは、熱拡散材料として、あらゆる材料のうちで最も高い室温熱伝導率と固有の非ドープ形態にあるときの高い熱抵抗率及び低い誘電体損とを組み合わせたユニークな性質を備えている。かくして、ダイヤモンドは、多くの高出力密度用途における半導体部品用の熱拡散基板として利用されている。化学気相成長（ＣＶＤ）法により製造された大面積多結晶ダイヤモンドの出現は、面積の増大及びコストの減少を介してダイヤモンド熱拡散体の用途を広げた。ダイヤモンドの望ましい熱的性質、誘電特性及び絶縁特性のうちの大部分は、天然産出又は合成の単結晶ダイヤモンド材料の単結晶構造には依存していない。したがって、多結晶ＣＶＤダイヤモンドウェーハが開発され、そしてこれら多結晶ＣＶＤダイヤモンドウェーハを基板材料としてのワイドバンドギャップ半導体の作製プロセスにより直接一体化することができるサイズで市販されている。
上述のことに照らして、薄膜化合物半導体材料に関し、キャリヤ基板としてダイヤモンドを一体化することができるようにすることにより熱的性能を大幅に向上させることができるということが明らかである。高出力デバイスの場合、課題は、デバイスのアクティブ領域を熱拡散ダイヤモンド基板にできるだけ密接させて位置決めすることにある。というのは、中間キャリヤ基板材料、例えばサファイア、シリコン、又はシリコンカーバイドが熱的バリヤとして働くからである。
例えば、有機金属化学気相成長（ＭＯＣＶＤ）法を用いて化合物半導体材料を多結晶ダイヤモンド基板上に直接成長させるのが良い。変形例として、単結晶材料、例えばシリコン、シリコンカーバイド、又は窒化物の薄い層を多結晶ダイヤモンド基板上に被着（蒸着）させても良く、そして化合物半導体材料をこの多結晶材料の薄い層上にエピタキシャル成長させても良い。
米国特許第７，５９５，５０７号明細書及び米国特許出願公開第２０１０／０００１２９３号明細書は、ダイヤモンドを単結晶シリコンカーバイド層上に成長させるステップを含む半導体デバイス基板の形成方法を開示している。米国特許出願公開第２００９／０２７２９８４号明細書も又、ダイヤモンド及びシリコンカーバイドから成る半導体デバイス基板を作製する方法を開示している。かかる複合ダイヤモンド‐シリコンカーバイド基板を用いると、半導体デバイスを形成することができる。かかるデバイスを形成する際、単結晶シリコンカーバイド層を用いて単結晶半導体層をこの単結晶シリコンカーバイド層上に成長させるのが良い。
米国特許出願公開第２００６／０１１３５４５号明細書は、シリコン‐ダイヤモンド‐シリコン多層構造体を含む基板構造体を開示している。シリコンを用いた場合の１つの問題は、シリコンによりシリコンカーバイドと比較して熱的性質及び抵抗率に関する性質が比較的貧弱になるということにある。したがって、シリコン層を極めて薄く作製して多結晶ダイヤモンドがアクティブな半導体部品の近くに配置されて動作中に生じる熱を効果的に放散させるようにすることが望ましい。
種々の先行技術文献は、多結晶ダイヤモンドを基板上に成長させ、基板の厚さを減少させて多結晶ダイヤモンド上に被着された薄い単結晶の層を形成し、次に、アクティブ半導体層をこの薄い単結晶層上に成長させる方法を開示している。かかる先行技術文献の例について以下においてこれらの概要を説明する。
国際公開第２００５／１２２２８４号パンフレット及び同第２００６／１００５５９号パンフレットは、多結晶ダイヤモンド材料をシリコンウェーハ上に成長させ、次に研削又はラッピングによってシリコンウェーハを薄くし、それにより多結晶ダイヤモンド材料に被着されたシリコンの薄い層を達成することを開示している。
欧州特許第０４４２３０４号明細書は、シリコンウェーハ上への多結晶ダイヤモンド材料の成長を開示している。単結晶シリコンカーバイドの薄い層が成長中、シリコンとダイヤモンド材料との間のインターフェースのところに生じることが記載されている。この欧州特許明細書は、シリコンウェーハを取り外すと、シリコンカーバイドの薄い層が多結晶ダイヤモンド材料にくっついたままにすることができ、そしてシリコンカーバイドのこの薄い層を半導体層の作製のための成長面として使用できることを示唆している。本発明者は、これは不正確であると考えており、というのは、本発明者は、シリコンカーバイドのこの層は、シリコンとダイヤモンド材料との間のインターフェースのところに生じるが、この層は、非晶質であるとの知見を得ると共にこの層は、エピタキシャル成長によりこの層上に単結晶半導体材料を作製するのに適したものではないという知見を得たからである。
国際公開第２００５／０７４０１３号パンフレット及び米国特許出願公開第２００９／０２７２９８４号明細書は、埋め込みＳｉＯ2層をシリコンカーバイドウェーハ中にイオン注入し、多結晶ダイヤモンド材料をウェーハ上に成長させ、そしてイオン注入されたＳｉＯ2を剥離層として用いることによってシリコンカーバイドウェーハのバルクを除去する方法を開示している。
米国特許第７，５９５，５０７号明細書は、１００ｎｍ〜２００ｎｍ厚さの埋め込みＳｉＯ2層をシリコンウェーハ中にイオン注入し、多結晶ダイヤモンド材料をウェーハ上に成長させ、次にウェットエッチングを用いてシリコンウェーハのバルクを除去し、薄い埋め込みＳｉＯ2層が多結晶ダイヤモンド材料上に被着されたシリコンの薄い層を達成するためにエッチング停止部として作用する方法を開示している。
米国特許第７，６９５，５６４号明細書は、酸素をシリコンウェーハ中にイオン注入して不特定厚さのバルクシリコンウェーハ層を、約１００〜２００ｎｍの厚さの埋め込み酸化物層及び５０〜５００ｎｍ厚さのシリコンオーバーレイ構造体を有するウェーハを形成するステップを含む同様な方法を開示している。約２００〜１５００マイクロメートルの多結晶ダイヤモンド膜をシリコンオーバーレイヤ又はオーバーレイ構造体上に成長させる。次に、バルクシリコンウェーハ層及び埋め込み酸化物層を除去して多結晶ダイヤモンド膜及びシリコンオーバーレイヤを有する複合構造体を後に残す。シリコンを除去して薄いシリコンオーバーレイヤを備えたダイヤモンド基板を形成する多種多様な方法が記載されており、かかる方法は、（１）埋め込み酸化物層を選択的に溶解させるステップ、（２）バルクシリコン層をウェットエッチングし、次に埋め込み酸化物層をウェットエッチングするステップ、（３）バルクシリコン層をラッピングして研磨し、次にウェットエッチングするステップ、又は（４）バルクシリコン層をラッピングして研磨し、次にドライエッチングするステップを含む。完成状態のダイヤモンド上に成長させたシリコンから成る基板は、厚さ約５０〜２００ｎｍの単結晶シリコン膜から成り、このシリコン膜を厚さ約３００〜１５００マイクロメートルの多結晶ダイヤモンド基板にエピタキシャル的に融着させる。
上述の技術のうちの任意のものを適用して基板ウェーハ上への多結晶ダイヤモンド成長後に基板ウェーハを薄くし、基板ウェーハの薄い層が被着された多結晶ダイヤモンドウェーハの実現を達成することは、原理的には簡単であるように思われるが、実際には、公知の先行技術には問題がある。すなわち、基板ウェーハを薄くしているときにこの薄い層中に亀裂が生じ、その結果、薄い層が達成されるものの、これは高品質のものではない。これは、薄い層の品質が電子デバイスを形成するためにこの薄い層上にエピタキシャル成長させた半導体層の品質に悪影響を及ぼし、そしてこれがデバイス性能に悪影響を及ぼすので、問題である。特に、本発明者は、多結晶ダイヤモンド材料に被着された単結晶層が１００μｍ未満の深さまで薄くされているときに、亀裂が単結晶材料の薄い層中に生じ始めるという知見を得た。当初、かかる亀裂発生は、研磨、ラッピング、及び研磨技術により引き起こされる機械的損傷の結果であると考えられていたが、この同じ問題は、例えば上述したエッチング技術を用いた場合に生じることが判明した。
先行技術の方法に関する別の問題は、ダイヤモンドウェーハを含む基板上に成長させた化合物半導体材料が高度の引張応力を呈する化合物半導体材料の層を生じさせる傾向があるということである。本発明者は、これがダイヤモンド材料と化合物半導体材料との熱膨張率の不一致によって引き起こされていることを突き止めた。具体的に説明すると、化合物半導体材料、例えばＧａＮは、室温と化合物半導体材料を蒸着させる際の成長温度との間ではダイヤモンド材料よりも高い熱伝導率を有する。化合物半導体、例えばＧａＮを化学気相成長（ＣＶＤ）、分子線エピタキシー、及びスパッタリングを含む多くの技術によって蒸着させることができ、成長温度は、１０００℃を超えるのが良い。適当な基板上における化合物半導体材料のＣＶＤ成長後における冷却時、化合物半導体層及び基板が収縮する。基板がダイヤモンドウェーハから成っている場合、ダイヤモンド材料は、化合物半導体層が自然に収縮するほど大きくは収縮しない。というのは、ダイヤモンド材料は、典型的な化合物半導体よりも極めて低い熱伝導率を有するからである。したがって、ダイヤモンド基板ウェーハは、冷却の際に化合物半導体層内に引張応力を生じさせ、これは、電子用途における層の性能に悪影響を及ぼす場合がある。さらに、化合物半導体層内の引張応力の結果として、冷却中又はその後の取り扱いの際に層の亀裂が生じる場合がある。
米国特許第７，５９５，５０７号明細書 米国特許出願公開第２０１０／０００１２９３号明細書 米国特許出願公開第２００９／０２７２９８４号明細書 米国特許出願公開第２００６／０１１３５４５号明細書 国際公開第２００５／１２２２８４号パンフレット 国際公開第２００６／１００５５９号パンフレット 欧州特許第０４４２３０４号明細書 国際公開第２００５／０７４０１３号パンフレット 米国特許出願公開第２００９／０２７２９８４号明細書 米国特許第７，５９５，５０７号明細書 米国特許第７，６９５，５６４号明細書
本発明の或る特定の実施形態の目的は、上述の問題のうちの１つ又は２つ以上を解決し、多結晶ダイヤモンド材料のウェーハから成る基板上に高品質で亀裂がなくしかも引張応力の小さい化合物半導体材料の層を作製する方法を提供することにある。有利には、化合物半導体材料の層を多結晶ダイヤモンド材料のウェーハ上に直接被着させ又は１つ又は２つ以上の極めて薄い中間結合層が化合物半導体とダイヤモンド材料との間に配置された状態で多結晶ダイヤモンド材料のウェーハの近くに位置決めする。１つ又は２つ以上の中間結合層を単結晶材料、例えばシリコン、シリコンカーバイド、又は化合物半導体のエピタキシャル成長に適した窒化物から形成するのが良い。
本発明の第１の観点によれば、複合半導体部品の作製方法であって、
（ｉ）厚さｔdの合成ダイヤモンド材料のウェーハを有する弓形に曲げられた基板を用意するステップを含み、弓形に曲げられた基板は、量Ｂだけ弓形に曲げられていて凸状フェース及び凹状フェースを有し、
（ｉｉ）化合物半導体材料の層を化学気相成長法により成長温度Ｔで弓形に曲げられた基板の凸状フェース上に成長させて弓形に曲げられた基板の凸状フェース上に厚さｔscの化合物半導体材料の層を有する弓形に曲げられた複合半導体部品を形成するステップを含み、化合物半導体材料は、成長温度Ｔと室温との間で合成ダイヤモンド材料よりも高い平均熱膨張率を有し、それにより熱膨張率の不一致ΔＴecをもたらし、
（ｉｉｉ）弓形に曲げられた複合半導体部品を冷却するステップを含み、化合物半導体材料の層は、熱膨張率の不一致ΔＴecに起因して冷却中、合成ダイヤモンド材料のウェーハ以上に収縮し、
Ｂ、ｔd、ｔsc、及びΔＴecは、化合物半導体材料の層が冷却時に、弓形に曲げられた基板の弓形曲がり度を相殺する量だけ収縮するよう選択され、かくして、弓形に曲げられた複合半導体部品が平べったい形態にされ、化合物半導体材料の層は、冷却後、５００ＭＰａ未満の引張応力を有することを特徴とする方法が提供される。
本発明の第２の観点によれば、複合半導体部品であって、
合成ダイヤモンド材料のウェーハを有する基板と、
基板上の化合物半導体材料の層とを有し、
化合物半導体材料の層は、室温（２５℃）で５００ＭＰａ未満の引張応力を有することを特徴とする複合半導体部品が提供される。
本発明の良好な理解を得るため、そして本発明をどのように実施することができるかを示すために、今、添付の図面を参照して本発明の実施形態を説明するが、これは例示に過ぎない。
本発明の実施形態としての複合半導体部品を作製する方法を示す図（（ａ）〜（ｅ））である。 本発明の別の実施形態としての複合半導体部品を作製する方法を示す図（（ａ）〜（ｅ））である。 本発明の別の実施形態としての複合半導体部品を作製する方法を示す図（（ａ）〜（ｄ））である。
図１（ａ）〜図１（ｅ）は、本発明の実施形態としての複合半導体部品を作製する方法を示している。
ステップ１において、多結晶ＣＶＤダイヤモンド材料の層２をシリコン基板３上に成長させる。ダイヤモンド成長後の冷却時、基板は、シリコン基板とダイヤモンド材料との熱膨張率の不一致に起因して、図１（ａ）に示されているように弓形に曲がる。
ステップ２では、例えばエッチングによりシリコン基板３を除去する。シリコン基板３を薄くしてこれを除去する処理中、シリコン内の応力は、増大し、シリコンの層が約１００μｍの厚さに達すると、複合材は、ひょいと動いて逆方向に弓形に曲がる傾向があり、その結果、薄いシリコン層が図１（ｂ）に示されているように引張状態に置かれるようになる。
ステップ３では、処理を更に行って残りのシリコンを除去するのが良く、それにより図１（ｃ）に示されているようにＣＶＤダイヤモンド材料の弓形に曲げられたウェーハが後に残る。
重要な特徴は、多結晶ＣＶＤ合成ダイヤモンド材料２のウェーハが弓形に曲げられ、その結果、このウェーハが凸状フェース４及び凹状フェース６を有するようになることである。弓形に曲がる量又は大きさＢを基板のエッジにより定められる平面に対する基板の中点の高さとして測定するのが良い。変形例として、弓形に曲がる大きさＢを基板の曲率半径として測定しても良い。
弓形に曲がる大きさは、元のシリコン基板の厚さ及びこのシリコン基板上に成長させた多結晶ＣＶＤダイヤモンド層の厚さで決まるであろう。さらに、互いに異なる基板の組成を用いることにより、熱膨張率の不一致及び系の剛性が変化することになる。その結果、ダイヤモンド成長プロセスを加減して弓形に曲がる大きさの範囲を生じさせることができる。一般に、基板の凸状弓形は、多結晶ＣＶＤダイヤモンドの薄いウェーハに関して大きい。
ステップ４では、化合物半導体材料の層８を化学気相成長法により成長温度Ｔ（代表的には、１０００℃を超える）で弓形に曲げられた多結晶ＣＶＤダイヤモンド基板２の凸状フェース４上で成長させて図１（ｄ）に示されているように弓形に曲げられた複合半導体部品１０を形成する。弓形に曲げられた複合半導体部品１０は、弓形に曲げられた多結晶ＣＶＤダイヤモンド基板２の凸状フェース４上の化合物半導体材料の層８を有する。
ステップ５では、弓形に曲げられた複合半導体部品１０を冷却する。化合物半導体材料は、成長温度Ｔと室温との間では多結晶ＣＶＤ合成ダイヤモンド材料よりも高い平均熱膨張率を有し、それにより熱膨張率の不一致ΔＴecをもたらす。冷却時、化合物半導体材料の層は、熱膨張率の不一致ΔＴecに起因して多結晶ＣＶＤ合成ダイヤモンド材料のウェーハよりも大きく収縮する。化合物半導体材料の層の収縮により、多結晶ＣＶＤ合成ダイヤモンド材料が図１（ｅ）に示されているような平べったい形態１２になる。弓形に曲げられた状態から平べったい状態への多結晶ＣＶＤ合成ダイヤモンド材料の動きにより、化合物半導体材料は、収縮することができ、かくして冷却中に化合物半導体層中に生じる大きな引張応力が回避される。さらに、材質と層厚さの適当な組み合わせが選択された場合、化合物半導体材料の層は、基板の弓形に曲がる量を相殺する量だけ冷却時に収縮し、かくして弓形に曲げられた複合半導体部品が平べったい形態になり、化合物半導体材料の層は、冷却後、室温（２５℃）で５００ＭＰａ未満、より好ましくは４５０ＭＰａ未満、４００ＭＰａ未満、３５０ＭＰａ未満、３００ＭＰａ未満、２５０ＭＰａ未満、又は２１０ＭＰａ未満の引張応力を有する。かくして、多結晶ＣＶＤ合成ダイヤモンド材料のウェーハから成る基板上に平べったく且つ亀裂のないしかもひずみの小さい化合物半導体層が作られる。
上述したように、材質と層厚さの適当な組み合わせは、化合物半導体材料の層が基板の弓形に曲がる量を相殺する量だけ冷却時に収縮し、それにより多結晶ＣＶＤ合成ダイヤモンド材料のウェーハから成る基板上に平べったく且つ亀裂のないしかもひずみの小さい化合物半導体層を生じさせるよう選択されなければならない。例えば、ダイヤモンド層が厚すぎる場合又は化合物半導体層が薄すぎる場合、化合物半導体層の収縮によりダイヤモンドウェーハ中に熱により生じる圧縮応力は、弓形に曲げられた基板を平べったい形態にするのには不十分であり、しかも冷却時、引張応力が上に位置する半導体層中に生じることになる。同様に、基板が過度に弓形に曲げられた場合又は変形例として弓形に曲げられる量が不十分である場合、冷却後に平べったく且つ亀裂のない、しかもひずみの小さい化合物半導体層は、実現されないであろう。必要な弓形に曲がる量Ｂは、ダイヤモンド層の厚さｔd、半導体層の厚さｔsc及び熱膨張率の不一致の大きさΔＴecで決まることになる。したがって、パラメータＢ，ｔd，ｔsc，ΔＴecは全て、他のパラメータの大きさで決まるパラメータのうちの任意の１つの大きさと相互に関係づけられる。しかしながら、所与の化合物半導体材料の場合、熱膨張率の不一致ΔＴecは、固定されることになる。この場合、弓形に曲がる大きさ及び層厚さの範囲は、所望の結果を達成するために試験されるのが良い。
図１に示された実施形態では、化合物半導体成長のための基板は、多結晶ダイヤモンド材料のウェーハで形成され、化合物半導体材料がこのウェーハ上に直接蒸着される。しかしながら、変形構成例では、弓形に曲げられる基板は、弓形に曲げられる基板の凸状フェース上に単結晶材料の層を有し、化合物半導体材料の層は、この単結晶材料の層上で成長させられる。有利には、化合物半導体材料の層は、効果的な熱の拡散を達成するためにダイヤモンド材料の近くに配置され、例えば、化合物半導体材料とダイヤモンド材料との間隔は、５μｍ以下、３μｍ以下、２μｍ以下、又は１μｍ以下である。したがって、化合物半導体とダイヤモンド材料との間に設けられる１つ又は２つ以上の中間結合層は、極めて薄く作られるべきであり、即ち、全厚が５μｍ以下、３μｍ以下、２μｍ以下、又は１μｍ以下である。１つ又は２つ以上の中間結合層は、単結晶材料、例えばシリコン、シリコンカーバイド、又は化合物半導体のエピタキシャル成長に適した窒化物で形成されるのが良い。
図２（ａ）〜図２（ｅ）は、本発明の別の実施形態としての複合半導体部品を作製する方法を示しており、この方法では、シリコンの薄い層が化合物半導体層と多結晶ＣＶＤダイヤモンド材料のウェーハとの間に設けられる。
ステップ１では、ダイヤモンドウェーハ２０を絶縁体上に成長させたシリコン（ＳＯＩ）の基板２２上に成長させる。ＳＯＩ基板２２は、シリコンの薄い層２４、埋め込みＳｉＯ2層２６、及びシリコンの厚い支持層２８を有する。ダイヤモンド成長後における冷却時、基板は、シリコン基板とダイヤモンド材料の熱膨張率の不一致に起因して図２（ａ）に示されているように弓形に曲がる。
ステップ２では、例えばエッチングによりシリコンの支持層２８を薄くする。シリコンウェーハを薄くするための処理中、シリコン内の応力が増大し、シリコンの層が約１００μｍの厚さに達すると、複合材は、ひょいと動いて逆方向に弓形に曲がる傾向があり、その結果、薄いシリコン層２４が図２（ｂ）に示されているように引張状態に置かれるようになる。ステップ３では、更に処理を行うことにより、残りのシリコン及びＳｉＯ2層を除去するのが良く、後には図２（ｃ）に示されているようにそれほど亀裂が生じない状態で、薄いシリコン層２４がＣＶＤダイヤモンド材料２０にくっついた状態で残される。
ステップ４では、次に、弓形に曲げられたダイヤモンド‐シリコン基板を図１に示されている仕方と同様な仕方で化合物半導体成長のための基板として用いるのが良い。図２（ｄ）は、薄いシリコン層２４上における化合物半導体層３０の成長を示している。ステップ５では、複合ダイヤモンド‐シリコン‐化合物半導体部品が冷えている。上述したように、化合物半導体層３０とダイヤモンドウェーハ２０との熱膨張率の不一致により、この構造体は、層厚さとダイヤモンドウェーハ中で始まるひずみの適当な組み合わせが図２（ｅ）に示されているように選択されている場合、平べったい形態になる。
技術の背景の項で説明したように、ダイヤモンドキャリヤウェーハ上への薄いシリコン層の作製に関する一問題は、シリコンを図２（ｂ）及び図２（ｃ）に示すように薄くしているとき、薄い層中に亀裂が生じる場合があり、その結果薄い層が実現されても、これが高品質のものではないということである。本発明者は、材料を１００μｍ未満まで薄くしているときにおけるシリコン材料（又は他の適当な単結晶層、例えばカーバイド及び窒化物）の亀裂発生の上述の問題がＣＶＤダイヤモンド成長プロセスにより生じると共に多結晶ダイヤモンド材料と単結晶ウェーハ材料との熱膨張率の不一致により生じる熱誘起応力の結果であると確信している。例えば、シリコンは、ダイヤモンドよりも極めて高い熱膨張率を有し（少なくとも、約７００℃未満の温度では）、その結果、ＣＶＤダイヤモンド成長後における冷却時、シリコンウェーハは、多結晶ダイヤモンドよりも大きく収縮し、それにより図２（ａ）に示されているように弓形の曲がりが生じる。シリコンウェーハを薄くするための処理中、シリコン内の応力が増大し、シリコンの層がダイヤモンドウェーハの厚さの半分からダイヤモンドウェーハの厚さの２倍までの範囲にある厚さ、例えば約１００μｍに達すると、複合材は、ひょいと動いて逆方向に弓形に曲がる傾向があり、その結果、薄いシリコン層が図２（ｂ）に示されているように引張状態に置かれるようになる。この張力は、薄いシリコン層に亀裂を生じさせる傾向がある。
上述の問題は、成長中、多結晶ＣＶＤダイヤモンド層の成長面の温度を制御して成長面のところでのそのエッジと中央箇所との温度差が８０℃以下、６０℃以下、４０℃以下、２０℃以下、１０℃以下、５℃以下、又は１℃以下に維持されるようにすることによって部分的に取り組み可能である。かかる温度制御は、亀裂をもたらす熱誘起応力の問題の軽減を助けることができる。
本発明者は又、基板ウェーハの機械的剛性が基板ウェーハ上におけるＣＶＤダイヤモンド成長後における基板ウェーハの処理中にシリコン材料の弓形に曲がる問題及び亀裂発生の問題を軽減するのに十分高くなければならないという知見を得た。本発明者は、比較的厚い（横方向幅と比較して）基板ウェーハを提供することによって機械的剛性の所要のレベルを達成することができるという知見を得た。もしそうでなければ、成長面全体にわたる温度を制御してこれが８０℃以下だけ変化するようにした場合であっても、基板ウェーハの組成変形が依然として起こる。例えば、厚さと幅の比によって定められる基板ウェーハのアスペクト比は、０．２５／１００以上、０．３０／１００以上、０．４０／１００以上、０．５０／１００以上、０．６０／１００以上、０．７０／１００以上、０．８０／１００以上、０．９０／１００以上、又は１．０／１００以上であるべきである。しかしながら、基板ウェーハが厚すぎるようになった場合、これは、相当な出費を追加する。したがって、実際問題として、基板ウェーハは、１０／１００以下、８／１００以下、６／１００以下、４／１００以下、又は２／１００以下のアスペクト比を有する。
上述の改造にもかかわらず、基板ウェーハを薄くしている間に材料の薄いシリコン層の亀裂発生が依然として問題となる場合がある。本発明者は、ＳｉＯ2の比較的厚い層がシリコンウェーハ上におけるＣＶＤダイヤモンド成長に先立ってシリコンウェーハに導入された場合、図２（ｂ）に示された引張機構下において亀裂に対して高い耐性を持った薄いシリコン層を作ることができるという知見を得た。理論に束縛されるものではないが、亀裂発生におけるこの減少は、比較的厚いＳｉＯ2層が亀裂停止部として機能すると共に／或いは比較的厚いＳｉＯ2層がその低い熱膨張率に起因してＣＶＤダイヤモンド成長中に単結晶シリコン材料の薄い上に位置する層をあらかじめ圧縮するよう機能し、その結果、比較的厚いＳｉＯ2層が薄い層を達成するためのシリコンウェーハの処理中に誘起される引張応力に対して耐性があるということに起因しているといえるということが前提とされている。いずれの場合においても、ＳｉＯ2層がこれら機能のいずれか一方を実行するのに十分な厚さを有するべきであることが重要である。
図２（ａ）に示されているように、基板上におけるＣＶＤダイヤモンド成長後における基板の弓形曲がりが上述したように依然として起こる場合がある。さらに、上述したように、シリコンウェーハを薄くするための処理中、シリコン内の応力が増大し、シリコンの層がダイヤモンドウェーハの厚さの半分からダイヤモンドウェーハの厚さの２倍までの範囲内の厚さ、例えば約１００μｍに達すると、複合材は、ひょいと動いて逆方向に弓形に曲がる傾向があり、その結果、薄いシリコン層が図２（ｂ）に示されているように引張状態に置かれるようになる。しかしながら、亀裂がシリコン取り扱いウェーハ中に生じた場合であっても、これら亀裂は、比較的厚いＳｉＯ2層によってＣＶＤダイヤモンド材料に隣接して位置する薄いシリコン層中に伝搬するのが阻止される。更に処理を行うことにより、残りのシリコン及びＳｉＯ2層を除去するのが良く、かくして、後には図２（ｃ）に示されているようにそれほど亀裂が生じない状態で、薄いシリコン層がＣＶＤダイヤモンド材料にくっついた状態で残される。
図３（ａ）及び図３（ｃ）は、本発明の更に別の実施形態としての複合半導体部品を作製する方法を示している。
ステップ１では、平べったい多結晶ＣＶＤダイヤモンドウェーハ３０を図３（ａ）に示されているように用意する。耐火金属基板上におけるＣＶＤダイヤモンド成長によってかかる多結晶ＣＶＤダイヤモンドウェーハ３０を作製するのが良い。
ステップ２では、多結晶ＣＶＤダイヤモンドウェーハ（例えば、ＳｉＯ2）の熱膨張率よりも低い熱膨張率を有する材料３２を図３（ｂ）に示されているように多結晶ＣＶＤダイヤモンドウェーハの一方の面にくっつける。
ステップ３では、化合物半導体層３４をＳｉＯ2の層３２とは逆の多結晶ＣＶＤダイヤモンドウェーハ３０の面上に成長させる。複合ダイヤモンド‐ＳｉＯ2基板を化合物半導体層の成長温度まで昇温させると、複合ダイヤモンド‐ＳｉＯ2基板は、ダイヤモンドとＳｉＯ2の熱膨張率の不一致に起因して弓形に曲がる。ＳｉＯ2は、ダイヤモンドよりも低い熱膨張率を有しているので、ダイヤモンド３０は、凸状成長面を形成し、図３（ｃ）に示されているように化合物半導体３４をこの凸状成長面上に成長させる。
ステップ４では、冷却時、化合物半導体層３４は、ダイヤモンドよりも大きく収縮し、ダイヤモンド３０は、ＳｉＯ2層３２よりも大きく収縮し、かくして複合構造体は、先の実施形態と同様な仕方で、そして図３（ｄ）に示されているように平べったい形態に戻る。
図１〜図３は、本発明の実施形態を具体化する３つの互いに異なる仕方を示している。しかしながら、他の変形例も又想定できる。例えば、多結晶ＣＶＤダイヤモンドウェーハをこの多結晶ＣＶＤダイヤモンドウェーハ上での化合物半導体の成長に先立って、機械的に弓形に曲げても良い。変形例として、図３に示されている低熱膨張率材料３２を図１又は図２に示された方式と組み合わせて化合物半導体成長に先立って基板の弓形に曲がる度合いを制御すると共に化合物半導体成長後の冷却時に真っ直ぐにする度合いを制御しても良い。さらに変形例として、互いに異なる熱膨張率を有する複数個の層を多結晶ＣＶＤダイヤモンドウェーハにくっつけて弓形に曲がる度合い及び真っ直ぐにする度合いを制御しても良い。これら全ての実施形態の重要な特徴は、化合物半導体成長後の冷却時に構造体が過剰に引張応力を生じさせないで化合物半導体層を収縮させることができるということにある。
有利には、本発明の実施形態は、６００Ｗｍ-1Ｋ-1、８００Ｗｍ-1Ｋ-1、１０００Ｗｍ-1Ｋ-1、１２００Ｗｍ-1Ｋ-1、又は１４００Ｗｍ-1Ｋ-1以上の熱伝導率を有するダイヤモンド材料を利用する。かかる高品質ダイヤモンド材料を作製するには、マイクロ波プラズマ法を用いるのが良い。したがって、本発明の実施形態は、高品質低ひずみの化合物半導体材料と密接して組み合わされた高品質ダイヤモンド材料を提供し、その結果、性能が良好な半導体デバイスが得られる。
多結晶ＣＶＤダイヤモンド材料の適当なウェーハは、２０ｍｍから３００ｍｍまでの範囲、２０ｍｍから２５０ｍｍまでの範囲、２０ｍｍから２００ｍｍまでの範囲、２０ｍｍから１６０ｍｍまでの範囲、４０ｍｍから１４０ｍｍまでの範囲、６０ｍｍから１２０ｍｍまでの範囲、８０ｍｍから１２０ｍｍまでの範囲、又は９０ｍｍから１１０ｍｍまでの範囲にある直径を有するのが良い。上述したように、より顕著な弓形曲がりは、多結晶ＣＶＤダイヤモンドの薄いウェーハを作製することによって達成できる。したがって、多結晶ＣＶＤダイヤモンド材料のウェーハを２５μｍから４５０μｍまでの範囲、２５μｍから４００μｍまでの範囲、２５μｍから３５０μｍまでの範囲、２５μｍから３００μｍまでの範囲、２５μｍから２５０μｍまでの範囲、２５μｍから２００μｍまでの範囲、２５μｍから１５０μｍまでの範囲、４０μｍから１３０μｍまでの範囲、又は５０μｍから１００μｍまでの範囲内にある厚さまで成長させることができる。合成ダイヤモンド材料のウェーハは、自立型合成ダイヤモンドウェーハ(free-standing synthetic diamond wafer)又は支持基板上に合成ダイヤモンド材料の層を有するウェーハで形成されるのが良い。
先の実施形態を多結晶ＣＶＤダイヤモンドウェーハと関連して説明したが、本発明の方法論を単結晶ダイヤモンドウェーハ、例えば単結晶ＣＶＤダイヤモンドウェーハにも同様に利用できることも又想定される。近年、化合物半導体、例えばＧａＮを多結晶ＣＶＤダイヤモンドウェーハと単結晶ダイヤモンドウェーハの両方上に直接成長させることができるということが実証された。同じ熱誘起引張応力に関する問題は、単結晶ダイヤモンド材料から成る基板上における化合物半導体材料の成長についても同様に存在する。したがって、上述したように単結晶ダイヤモンドウェーハを弓形に曲げることにより、多結晶ＣＶＤダイヤモンドウェーハについて説明した仕方と類似の仕方でこの問題が軽減されることになる。
単結晶化合物半導体の層は、１０００ｃｍ2Ｖ-1ｓ-1以上、１２００ｃｍ2Ｖ-1ｓ-1以上、１４００ｃｍ2Ｖ-1ｓ-1以上、１６００ｃｍ2Ｖ-1ｓ-1以上、１８００ｃｍ2Ｖ-1ｓ-1以上、又は２０００ｃｍ2Ｖ-1ｓ-1以上の電荷移動度を有するのが良い。化合物半導体層のかかる電荷移動度は、従来、非ダイヤモンド基板上で達成され、そして半導体層がダイヤモンド基板層と良好な接触状態にない場合にダイヤモンド基板上で達成させることができるが、比較的厚く且つ熱伝導率の高いダイヤモンド層と高品質の低ひずみ化合物半導体層の組み合わせは、両方の層が良好な熱的接触をもたらすよう極めて密接して配置されている状態では、本明細書において説明した理由で今日まで困難であることが判明した。
実施例
各々が多結晶ＣＶＤダイヤモンドウェーハから成る３つの互いに異なる基板を作製し、単結晶の｛１１１｝配向シリコンの薄い層をこの多結晶ＣＶＤダイヤモンドウェーハ上に設けた。第１の基板は、大きく凸状のシリコン成長面を有するよう作製され、第２の基板は、僅かに凸状の（ほぼ平べったい形態）を有するよう作製され、これに対し、第３の基板は、僅かに凹状のシリコン成長面を有するよう作製された。３つの基板は全て、厚さが約５０〜６０μｍであり、各基板のシリコン層は、厚さが約２μｍであった。各基板の薄いシリコン層を作製するのに、厚い基板を図２を参照して説明した仕方と同様な仕方でエッチングバックした。エッチングにより、水素を末端基とするシリコン成長面を提供したが、これは、この成長面上における半導体材料のＭＯＣＶＤ成長にとって理想的である。
化合物半導体層を３つのダイヤモンド‐シリコン基板の各々のシリコン成長面上で成長させた。化合物半導体層は、ＡｌＮ、ＡｌＧａＮ、及びＧａＮ層を含む積み重ね層構造を含んでいた。
作製後、公知のマイクロラマン法（micro-Raman technique ）を用いて複合構造体を分析して３つの部品の各々のＧａＮ層中の引張応力を測定した。僅かに凹状の基板及びほぼ平べったい基板は、結果として、ＧａＮ層中に比較的高い引張応力を呈し、大きく凸状の基板は、結果として、ＧａＮ層中に２１０ＭＰａ未満の低い引張応力を呈した。
好ましい実施形態を参照して本発明を具体的に図示すると共に説明したが、当業者には理解されるように、特許請求の範囲に記載された本発明の範囲から逸脱することなく、形態及び細部における種々の変更を行うことができる。
本発明をもたらした仕事は、譲渡契約番号［２１４６１０］のもとで［欧州共同体の］［欧州原子力協会の］セブンス・フレームワーク・プログラム（［ＦＰ７／２００７‐２０１３］［ＦＰ７／２００７‐２０１１］）からの資金援助を受けた。

Claims (15)

  1. 複合半導体部品の作製方法であって、
    （ｉ）厚さｔdの合成ダイヤモンド材料のウェーハを有する弓形に曲げられた基板を用意するステップを含み、前記弓形に曲げられた基板は、量Ｂだけ弓形に曲げられていて凸状フェース及び凹状フェースを有し、
    （ｉｉ）化合物半導体材料の層を化学気相成長法により成長温度Ｔで前記弓形に曲げられた基板の前記凸状フェース上に成長させて前記弓形に曲げられた基板の前記凸状フェース上に厚さｔscの前記化合物半導体材料の層を有する弓形に曲げられた複合半導体部品を形成するステップを含み、前記化合物半導体材料は、前記成長温度Ｔと室温との間で前記合成ダイヤモンド材料よりも高い平均熱膨張率を有し、それにより熱膨張率の不一致ΔＴecをもたらし、
    （ｉｉｉ）前記弓形に曲げられた複合半導体部品を冷却するステップを含み、前記化合物半導体材料の層は、前記熱膨張率の不一致ΔＴecに起因して冷却中、前記合成ダイヤモンド材料のウェーハ以上に収縮し、
    Ｂ、ｔd、ｔsc、及びΔＴecは、前記化合物半導体材料の層が冷却時に、前記弓形に曲げられた基板の弓形曲がり度を相殺する量だけ収縮するよう選択され、かくして、前記弓形に曲げられた複合半導体部品が平べったい形態にされ、前記化合物半導体材料の層は、冷却後、５００ＭＰａ未満の引張応力を有する、方法。
  2. Ｂ、ｔd、ｔsc、及びΔＴecは、冷却後の前記化合物半導体材料の層の引張応力が４５０ＭＰａ未満、４００ＭＰａ未満、３５０ＭＰａ未満、３００ＭＰａ未満、２５０ＭＰａ未満、又は２１０ＭＰａ未満であるように選択される、請求項１記載の方法。
  3. 前記弓形に曲げられた基板は、前記弓形に曲げられた基板の前記凸状フェース上の単結晶材料の層を有し、前記化合物半導体材料の層は、前記単結晶材料の層上で成長する、請求項１又は２記載の方法。
  4. 前記弓形に曲げられた基板は、前記弓形に曲げられた基板の前記凹状フェース上に、前記成長温度Ｔと室温との間で前記合成ダイヤモンド材料よりも低い平均熱膨張率を有する材料の層を有し、前記材料の層は、冷却中における前記弓形に曲げられた基板の弓形曲がり度を相殺するのに寄与するよう選択された熱膨張率及び厚さを有する、請求項１〜３のうちいずれか一に記載の方法。
  5. 前記合成ダイヤモンド材料のウェーハは、６００Ｗｍ-1Ｋ-1、８００Ｗｍ-1Ｋ-1、１０００Ｗｍ-1Ｋ-1、１２００Ｗｍ-1Ｋ-1、又は１４００Ｗｍ-1Ｋ-1以上の熱伝導率を有する、請求項１〜４のうちいずれか一に記載の方法。
  6. 前記合成ダイヤモンド材料のウェーハの厚さｔdは、２５μｍから４５０μｍまでの範囲、２５μｍから４００μｍまでの範囲、２５μｍから３５０μｍまでの範囲、２５μｍから３００μｍまでの範囲、２５μｍから２５０μｍまでの範囲、２５μｍから２００μｍまでの範囲、２５μｍから１５０μｍまでの範囲、４０μｍから１３０μｍまでの範囲、又は５０μｍから１００μｍまでの範囲内にある、請求項１〜５のうちいずれか一に記載の方法。
  7. 複合半導体部品であって、
    合成ダイヤモンド材料のウェーハを有する基板と、
    前記基板上の化合物半導体材料の層とを有し、
    前記化合物半導体材料の層は、室温で５００ＭＰａ未満の引張応力を有する、複合半導体部品。
  8. 前記化合物半導体材料の層の引張応力は、室温で４５０ＭＰａ未満、４００ＭＰａ未満、３５０ＭＰａ未満、３００ＭＰａ未満、２５０ＭＰａ未満、又は２１０ＭＰａ未満である、請求項７記載の複合半導体部品。
  9. 前記基板は、前記合成ダイヤモンド材料のウェーハと前記化合物半導体材料の層との間に設けられた単結晶材料の層を有する、請求項７又は８記載の複合半導体部品。
  10. 前記化合物半導体材料の層と前記合成ダイヤモンド材料のウェーハとの間の間隔は、５μｍ以下、３μｍ以下、２μｍ以下、又は１μｍ以下である、請求項７〜９のうちいずれか一に記載の複合半導体部品。
  11. 前記基板は、前記化合物半導体材料の層とは反対側に位置する前記合成ダイヤモンド材料のウェーハの面に設けられた材料の層を有し、前記材料の層は、７００℃未満の温度で前記合成ダイヤモンド材料よりも低い熱膨張率を有する、請求項７〜１０のうちいずれか一に記載の複合半導体部品。
  12. 前記合成ダイヤモンド材料は、６００Ｗｍ-1Ｋ-1、８００Ｗｍ-1Ｋ-1、１０００Ｗｍ-1Ｋ-1、１２００Ｗｍ-1Ｋ-1、又は１４００Ｗｍ-1Ｋ-1以上の熱伝導率を有する、請求項７〜１１のうちいずれか一に記載の複合半導体部品。
  13. 前記合成ダイヤモンド材料は、２５μｍから４５０μｍまでの範囲、２５μｍから４００μｍまでの範囲、２５μｍから３５０μｍまでの範囲、２５μｍから３００μｍまでの範囲、２５μｍから２５０μｍまでの範囲、２５μｍから２００μｍまでの範囲、２５μｍから１５０μｍまでの範囲、４０μｍから１３０μｍまでの範囲、又は５０μｍから１００μｍまでの範囲内にある厚さを有する、請求項７〜１２のうちいずれか一に記載の複合半導体部品。
  14. 前記合成ダイヤモンド材料は、単結晶ダイヤモンド材料又は多結晶ＣＶＤダイヤモンド材料で作られている、請求項７〜１３のうちいずれか一に記載の複合半導体部品。
  15. 前記合成ダイヤモンド材料のウェーハは、自立型合成ダイヤモンドウェーハ又は支持基板上に合成ダイヤモンド材料の層を有するウェーハから成る、請求項７〜１４のうちいずれか一に記載の複合半導体部品。
JP2015548336A 2012-12-18 2013-12-04 半導体デバイス用基板 Active JP6085371B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201261738641P 2012-12-18 2012-12-18
US61/738,641 2012-12-18
GB201222798A GB201222798D0 (en) 2012-12-18 2012-12-18 Substrates for semiconductor devices
GB1222798.9 2012-12-18
GB201310039A GB201310039D0 (en) 2013-06-05 2013-06-05 Substrates for semiconductor devices
GB1310039.1 2013-06-05
PCT/EP2013/075557 WO2014095373A1 (en) 2012-12-18 2013-12-04 Substrates for semiconductor devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017012812A Division JP2017119624A (ja) 2012-12-18 2017-01-27 半導体デバイス用基板

Publications (2)

Publication Number Publication Date
JP2016507450A true JP2016507450A (ja) 2016-03-10
JP6085371B2 JP6085371B2 (ja) 2017-02-22

Family

ID=49979760

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015548336A Active JP6085371B2 (ja) 2012-12-18 2013-12-04 半導体デバイス用基板
JP2017012812A Pending JP2017119624A (ja) 2012-12-18 2017-01-27 半導体デバイス用基板

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017012812A Pending JP2017119624A (ja) 2012-12-18 2017-01-27 半導体デバイス用基板

Country Status (5)

Country Link
US (1) US10023974B2 (ja)
EP (1) EP2936550B1 (ja)
JP (2) JP6085371B2 (ja)
GB (1) GB2510468B (ja)
WO (1) WO2014095373A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183455A (ja) * 2016-03-30 2017-10-05 株式会社サイオクス 窒化物半導体テンプレート、窒化物半導体積層物、窒化物半導体テンプレートの製造方法、および窒化物半導体積層物の製造方法
JPWO2018143344A1 (ja) * 2017-02-02 2019-06-27 三菱電機株式会社 半導体製造方法および半導体製造装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10246794B2 (en) * 2014-02-05 2019-04-02 Adamant Namiki Precision Jewel Co., Ltd. Diamond substrate and method for manufacturing diamond substrate
US10494713B2 (en) 2015-04-16 2019-12-03 Ii-Vi Incorporated Method of forming an optically-finished thin diamond film, diamond substrate, or diamond window of high aspect ratio
WO2017022647A1 (ja) * 2015-07-31 2017-02-09 並木精密宝石株式会社 ダイヤモンド基板及びダイヤモンド基板の製造方法
TWI575651B (zh) * 2016-08-25 2017-03-21 世界先進積體電路股份有限公司 半導體結構及其製造方法
JP6717267B2 (ja) * 2017-07-10 2020-07-01 株式会社Sumco シリコンウェーハの製造方法
US10707308B2 (en) 2017-12-24 2020-07-07 HangZhou HaiCun Information Technology Co., Ltd. Hetero-epitaxial output device array
DE102019115589A1 (de) 2018-07-17 2020-01-23 Ii-Vi Delaware, Inc. Elektrodenbegrenzter resonator
US11750169B2 (en) 2018-07-17 2023-09-05 Ii-Vi Delaware, Inc. Electrode-defined unsuspended acoustic resonator
US11738539B2 (en) * 2018-07-17 2023-08-29 II-VI Delaware, Inc Bonded substrate including polycrystalline diamond film
US11049604B2 (en) 2018-09-26 2021-06-29 International Business Machines Corporation Cognitive monitoring of online user profiles to detect changes in online behavior
CN110526206A (zh) * 2019-09-02 2019-12-03 北京理工大学 基于异质复合材料的表面结构色调控方法
CN114318531A (zh) * 2022-01-06 2022-04-12 济南金刚石科技有限公司 一种应用于mpcvd大尺寸金刚石多晶的剥离方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08133893A (ja) * 1994-11-07 1996-05-28 Sumitomo Electric Ind Ltd 自立したダイヤモンドウェハーおよびその製造方法
JP2000219597A (ja) * 1999-01-27 2000-08-08 Applied Diamond:Kk ダイヤモンド薄膜又はｃｂｎ、ｂｃｎ若しくはｃｎ薄膜、同薄膜の改質方法、同薄膜の改質及び形成方法並びに同薄膜の加工方法
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2007284285A (ja) * 2006-04-14 2007-11-01 Kobe Steel Ltd ダイヤモンド膜及びその製造方法
JP2008528420A (ja) * 2005-01-26 2008-07-31 アポロ ダイヤモンド，インク ダイヤモンド上の窒化ガリウム発光デバイス
JP2008533312A (ja) * 2005-03-21 2008-08-21 エレメント シックス リミテッド 電子デバイス用のダイヤモンドベースの基板
JP2010272781A (ja) * 2009-05-25 2010-12-02 Sharp Corp 半導体積層構造体の製造方法
JP2012109583A (ja) * 2000-08-04 2012-06-07 Regents Of The Univ Of California 基板上に堆積された窒化ガリウムフィルムにおける応力の制御方法
US20120187374A1 (en) * 2011-01-20 2012-07-26 Samsung Electronics Co., Ltd. Semiconductor Device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
US4981818A (en) 1990-02-13 1991-01-01 General Electric Company Polycrystalline CVD diamond substrate for single crystal epitaxial growth of semiconductors
US5270077A (en) * 1991-12-13 1993-12-14 General Electric Company Method for producing flat CVD diamond film
US5272104A (en) 1993-03-11 1993-12-21 Harris Corporation Bonded wafer process incorporating diamond insulator
US5620745A (en) * 1995-12-19 1997-04-15 Saint Gobain/Norton Industrial Ceramics Corp. Method for coating a substrate with diamond film
US6214427B1 (en) * 1998-08-28 2001-04-10 General Electric Company Method of making an electronic device having a single crystal substrate formed by solid state crystal conversion
US7132309B2 (en) 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
US7198671B2 (en) 2001-07-11 2007-04-03 Matsushita Electric Industrial Co., Ltd. Layered substrates for epitaxial processing, and device
US20030017626A1 (en) * 2001-07-23 2003-01-23 Motorola Inc. Method and apparatus for controlling propagation of dislocations in semiconductor structures and devices
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US20060113545A1 (en) 2004-10-14 2006-06-01 Weber Eicke R Wide bandgap semiconductor layers on SOD structures
US7695564B1 (en) 2005-02-03 2010-04-13 Hrl Laboratories, Llc Thermal management substrate
US7595507B2 (en) 2005-04-13 2009-09-29 Group4 Labs Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
KR100629521B1 (ko) * 2005-07-29 2006-09-28 삼성전자주식회사 Ｌｅｄ 패키지 및 그 제조방법과 이를 이용한 ｌｅｄ어레이 모듈

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08133893A (ja) * 1994-11-07 1996-05-28 Sumitomo Electric Ind Ltd 自立したダイヤモンドウェハーおよびその製造方法
JP2000219597A (ja) * 1999-01-27 2000-08-08 Applied Diamond:Kk ダイヤモンド薄膜又はｃｂｎ、ｂｃｎ若しくはｃｎ薄膜、同薄膜の改質方法、同薄膜の改質及び形成方法並びに同薄膜の加工方法
JP2012109583A (ja) * 2000-08-04 2012-06-07 Regents Of The Univ Of California 基板上に堆積された窒化ガリウムフィルムにおける応力の制御方法
JP2008528420A (ja) * 2005-01-26 2008-07-31 アポロ ダイヤモンド，インク ダイヤモンド上の窒化ガリウム発光デバイス
JP2008533312A (ja) * 2005-03-21 2008-08-21 エレメント シックス リミテッド 電子デバイス用のダイヤモンドベースの基板
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2007284285A (ja) * 2006-04-14 2007-11-01 Kobe Steel Ltd ダイヤモンド膜及びその製造方法
JP2010272781A (ja) * 2009-05-25 2010-12-02 Sharp Corp 半導体積層構造体の製造方法
US20120187374A1 (en) * 2011-01-20 2012-07-26 Samsung Electronics Co., Ltd. Semiconductor Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183455A (ja) * 2016-03-30 2017-10-05 株式会社サイオクス 窒化物半導体テンプレート、窒化物半導体積層物、窒化物半導体テンプレートの製造方法、および窒化物半導体積層物の製造方法
JPWO2018143344A1 (ja) * 2017-02-02 2019-06-27 三菱電機株式会社 半導体製造方法および半導体製造装置

Also Published As

Publication number Publication date
GB201321371D0 (en) 2014-01-15
JP2017119624A (ja) 2017-07-06
GB2510468B (en) 2016-06-08
EP2936550A1 (en) 2015-10-28
US20160186362A1 (en) 2016-06-30
EP2936550B1 (en) 2021-05-19
JP6085371B2 (ja) 2017-02-22
WO2014095373A1 (en) 2014-06-26
US10023974B2 (en) 2018-07-17
GB2510468A (en) 2014-08-06

Similar Documents

Publication Publication Date Title
JP6085371B2 (ja) 半導体デバイス用基板
US10879065B2 (en) III-V compound semiconductors in isolation regions and method forming same
TWI793755B (zh) 用於功率及rf應用的工程基板結構
JP4907256B2 (ja) 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
KR102047864B1 (ko) 단결정 재료 사용의 개선된 효율을 갖는 유사 기판
KR20170137180A (ko) 다이아몬드-반도체 복합체 기판의 제조 방법
KR101878754B1 (ko) 대면적 갈륨 나이트라이드 기판 제조방법
WO2011161190A1 (en) Substrates for semiconductor devices
US9515222B2 (en) Gallium nitride on 3C—SiC composite wafer
GB2497664A (en) Substrates for preparing polycrystalline diamond
JP6239017B2 (ja) 窒化物半導体基板
US20070298592A1 (en) Method for manufacturing single crystalline gallium nitride material substrate
CN111509095B (zh) 复合式基板及其制造方法
US20140332934A1 (en) Substrates for semiconductor devices
JP4826373B2 (ja) 単結晶ウェハの製造方法
JP2015097265A (ja) Ｉｉｉ−ｖ族材料の選択エリア成長用のエピ基板およびｉｉｉ−ｖ族材料をシリコン基板上に製造する方法
KR102422422B1 (ko) 그래핀을 포함하는 반도체 소자 및 그 제조방법
GB2514268A (en) Silicon carbide epitaxy
TW202332044A (zh) 用於製作包含多晶碳化矽底材及單晶碳化矽主動層之半導體結構之方法
KR101942517B1 (ko) 에피텍셜 기판 및 그 제조 방법
KR20120021946A (ko) 질화물 단결정 제조방법 및 질화물 반도체 발광소자 제조방법
JP2010278215A (ja) 炭化シリコン膜の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160629

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20160706

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160923

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20160923

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170127

R150 Certificate of patent or registration of utility model

Ref document number: 6085371

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250