JP2016219446A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2016219446A
JP2016219446A JP2015098744A JP2015098744A JP2016219446A JP 2016219446 A JP2016219446 A JP 2016219446A JP 2015098744 A JP2015098744 A JP 2015098744A JP 2015098744 A JP2015098744 A JP 2015098744A JP 2016219446 A JP2016219446 A JP 2016219446A
Authority
JP
Japan
Prior art keywords
semiconductor layer
region
trench
epitaxial layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015098744A
Other languages
English (en)
Other versions
JP6613610B2 (ja
Inventor
武義 西村
Takeyoshi Nishimura
武義 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015098744A priority Critical patent/JP6613610B2/ja
Priority to US15/088,132 priority patent/US10593787B2/en
Priority to TW105110579A priority patent/TWI697073B/zh
Priority to CN201610206256.7A priority patent/CN106158925B/zh
Publication of JP2016219446A publication Critical patent/JP2016219446A/ja
Application granted granted Critical
Publication of JP6613610B2 publication Critical patent/JP6613610B2/ja
Priority to US16/808,421 priority patent/US10943997B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

【課題】エッチングによりトレンチ部が設けられた半導体層よりも、当該トレンチ部にさらに形成されたエピタキシャル層の不純物濃度を低くすることにより、トレンチ部における電界集中を緩和する。
【解決手段】本発明の第１の態様においては、第１導電型の不純物を有する第１半導体層と、第１半導体層のおもて面側に設けられたトレンチ部と、トレンチ部の内壁に設けられ、第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層とを備える半導体装置を提供する。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、エッチングにより半導体基板にトレンチ部を形成した後、当該トレンチ部にさらにエピタキシャル層を形成していた（例えば、特許文献１から３参照）。また、半導体基板において活性部に隣接する周辺部にフィールド酸化膜を設けること（例えば、特許文献４）、および、半導体基板にＬＯＣＯＳアイソレーション領域を設けること（例えば、特許文献５）が知られている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００５−３２７９２号公報
［特許文献２］ 特開昭５９−６９９４３号公報
［特許文献３］ 特開２００７−３２９３８５号公報
［特許文献４］ 特開平５−５５２６２号公報
［特許文献５］ 特開平１−２４６８４４号公報
しかしながら、エッチングにより形成されたトレンチ部の半導体層と当該トレンチ部にさらに形成されたエピタキシャル層とが同程度の不純物濃度を有する場合には、トレンチの底部において電界が集中する可能性があった。
本発明の第１の態様においては、第１導電型の不純物を有する第１半導体層と、第１半導体層のおもて面側に設けられたトレンチ部と、トレンチ部の内壁に設けられ、第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層とを備える半導体装置を提供する。
第１半導体層の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であり、第２半導体層の不純物濃度は、３．２Ｅ１４ｃｍ−３以上４．５Ｅ１６ｃｍ−３以下であってよい。
第２半導体層の厚みは、トレンチ部の幅の２７．３％以上３６．４％以下であってよい。
第２半導体層は、第１半導体層のおもて面の端部まで設けられていてよい。
半導体装置は、端部の領域における第２半導体層に設けられた酸化物領域をさらに備えてよい。
第２半導体層は、低濃度不純物領域と、低濃度不純物領域よりもトレンチ部に近い領域に形成され、低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域とを有してよい。
半導体装置は、トレンチ部の内部において第２半導体層に接して設けられたトレンチ絶縁膜と、トレンチ部の内部においてトレンチ絶縁膜に接して設けられたトレンチ電極とをさらに備えてよい。
本発明の第２の態様においては、第１導電型の不純物を有する第１半導体層を形成する段階と、第１半導体層のおもて面側にトレンチ部を形成する段階と、トレンチ部の内壁に、第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層を形成する段階とを備える半導体装置の製造方法を提供する。
半導体装置の製造方法は、第２半導体層を形成する段階の後に、第２半導体層の端部の領域に酸化物領域を形成する段階をさらに備えてよい。
半導体装置の製造方法は、第２半導体層を形成する段階の後であって、酸化物領域を形成する段階の前に、第２半導体層のおもて面側に第１絶縁膜を形成する段階と、第１絶縁膜を形成する段階の後に、第１絶縁膜のおもて面側に第１絶縁膜に対してエッチング選択性を有する第２絶縁膜を形成する段階とをさらに備えてよい。酸化物領域を形成する段階において、第２絶縁膜を形成する段階の後に、端部の領域における第２絶縁膜を部分的に除去して、第２絶縁膜が部分的に除去された領域に酸化物領域を形成してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態の半導体装置１００の上面を示す概略図である。 図１におけるＩＩ‐ＩＩの断面を示す概略図である。 第１エピタキシャル層１４を形成する段階を示す図である。 酸化シリコン膜６０およびフォトレジスト層６２を形成する段階を示す図である。 酸化シリコン膜６０を介して第１エピタキシャル層１４をエッチングする段階を示す図である。 ダメージ除去段階を経て、トレンチ部３０を形成する段階を示す図である。 第２エピタキシャル層２０を形成する段階を示す図である。 酸化シリコン膜３６および窒化シリコン膜３７を順に形成する段階を示す図である。 窒化シリコン膜３７を部分的に除去する段階を示す図である。 ＬＯＣＯＳ領域５２を形成する段階を示す図である。 第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６を設ける段階を示す図である。 第２実施形態の半導体装置２００の断面を示す概略図である。 第２実施形態の変形例を示す概略図である。 端部１５を含む領域８２にカウンタードープをする段階を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態の半導体装置１００の上面を示す概略図である。本例の半導体装置１００は、活性部１０と周辺部８０とを備える半導体チップである。活性部１０は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）素子またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子等を有する領域である。周辺部８０は、活性部１０を囲むように設けられ、耐圧構造を有する領域である。
図２は、図１におけるＩＩ‐ＩＩの断面を示す概略図である。本明細書では、第１エピタキシャル層１４の表面のうち、ソース電極５４が設けられる側の面をおもて面と称し、半導体基板１２が設けられる側の面を裏面と称する。同様に、第２エピタキシャル層２０の表面のうち、ソース電極５４が設けられる側の面をおもて面と称し、第１エピタキシャル層１４が設けられる側の面を裏面と称する。また同様に、半導体基板１２の表面のうち、第１エピタキシャル層１４が設けられる側の面をおもて面と称し、ドレイン電極５６が設けられる側の面を裏面と称する。おもて面および裏面の概念は、トレンチ部の曲面においても類推適用してよい。また、本例では、第１導電型をｎ型とし、第２導電型をｐ型としている。しかしながら、他の例においては、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
本例の半導体装置１００は、活性部１０にトレンチゲート型のＭＯＳＦＥＴを有し、周辺部８０に酸化物領域としてのＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）領域５２およびフィールドプレート電極（以下、ＦＰ電極５３）を有する半導体装置である。本例の半導体基板１２はシリコン基板であるが、他の例においては炭化シリコン（ＳｉＣ）基板であってもよい。
半導体装置１００は、半導体基板１２、第１半導体層としての第１エピタキシャル層１４、および、第２半導体層としての第２エピタキシャル層２０を有する。半導体装置１００は、トレンチ部３０、トレンチ絶縁膜４２、トレンチ電極４４、第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６をさらに有する。
半導体基板１２および第１エピタキシャル層１４は共に第１導電型の不純物を有する。第１エピタキシャル層１４は、半導体基板１２の表面側にエピタキシャル成長された層であり、半導体基板１２よりも低い不純部濃度を有する層である。第１エピタキシャル層１４の不純物濃度は、半導体装置１００の耐圧に応じて決めてよい。本例の第１エピタキシャル層１４の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であってよい。なお、Ｅは１０の冪を意味する。例えばＥ１４は１０の１４乗を意味する。
本例の第１エピタキシャル層１４はシリコンを主として有するので、ｎ型の不純物はリン（Ｐ）またはヒ素（Ａｓ）であってよく、ｐ型の不純物はボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。なお、第１エピタキシャル層１４がＳｉＣからなる場合には、ｎ型の不純物はリン（Ｐ）または窒素（Ｎ）であってよく、ｐ型の不純物はアルミニウム（Ａｌ）またはボロン（Ｂ）であってよい。
第１エピタキシャル層１４は、活性部１０のおもて面側に複数のトレンチ部３０を有する。トレンチ部３０の内壁３１には、第１エピタキシャル層１４よりも低濃度の第１導電型の不純物を有する第２エピタキシャル層２０が設けられる。
本例の第２エピタキシャル層２０は、第１エピタキシャル層１４よりも低濃度の第１導電型の不純物を有する。第２エピタキシャル層２０の不純物濃度は、３．２Ｅ１４ｃｍ−３〜４．５Ｅ１６ｃｍ−３以下であってよい。第２エピタキシャル層２０は、第１エピタキシャル層１４のおもて面の端部１５まで設けられている。端部１５の領域８２における第２エピタキシャル層２０には、ＬＯＣＯＳ領域５２が設けられる。本明細書において、端部１５の領域８２とは、周辺部８０において端部１５から活性部１０へ延びる一定の幅を有する領域８２を意味する。
ＬＯＣＯＳ領域５２のおもて面には、ＦＰ電極５３が設けられる。第１エピタキシャル層１４および第２エピタキシャル層２０に印加されている電圧よりも低い電圧がＦＰ電極５３に印加されると、ＦＰ電極５３近傍の第１エピタキシャル層１４および第２エピタキシャル層２０が空乏化される。これにより、空乏層が活性部１０から周辺部８０に伸びやすくなる。特に、第２エピタキシャル層２０は、第１エピタキシャル層１４よりも不純物濃度が低いので、空乏層が伸びやすくなる。これにより、周辺部８０において空乏層内部の電界強度が緩和されるので、半導体装置１００の耐圧を向上させることができる。
トレンチ部３０の内部において、第２エピタキシャル層２０に接してトレンチ絶縁膜４２が設けられ、トレンチ絶縁膜４２に接してトレンチ電極４４が設けられる。以下では、トレンチ絶縁膜４２およびトレンチ電極４４をまとめて便宜的にトレンチ構造と称する。なお、層間絶縁膜５０は、トレンチ電極４４とソース電極５４とが電気的に接続することを防ぐ。
第２導電型ウェル４６は、各トレンチ構造の両隣に設けられる。第２導電型ウェル４６は隣接するトレンチ構造の間において、共通に設けられる。第１導電型ソース領域４８も、各トレンチ構造の両隣に設けられる。半導体装置１００がオン状態となるために適切な正電圧がトレンチ電極４４に印加されると、トレンチ構造に接する第２導電型ウェル４６には反転層が形成される。さらに、ソース電極５４とドレイン電極５６との間に適切な電位差がある場合に、電流はドレイン電極５６から反転層および第１導電型ソース領域４８を経由してソース電極５４へ流れる。なお、本例のトレンチ電極４４はゲート電極を示す。
本例では、トレンチ部３０におけるＵ字形状の内壁３１の底部３３にも第２エピタキシャル層２０が設けられている。上述の様に、第２エピタキシャル層２０は第１エピタキシャル層１４よりも第１導電型の不純物濃度が低い。ＰＮ接合においては、不純物濃度が低いほど空乏層は広がりやすくなる。本例のトレンチ部３０は、底部３３に第２エピタキシャル層２０を有するので、トレンチ部３０の底部３３においても空乏層が広がりやすくなる。これにより、トレンチ部３０の底部３３においても空乏層の電界強度は緩和されるので、半導体装置１００の耐圧が向上する。また、トレンチ部３０の内部において、第２エピタキシャル層２０に接してトレンチ絶縁膜４２が設けられ、トレンチ絶縁膜４２に接してトレンチ電極４４が設けることで、微細なトレンチ構造を備えることができる。
図３Ａから図３Ｉは、半導体装置１００の製造工程を示す図である。図３Ａは、第１エピタキシャル層１４を形成する段階を示す図である。平坦な表面を有する半導体基板１２を１，０００℃以上に加熱して、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）およびトリクロロシラン（ＳｉＨＣｌ３）等のガスを流して、４．０μｍ以上１５μｍ以下の第１エピタキシャル層１４を形成してよい。なお、第１エピタキシャル層１４の厚さは半導体装置１００の耐圧によってことなる。第１エピタキシャル層１４は、半導体基板１２の第１導電型不純物を吸収しつつ成長するのでが、不純物濃度は半導体基板１２の不純物濃度よりも低くなるい。
図３Ｂは、酸化シリコン膜６０およびフォトレジスト層６２を形成する段階を示す図である。図３Ｂは、図３Ａの後工程である。プラズマＣＶＤ等の手法を用いて、第１エピタキシャル層１４のおもて面１６全体に酸化シリコン膜６０を形成する。その後、フォトリソグラフィープロセスによりフォトレジスト層６２を成膜して、露光することにより、フォトレジスト層６２のパターンを形成する。その後、フォトレジスト層６２に覆われていない酸化シリコン膜６０をエッチングにより除去する。
図３Ｃは、酸化シリコン膜６０を介して第１エピタキシャル層１４をエッチングする段階を示す図である。図３Ｃは、図３Ｂの後工程である。図３Ｂの工程により、酸化シリコン膜６０が除去された部分において、第１エピタキシャル層１４のおもて面１６は露出している。酸化シリコン膜６０をマスクとして、露出している第１エピタキシャル層１４をエッチングして、トレンチ部２５を形成する。本例では、有機物であるフォトレジスト層６２をトレンチ部３０のエッチング用マスクとして用いないので、トレンチ部２５に有機物が入り込むことがない。これにより、ＭＯＳＥＦＴのチャネル特性に悪影響、例えば、有機物がトレンチ部内に拡散されることで欠陥や稼働イオンが発生したり、漏れ電流の増加、Vthなどの特性変動、耐量低下、およびゲート信頼性低下の発生などの悪影響が出るのを防ぐことができる。当該段階でのトレンチ部２５は、０．８μｍ以上１．２μｍ以下の幅２７を有してよい。
図３Ｄは、ダメージ除去段階を経て、トレンチ部３０を形成する段階を示す図である。図３Ｄは、図３Ｃの後工程である。図３Ｃの段階のトレンチ部２５には、エッチングに起因する表面荒れ等を有するダメージ層が存在する。ダメージ層は、チャネル領域における結晶欠陥等の原因になるので望ましくない。そこで、ウェット酸化または熱酸化によりトレンチ部２５の内部に犠牲酸化層を形成する。その後、犠牲酸化層をエッチングにより取り除く。これによりダメージ除去工程が完了し、第１エピタキシャル層１４のおもて面側にトレンチ部３０が形成される。
ダメージ除去工程によりトレンチ部２５の幅２７は、０．３μ程度拡大する。つまり、ダメージ除去工程によりトレンチ部３０の幅３２は、例えば１．１μｍ以上１．５μｍ以下となる。
図３Ｅは、第２エピタキシャル層２０を形成する段階を示す図である。図３Ｅは、図３Ｄの後工程である。本工程では、第１エピタキシャル層１４のおもて面１６とトレンチ部３０の内壁３１とに、シリコン膜をエピタキシャル成長させて、第２エピタキシャル層２０を形成する。例えば、図３Ｄの工程におけるトレンチ部３０の幅３２が１．１μｍである場合には０．３μｍ程度シリコン膜をエピタキシャル成長させ、図３Ｄの工程におけるトレンチ部３０の幅３２が１．３μｍである場合には０．４μｍ程度シリコン膜をエピタキシャル成長させる。これにより、トレンチ部３０の幅３５は、０．５μｍ程度となる。
第２エピタキシャル層２０の形成手法は、第１エピタキシャル層１４の形成手法（図３Ａ）と同じであってよい。第２エピタキシャル層２０は第１エピタキシャル層１４の第１導電型不純物を吸収しつつ成長するので、不純物濃度は第１エピタキシャル層１４の不純物濃度よりも低くなる。本例では、１μｍの解像度を有する通常の露光装置を用いても、０．５μｍの解像度を有する高価な露光装置と同等のトレンチ部３０の幅３５（本例では０．５μｍ）を実現することができる。
本例の第２エピタキシャル層２０は、トレンチ部の厚み３４および周辺部における厚み３４が０．３μｍ以上０．４μｍ以下である。つまり、第２エピタキシャル層２０の厚み３４は、第１エピタキシャル層１４におけるトレンチ部３０の幅３２の２７．３（＝０．３μｍ／１．１μｍ）％以上３６．４（＝０．４μｍ／１．３μｍ）％以下である。
図３Ｆは、酸化シリコン膜３６および窒化シリコン膜３７を順に形成する段階を示す図である。図３Ｆは、図３Ｅの後工程である。当該工程では、第２エピタキシャル層２０のおもて面側に第１絶縁膜としての酸化シリコン膜３６を、例えば２００Å以上４００Å以下の厚みだけ形成する。その後に、酸化シリコン膜３６のおもて面側に第２絶縁膜としての窒化シリコン膜３７を例えば１０００Å〜２０００Å程度の厚さで形成する。なお、酸化シリコン膜３６および窒化シリコン膜３７は、例えばプラズマＣＶＤ等の手法を用いて、第２エピタキシャル層２０の全面に設けられる。つまり、酸化シリコン膜３６および窒化シリコン膜３７は、平坦な周辺部８０に加えて、活性部１０の平坦な領域にもトレンチ部３０にも設けられる。
図３Ｇは、窒化シリコン膜３７を部分的に除去する段階を示す図である。図３Ｇは、図３Ｆの後工程である。窒化シリコン膜３７は、第１絶縁膜に対してエッチング選択性を有する。当該工程において、酸化シリコン膜３６が窒化シリコン膜３７に対するエッチングストッパーとして機能するので、端部１５の領域８２における窒化シリコン膜３７だけを部分的に除去することができる。本例では、窒化シリコン膜３７を部分的に除去した後、領域８２に露出する酸化シリコン膜３６を除去しないが、他の例では希フッ酸を用いて酸化シリコン膜３６を除去してもよい。
図３Ｈは、ＬＯＣＯＳ領域５２を形成する段階を示す図である。図３Ｈは、図３Ｇの後工程である。窒化シリコン膜３７は、第２エピタキシャル層２０に選択的にＬＯＣＯＳ領域５２を形成するためのマスクとして機能する。第１エピタキシャル層１４を例えば８００℃以上１１００℃以下程度の雰囲気に曝すこと（熱酸化法）により、窒化シリコン膜３７が部分的に除去された端部１５の領域８２にＬＯＣＯＳ領域５２を形成する。ＬＯＣＯＳ領域５２形成後に酸化シリコン膜３６、および窒化シリコン膜３７をエッチングによって除去する。
本例では、トレンチ部３０の形成（図３Ｂ〜図３Ｅ）をＬＯＣＯＳ領域５２の形成（図３Ｈ）よりも先に行う。これとは逆に、ＬＯＣＯＳ領域５２の形成（図３Ｈ）をトレンチ部３０の形成（図３Ｂ〜図３Ｅ）よりも先に行う場合、ＬＯＣＯＳ領域５２のバーズビーク等の斜面によりフォトリソグラフィープロセス（図３Ｂ）における定在波効果が生じ得る。定在波効果が生じると、所望のフォトレジスト層６２のパターンが形成できない問題がある。また、定在波効果を防ぐために反射防止層を別途設ける等の追加のプロセスが必要となる。本例では、トレンチ部３０の形成（図３Ｂ〜図３Ｅ）をＬＯＣＯＳ領域５２の形成（図３Ｈ）よりも先に行うので、定在波効果の影響を受けない。これにより、１μｍ以下の幅３５を有するトレンチ部３０を正確に形成することができる。
なお、ＬＯＣＯＳ領域５２を形成する工程において、熱酸化法に代えて酸化シリコン膜を堆積させることも考えられる。しかしこの場合、酸化シリコン膜を部分的に領域８２に残すべく、後の工程においてトレンチ部３０内に堆積した酸化シリコン膜を除去する必要が生じる。堆積した酸化シリコン膜は酸化シリコン膜３６、および窒化シリコン膜３７より膜厚が厚い。そのため堆積した酸化シリコン膜を除去する場合には、トレンチ部３０の第２エピタキシャル層２０もエッチングされて、トレンチ部３０の幅を微細に形成したメリットが失われる可能性がある。それゆえ、当該工程では熱酸化法を適用することが望ましい。
なお、ＬＯＣＯＳ領域５２の活性部１０側の端部は、活性部１０のうち最も周辺部８０に近いトレンチ部３０から３０μｍ以上離間して設けられてよい。ただし、図面においては見やすさを考慮して、ＬＯＣＯＳ領域５２の活性部１０側の端部と最も周辺部８０に近いトレンチ部３０との距離は、実際の寸法よりも近づけて描かれていることに注意されたい。
図３Ｉは、第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６を設ける段階を示す図である。図３Ｉは、図３Ｈの後工程である。当該工程では、既知のイオン注入法等を用いて、第１エピタキシャル層１４および第２エピタキシャル層２０に複数の第２導電型ウェル４６および第１導電型ソース領域４８を形成する。
次に、トレンチ絶縁膜４２およびトレンチ電極４４を順次形成する。トレンチ絶縁膜４２は酸化シリコン膜であってよく、トレンチ電極４４は不純物をドープしたポリシリコンであってよい。さらに、層間絶縁膜５０をトレンチ構造の表面側に設ける。その後、活性部１０にソース電極５４を形成し、ＬＯＣＯＳ領域５２の表面側にＦＰ電極５３を形成し、半導体基板１２の裏面側にドレイン電極５６を形成する。層間絶縁膜５０は、トレンチ電極４４とソース電極５４とが電気的に接続することを防ぐ。
図４は、第２実施形態の半導体装置２００の断面を示す概略図である。半導体装置２００において、第２エピタキシャル層２０は、低濃度不純物領域３８と高濃度不純物領域３９とを有する。係る点で、第１実施形態の半導体装置１００と異なる。他の点は、第１実施形態の半導体装置１００と同じである。低濃度不純物領域３８は、第２エピタキシャル層２０のうち端部１５の領域８２に位置する領域である。高濃度不純物領域３９は、低濃度不純物領域３８よりもトレンチ部３０に近い領域に形成され、低濃度不純物領域３８よりも不純物濃度が高い領域である。
本例では、第１導電型の第２エピタキシャル層２０に第２導電型の不純物をカウンタードープすることにより、低濃度不純物領域３８の不純物濃度を高濃度不純物領域３９よりも低くする。例えば、低濃度不純物領域３８には、８．０Ｅ１３〜１．２Ｅ１６ｃｍ−３の第２導電型の不純物が追加的にドープされている。なお、他の例においては、第１導電型の第２エピタキシャル層２０の形成後に、低濃度不純物領域３８には第１不純物をドープせずに、高濃度不純物領域３９には第１不純物を追加的にドープすることにより、不純物濃度に差を設けてもよい。例えば、高濃度不純物領域３９には、８．０Ｅ１３〜１．２Ｅ１６ｃｍ−３の第１導電型の不純物を追加的にドープしてもよい。追加ドープする場合は、第１エピタキシャル層１４の不純物濃度は２０％程度低減して形成することが望ましい。
しかしながら、追加的にドープを行う際には第１エピタキシャル層１４の不純物濃度を低くする必要があるため、オン抵抗が増加する。そこで、図５に示すように第１エピタキシャル層１７の上面に第１エピタキシャル層１７より不純物濃度が低い低濃度エピタキシャル層１８を形成することで特性の改善が可能となる。
図５は、第２実施形態の変形例を示す概略図である。第１エピタキシャル層１７は、第１エピタキシャル層１４と同じ濃度であり、低濃度エピタキシャル層１８は、第１エピタキシャル層１７より２０％不純物濃度を低減する。なお、低濃度エピタキシャル層１８の不純物濃度は、第２エピタキシャル層２０と同じ不純物濃度でもよい。低濃度エピタキシャル層１８の厚さは、トレンチ底部３３が低濃度エピタキシャル層１８内に形成される厚さとする。この場合、後述する領域８２へのカウンタードープは行わなくてよい。
これにより、ＦＰ電極５３近傍の第１エピタキシャル層１４および第２エピタキシャル層２０が、第１実施形態と比較してより空乏化されやすくなる。したがって、第１実施形態と比較して、空乏層が活性部１０から周辺部８０に伸びやすくなる。
図６は、端部１５を含む領域８２にカウンタードープをする段階を示す図である。当該段階は、第１実施形態の窒化シリコン膜３７を部分的に除去する段階（図３Ｇ）とＬＯＣＯＳ領域５２を形成する段階（図３Ｈ）との間に位置してよい。本例では、第２導電型の不純物を第１エピタキシャル層１４のおもて面１６の側から全面的にドープする。端部１５を含む領域８２以外の領域は、窒化シリコン膜３７により不純物はブロックされて酸化シリコン膜３６に侵入しない。これにより、端部１５を含む領域８２のみに第２導電型の不純物をドープすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・活性部、１２・・半導体基板、１４・・第１エピタキシャル層、１５・・端部、１６・・おもて面、１７・・第１エピタキシャル層、１８・・低濃度エピタキシャル層、２０・・第２エピタキシャル層、２５・・トレンチ部、２７・・幅、３０・・トレンチ部、３１・・内壁、３２・・幅、３３・・底部、３４・・厚み、３５・・幅、３６・・酸化シリコン膜、３７・・窒化シリコン膜、３８・・低濃度不純物領域、３９・・高濃度不純物領域、４２・・トレンチ絶縁膜、４４・・トレンチ電極、４６・・第２導電型ウェル、４８・・第１導電型ソース領域、５０・・層間絶縁膜、５２・・ＬＯＣＯＳ領域、５３・・ＦＰ電極、５４・・ソース電極、５６・・ドレイン電極、６０・・酸化シリコン膜、６２・・フォトレジスト層、８０・・周辺部、８２・・領域、１００・・半導体装置、２００・・半導体装置

Claims (10)

  1. 第１導電型の不純物を有する第１半導体層と、
    前記第１半導体層のおもて面側に設けられたトレンチ部と、
    前記トレンチ部の内壁に設けられ、前記第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層と
    を備える半導体装置。
  2. 前記第１半導体層の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であり、
    前記第２半導体層の不純物濃度は、３．２Ｅ１４ｃｍ−３以上４．５Ｅ１６ｃｍ−３以下である
    請求項１に記載の半導体装置。
  3. 前記第２半導体層の厚みは、前記トレンチ部の幅の２７．３％以上３６．４％以下である
    請求項１または２に記載の半導体装置。
  4. 前記第２半導体層は、前記第１半導体層のおもて面の端部まで設けられている、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記端部の領域における前記第２半導体層に設けられた酸化物領域をさらに備える、
    請求項４に記載の半導体装置。
  6. 前記第２半導体層は、
    低濃度不純物領域と、
    前記低濃度不純物領域よりも前記トレンチ部に近い領域に形成され、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域と
    を有する、請求項５に記載の半導体装置。
  7. 前記トレンチ部の内部において前記第２半導体層に接して設けられたトレンチ絶縁膜と、
    前記トレンチ部の内部において前記トレンチ絶縁膜に接して設けられたトレンチ電極と
    をさらに備える、
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 第１導電型の不純物を有する第１半導体層を形成する段階と、
    前記第１半導体層のおもて面側にトレンチ部を形成する段階と、
    前記トレンチ部の内壁に、前記第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層を形成する段階と
    を備える半導体装置の製造方法。
  9. 前記第２半導体層を形成する段階の後に、前記第２半導体層の端部の領域に酸化物領域を形成する段階
    をさらに備える、請求項８に記載の半導体装置の製造方法。
  10. 前記第２半導体層を形成する段階の後であって、前記酸化物領域を形成する段階の前に、前記第２半導体層のおもて面側に第１絶縁膜を形成する段階と、
    前記第１絶縁膜を形成する段階の後に、前記第１絶縁膜のおもて面側に前記第１絶縁膜に対してエッチング選択性を有する第２絶縁膜を形成する段階と
    をさらに備え、
    前記酸化物領域を形成する段階において、前記第２絶縁膜を形成する段階の後に、前記端部の領域における前記第２絶縁膜を部分的に除去して、前記第２絶縁膜が部分的に除去された領域に前記酸化物領域を形成する
    請求項９に記載の半導体装置の製造方法。
JP2015098744A 2015-05-14 2015-05-14 半導体装置および半導体装置の製造方法 Active JP6613610B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015098744A JP6613610B2 (ja) 2015-05-14 2015-05-14 半導体装置および半導体装置の製造方法
US15/088,132 US10593787B2 (en) 2015-05-14 2016-04-01 Semiconductor device and method of manufacturing semiconductor device
TW105110579A TWI697073B (zh) 2015-05-14 2016-04-01 半導體裝置及半導體裝置之製造方法
CN201610206256.7A CN106158925B (zh) 2015-05-14 2016-04-05 半导体装置及半导体装置的制造方法
US16/808,421 US10943997B2 (en) 2015-05-14 2020-03-04 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015098744A JP6613610B2 (ja) 2015-05-14 2015-05-14 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016219446A true JP2016219446A (ja) 2016-12-22
JP6613610B2 JP6613610B2 (ja) 2019-12-04

Family

ID=57277798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015098744A Active JP6613610B2 (ja) 2015-05-14 2015-05-14 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (2) US10593787B2 (ja)
JP (1) JP6613610B2 (ja)
CN (1) CN106158925B (ja)
TW (1) TWI697073B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
CN111129134B (zh) * 2018-10-31 2021-07-30 比亚迪半导体股份有限公司 Igbt芯片及其制造方法
CN111326584B (zh) * 2018-12-14 2022-08-09 比亚迪股份有限公司 碳化硅mosfet及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPH09260653A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JP2007087985A (ja) * 2005-09-20 2007-04-05 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2010103314A (ja) * 2008-10-23 2010-05-06 Rohm Co Ltd 半導体装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5969943A (ja) 1982-10-14 1984-04-20 Sanken Electric Co Ltd 半導体装置の製造方法
JPH01246844A (ja) 1988-03-29 1989-10-02 Seiko Epson Corp 半導体装置の製造方法
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
JP3000739B2 (ja) 1991-08-22 2000-01-17 日本電気株式会社 縦型ｍｏｓ電界効果トランジスタおよびその製造方法
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
DE19636302C2 (de) * 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
JP2000058823A (ja) 1998-08-13 2000-02-25 Toshiba Corp 半導体装置およびその製造方法
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6657255B2 (en) * 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
DE10243743B4 (de) * 2002-09-20 2010-04-08 Infineon Technologies Ag Quasivertikales Halbleiterbauelement
JP2005005580A (ja) * 2003-06-13 2005-01-06 Renesas Technology Corp 半導体装置
JP4265316B2 (ja) 2003-07-08 2009-05-20 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2007531988A (ja) * 2004-03-01 2007-11-08 インターナショナル レクティファイアー コーポレイション トレンチデバイスのための自動整合された接点構造体
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2006202931A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9368614B2 (en) * 2008-08-20 2016-06-14 Alpha And Omega Semiconductor Incorporated Flexibly scalable charge balanced vertical semiconductor power devices with a super-junction structure
US20070221953A1 (en) * 2006-03-24 2007-09-27 Kozo Sakamoto Semiconductor device
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
JP5217118B2 (ja) 2006-06-09 2013-06-19 株式会社デンソー 炭化珪素半導体装置の製造方法
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
US7598517B2 (en) * 2006-08-25 2009-10-06 Freescale Semiconductor, Inc. Superjunction trench device and method
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP2009302436A (ja) * 2008-06-17 2009-12-24 Denso Corp 炭化珪素半導体装置の製造方法
US8299527B2 (en) * 2010-05-06 2012-10-30 International Rectifier Corporation Vertical LDMOS device and method for fabricating same
US8772868B2 (en) * 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) * 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US8614482B2 (en) * 2011-12-30 2013-12-24 Force Mos Technology Co., Ltd. Semiconductor power device having improved termination structure for mask saving
US9142668B2 (en) * 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPH09260653A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JP2007087985A (ja) * 2005-09-20 2007-04-05 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2010103314A (ja) * 2008-10-23 2010-05-06 Rohm Co Ltd 半導体装置

Also Published As

Publication number Publication date
US10593787B2 (en) 2020-03-17
JP6613610B2 (ja) 2019-12-04
US10943997B2 (en) 2021-03-09
TWI697073B (zh) 2020-06-21
US20160336434A1 (en) 2016-11-17
CN106158925B (zh) 2021-05-28
TW201640613A (zh) 2016-11-16
US20200203515A1 (en) 2020-06-25
CN106158925A (zh) 2016-11-23

Similar Documents

Publication Publication Date Title
US20180331209A1 (en) Silicon carbide semiconductor device
JP6588685B2 (ja) 炭化ケイ素ｍｏｓｆｅｔセルの形成方法
US20150123199A1 (en) Lateral diffused semiconductor device
US10943997B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5628462B1 (ja) 半導体装置およびその製造方法
TWI539577B (zh) 用於溝槽式裝置的整合式閘極佈設區及場植入部終止技術
JP6028807B2 (ja) 半導体装置及びその製造方法
JP6159471B2 (ja) 炭化珪素半導体装置及びその製造方法
JP2015056640A (ja) 半導体装置の製造方法
JP2015056639A (ja) 半導体装置
CN114664741A (zh) 集成电路及其制造方法
JP4645705B2 (ja) 半導体装置及び半導体装置の製造方法
CN108091683B (zh) 半导体功率器件的超结结构及其制作方法
TW201403676A (zh) 一種高壓半導體裝置及其製作方法
TWI608546B (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
JP2012195541A (ja) 半導体基板および半導体装置の製造方法
CN105374854B (zh) 半导体装置以及半导体装置的制造方法
JP2010182762A (ja) 半導体素子及びこの製造方法
JP2007227721A (ja) 半導体装置およびその製造方法
CN109979801B (zh) 一种半导体器件的制造方法和半导体器件
TW201635539A (zh) 半導體裝置
JP2011124325A (ja) 半導体装置、及びその製造方法
JP2010206096A (ja) 半導体装置及びその製造方法
JP2014179528A (ja) 半導体素子の製造方法
US11640991B2 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191021

R150 Certificate of patent or registration of utility model

Ref document number: 6613610

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250