JP2016115803A - 半導体片の製造方法 - Google Patents

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Abstract

【課題】カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法を提供する。【解決手段】半導体片の製造方法は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さのアライメント用溝（凹部）とを形成する工程と、前記基板の裏面から、アライメント用溝には達するが表面側の溝には達しないように基板をの厚みを薄くする工程と、基板の裏面に露出したアライメント用溝を位置決め用の印として、基板の裏面から切削部材の位置決めを行う工程と、位置決めされた切削部材で基板の裏面側から表面側の溝に向けて切削する工程とを備える。【選択図】図１

Description

本発明は、半導体片の製造方法、切削部材の位置決め方法、回路基板および電子装置に関する。
サファイア基板の表面側から第１の溝を第１のブレードで形成し、その後、裏面側から第１の溝よりも広く深い第２の溝を第２のブレードで形成することで、一枚の基板から取得できるチップ数を減らすことなく歩留まりを向上させることが可能なダイシング方法が提案されている（特許文献１）。また、ウエハ表面からウエハの途中までレーザーで溝を形成し、その後、ウエハ裏面からレーザーによる溝に達する位置までブレードで切削加工することで、ウエハに形成可能な半導体素子の数量を増加させる方法が提案されている（特許文献２）。
特開２００３−１２４１５１号公報 特開２００９−８８２５２号公報
基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けて切削部材で裏面側の溝を切削する工程とを備える半導体片の製造方法が知られている。この製造方法において、基板の裏面側から切削部材の位置決めをする方法として、基板の表面側に表面パターン検知用のカメラを配置し、このカメラで表面パターンを認識しながら所望の位置に切削部材を位置決めをする方法が考えられる。また、基板の裏面側に赤外線カメラを配置し、赤外線を利用して裏面側から表面側のパターンを透過して認識することで位置決めする方法が考えられる。
しかしながら、一般的なダイシング装置等の切削装置においては、切削する面側にはパターン検知用の検知手段（カメラ等）が搭載されているものの、切削する面とは反対の面側のパターンを検知できる検知手段は搭載されていない。よって、このような条件において上記の製造方法を使用しようとすると、裏面側から、表面側の溝に対応した位置に切削部材を位置決めすることができなかった。
そこで本発明では、上記の製造方法における切削部材の位置決め時において、カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法、切削部材の位置決め方法、回路基板および電子装置を提供することを目的とする。
請求項１は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程と、を備える半導体片の製造方法。
請求項２は、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成される、請求項１に記載の半導体片の製造方法。
請求項３は、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程において形成される、請求項２に記載の半導体片の製造方法。
請求項４は、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、請求項２または３に記載の半導体片の製造方法。
請求項５は、前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項１ないし４いずれか１つに記載の半導体片の製造方法。
請求項６は、前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項１ないし５いずれか１つに記載の半導体片の製造方法。
請求項７は、前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項１ないし６いずれか１つに記載の半導体片の製造方法。
請求項８は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程と、を備える半導体片の製造方法。
請求項９は、基板の切断領域に沿う表面側の溝と、当該表面側の溝よりも深い深さの凹部とを表面側に有する基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記表面側の溝に沿った裏面側の溝を切削する切削部材の位置決めを行う工程と、を備える切削部材の位置決め方法。
請求項１０は、請求項１ないし８いずれか１つに記載の製造方法によって製造された少なくとも１つの半導体片を実装する回路基板。
請求項１１は、請求項１０に記載の回路基板を実行する電子装置。
請求項１、９によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けて切削部材で裏面側の溝を切削する工程とを備える半導体片の製造方法における切削部材の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から切削する切削部材の位置決めができる。
請求項２によれば、表面側の溝と凹部とを別工程で形成するよりも製造工程が短縮できる。
請求項３によれば、表面側の溝と凹部とで深さを異ならせることができる。
請求項４によれば、同一工程で表面側の溝と凹部とを形成した場合であっても、深さを異ならせることができる。
請求項５によれば、表面側の溝及び凹部を等方性エッチングのみで形成する場合と比較し、表面側の溝を狭く形成できるとともに、基板の厚みを薄くする工程において厚みがばらついた場合であっても位置決め用の印として使用される凹部の大きさが変動しにくい。
請求項６によれば、表面側の溝の幅よりも裏面側の溝の幅が等しいか小さい場合と比較して、表面側の溝に裏面側の溝を容易に位置決めさせることができる。
請求項７によれば、切削部材の２次元的な位置決めを行うことができる。
請求項８によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けてレーザー照射する工程とを備える半導体片の製造方法におけるレーザー照射の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から照射するレーザーの照射部の位置決めができる。
本発明の実施例に係る半導体片の製造工程の一例を示すフローである。 本発明の実施例に係る半導体片の製造工程における半導体基板の模式的な断面図である。 本発明の実施例に係る半導体片の製造工程における半導体基板の模式的な断面図である。 本発明の実施例に係る半導体片の製造工程における半導体基板の模式的な断面図である。 回路形成完了時の半導体基板（ウエハ）の概略的な平面図である。 ダイシングブレードによるハーフダイシングを説明する断面図であり、図６（Ａ）は、ダイシングブレードによる裏面側の溝が微細溝に到達する深さの例、図６（Ｂ）は、ダイシングブレードによる裏面側の溝が微細溝の手前まで形成された例である。 本発明の実施例に係るアライメント用溝の平面形状の一例を示す図である。 本発明の実施例に係る微細溝とアライメント用溝の製造方法の一例を示すフローである。 図８の製造工程に対応する半導体基板の概略断面図である。 図８の製造工程に対応する半導体基板の概略断面図である。 開口幅とエッチング深さとの関係を示すグラフである。
本発明の半導体片の製造方法は、例えば、複数の半導体素子が形成された半導体ウエハなどの基板状の部材を分割（個片化）して、個々の半導体片（半導体チップ）を製造する方法に適用される。基板上に形成される半導体素子は、特に制限されるものではなく、発光素子、受光素子、能動素子、受動素子等を含むことができる。本発明の製造方法は、例えば、発光素子を含む半導体片を基板から取り出す方法に適用され、発光素子は、例えば、面発光型半導体レーザー、発光ダイオード、発光サイリスタであることができる。また、本発明の製造方法は、例えば、受光素子を含む半導体片を基板から取り出す方法に適用され、受光素子は、例えば、コンタクトイメージセンサ、ラインセンサであることができる。１つの半導体片は、単一の発光素子を含むものであってもよいし、複数の発光素子をアレイ状に配置されたものであってもよく、さらに１つの半導体片は、そのような１つまたは複数の発光素子を駆動する駆動回路を包含することもできる。また、基板は、例えば、シリコン、ＳｉＣ、化合物半導体、サファイア等で構成される基板であることができるが、これらに限定されず、少なくとも半導体を含む基板（以下、総称して半導体基板という）であれば他の材料の基板であってもよい。例えば、コンタクトイメージセンサのような受光素子は、シリコン基板に形成され、例えば、面発光型半導体レーザーや発光ダイオード等の発光素子は、ＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体基板に形成される。
以下の説明では、複数の受光素子が半導体基板上に形成され、当該半導体基板から個々の半導体片（半導体チップ）を取り出す方法について図面を参照して説明する。なお、図面のスケールや形状は、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールや形状と同一ではないことに留意すべきである。
図１は、本発明の実施例に係る半導体片の製造工程の一例を示すフローである。同図に示すように、本実施例の半導体片の製造方法は、受光素子を形成する工程（Ｓ１００）、レジストパターンを形成する工程（Ｓ１０２）、半導体基板の表面に微細溝とアライメント用溝を形成する工程（Ｓ１０４）、レジストパターンを剥離する工程（Ｓ１０６）、半導体基板の表面にダイシング用テープを貼付ける工程（Ｓ１０８）、機械加工等により基板裏面を研削しアライメント用溝を露出させる工程（Ｓ１１０）、露出されたアライメント用溝を印に用いてダイシングブレードを位置決めする工程（Ｓ１１２）、半導体基板の裏面からダイシングブレードによるダイシングをする工程（Ｓ１１４）、機械加工等により基板裏面を研削し半導体基板を薄化する工程（Ｓ１１６）、ダイシング用テープに紫外線（ＵＶ）を照射し、半導体基板の裏面にエキスパンド用テープを貼付ける工程（Ｓ１１８）、ダイシング用テープを剥離し、エキスパンド用テープに紫外線を照射する工程（Ｓ１２０）、半導体片（半導体チップ）をピッキングし、回路基板等にダイマウントする工程（Ｓ１２２）を含む。図２（Ａ）ないし（Ｃ）、図３（Ｄ）ないし（Ｇ）、および図４（Ｈ）ないし（Ｌ）に示す半導体基板の断面図は、ステップＳ１００ないしＳ１２２の各工程に対応している。
受光素子を形成する工程（Ｓ１００）では、図２（Ａ）に示すように、半導体基板Ｗの表面の素子形成領域に、複数の受光素子１００が形成される。ここでは、一例として、半導体基板Ｗはシリコン基板から構成される。受光素子１００は、例えば、フォトダイオード、フォトトランジスタ等を含み、受光素子１００は、例えば、密着型のイメージセンサなどを構成する。なお、図面には、受光素子１００として１つの領域が示されているが、１つの受光素子１００は、個片化された１つの半導体片に含まれる素子を例示しており、１つの受光素子１００の領域には、１つの受光素子のみならず、複数の受光素子やその他の回路素子が含まれ得ることに留意すべきである。また、基板Ｗのアライメント領域には、後述するように基板をダイシングする際にアライメントマークとして利用されるアライメント用溝が形成される。
図５は、受光素子の形成工程が完了したときの半導体基板Ｗの一例を示す平面図である。図面には、便宜上、中央部分の受光素子１００のみが例示されている。半導体基板Ｗの表面には、複数の受光素子１００が行列方向にアレイ状に形成されている。１つの受光素子１００の平面的な領域は、概ね矩形状であり、各受光素子１００は、一定間隔Ｓを有するスクライブライン等で規定される切断領域１２０によって格子状に離間されている。また、受光素子が形成された素子形成領域の外側は、アライメント領域として利用することができる。円形の一点鎖線Ｑは、便宜上、素子形成領域とアライメント領域との境界を表している。
受光素子の形成が完了すると、次に、半導体基板Ｗの表面にレジストパターンが形成される（Ｓ１０２）。図２（Ｂ）に示すように、レジストパターン１３０は、半導体基板Ｗの表面のスクライブライン等で規定される切断領域１２０が露出されるように加工される。レジストパターン１３０の加工は、フォトリソ工程によって行われる。
次に、半導体基板Ｗの表面に微細な溝とアライメント用溝が形成される（Ｓ１０４）。図２（Ｃ）に示すように、レジストパターン１３０をマスクに用い、半導体基板Ｗの素子形成領域には、一定の深さの微細な溝（以下、便宜上、微細溝または表面側の溝という）１４０が形成され、アライメント領域には、微細溝よりも深さの深いアライメント用溝ＡＭが形成される。微細溝１４０は、切断領域１２０に沿うように格子状に形成される。アライメント用溝ＡＭは、微細溝１４０よりも深さの深い凹部であり、基板上の任意の基準点に対して予め決められた位置に形成される。
微細溝１４０の表面側の幅Ｓａは、レジストパターン１３０に形成された開口幅とほぼ等しく、微細溝１４０の幅Ｓａは、例えば、数μｍから十数μｍである。また、その深さＤａは、例えば、約１０μｍから１００μｍ程度であり、少なくとも受光素子等の機能素子が形成される深さよりも深く形成される。一方、アライメント用溝ＡＭの表面側の幅Ｓｂは、レジストパターン１３０に形成された開口幅とほぼ等しく、幅Ｓｂは、例えば、微細溝１４０の幅Ｓａよりも大きく、十数μｍである。また、アライメント用溝ＡＭの基板表面からの深さＤｂは、微細溝１４０の基板表面からの深さＤａよりも深くなるように形成される。アライメント用溝ＡＭは、図５に示すように、例えば、素子形成領域の外側の外縁領域、すなわちアライメント領域に複数形成することができる。一例では、基板Ｗの中心を基準点として、基準点を通るＸ方向およびＹ方向に、それぞれ２つのアライメント用溝ＡＭ−１、ＡＭ−２、ＡＭ−３、ＡＭ−４が形成される。微細溝１４０およびアライメント用溝ＡＭの製造方法の詳細については後述する。
微細溝１４０を一般的なダイシングブレードによって形成した場合には、切断領域１２０の間隔Ｓが、ダイシングブレード自体の溝幅及びチッピング量を考慮したマージン幅の合計として４０ないし６０μｍ程度と大きくなる。一方、微細溝１４０を半導体プロセスで形成した場合には、溝幅自体が狭いだけでなく切断のためのマージン幅もダイシングブレードを使用した場合のマージン幅より狭くすることが可能となり、言い換えれば、切断領域１２０の間隔Ｓを小さくすることができ、このため、受光素子をウエハ上に高密度に配置して半導体片の取得数を増加させることができる。なお、本実施例における「表面側」とは受光素子等の機能素子が形成される面側をいい、「裏面側」とは「表面側」とは反対の面側をいう。
次に、レジストパターンを剥離する（Ｓ１０６）。図３（Ｄ）に示すように、レジストパターン１３０を半導体基板の表面から剥離すると、表面には切断領域１２０に沿って形成された微細溝１４０が露出され、アライメント領域にはアライメント用溝ＡＭが露出される。
次に、紫外線硬化型のダイシング用テープを貼り付ける（Ｓ１０８）。図３（Ｅ）に示すように、受光素子側の基板表面に粘着層を有するダイシング用テープ１５０が貼り付けられる。
次に、基板裏面を研削し、基板裏面側にアライメント用溝ＡＭを露出させる（Ｓ１１０）。図３（Ｆ）に示すように、アライメント用溝ＡＭに到達するが微細溝１４０には到達しない、基板の厚さＤｃとなる研削位置Ｃまで基板を薄化する。つまり、Ｄａ＜Ｄｃ＜Ｄｂの関係である。基板の薄化は、例えば、バックグラインド（機械加工）により行われ、回転する砥石１６０を水平ないし垂直方向に移動することで基板を一定の厚さにすることができる。この基板の薄化は、ＣＭＰ（Chemical Mechanical Polishing）により行うものであってもよい。基板Ｗが研削位置Ｃまで薄化されると、図３（Ｇ）に示すように、基板裏面側にアライメント用溝ＡＭが露出される。
次に、露出されたアライメント用溝をアライメントマーク（印）として切削部材を微細溝１４０に位置決めする（Ｓ１１２）。この例では、切削部材としてダイシングブレードが用いられる。基板裏面側に配置されるダイシングブレードまたはダイシングブレード装置は、基板裏面側に露出されたアライメント用溝ＡＭをアライメントマークに用いて位置決めされる。位置決めでは、基板裏面に露出されたアライメント用溝を検知する検知手段が用いられ、当該検知手段の検知結果を利用し、ダイシングブレードを、対応する微細溝に対して位置決めする。検知手段は、例えば、基板裏面側を撮像する撮像カメラであり、撮像カメラで撮像された基板裏面の画像からアライメント用溝ＡＭのパターンおよびその位置を認識し、その認識結果からダイシングブレードを対応する微細溝に位置決めする。例えば、アライメント用溝ＡＭが、図５に示すように基板ＷのＸ方向およびＹ方向にそれぞれ２つずつ形成されている場合には、撮像された画像から４つのアライメント用溝ＡＭ−１〜ＡＭ−４が認識され、次いで、アライメント用溝ＡＭ−１、ＡＭ−２を用いてＸ方向の位置決めが行われ、アライメント用溝ＡＭ−３、ＡＭ−４を用いてＹ方向の位置決めが行われる。こうして、ダイシングブレードが、切削する微細溝に対して位置決めされる。ダイシングブレードの２次元方向の位置決めが終了したら、次に、ダイシングブレードのＺ方向の位置決めが行われる。Ｚ方向は、基板Ｗの厚さ方向であり、Ｚ方向の位置決めは、裏面側に形成される溝１７０の深さを決定する。
位置決めが終了すると、次に、基板裏面側からダイシングブレードにより微細溝１４０に沿ってハーフダイシングが行われる（Ｓ１１２）。位置決めされたダイシングブレードは、回転しながらＸ方向またはＹ方向に水平移動され、これにより、図４（Ｈ）に示すように、微細溝１４０に向かう裏面側の溝１７０が形成される。
図６は、ダイシングブレードにより形成される裏面側の溝を説明する概略断面図である。ダイシングブレード３００は、微細溝１４０に沿って、回転しながら半導体基板Ｗを裏面から切削して、半導体基板Ｗ内に溝１７０を形成する。ダイシングブレード３００は、例えば、円盤状の切削部材であり、ここには、先端部が一定の厚みをもつ例が示されているが、先端部が先細りするようなダイシングブレードであってもよい。ダイシングブレード３００は、基板裏面に露出されたアライメント用溝ＡＭを印として、半導体基板Ｗの外側で、基板裏面と平行な面内での位置合わせがされ、更に、半導体基板Ｗの裏面と垂直な方向に所定量だけ移動することで基板の厚み方向の位置合わせがなされる。位置合わせがなされた後、ダイシングブレード３００を回転させた状態で、ダイシングブレード３００または半導体基板Ｗの少なくとも一方を、半導体基板Ｗの裏面と平行なＸ方向またはＹ方向に移動させることで、半導体基板Ｗに溝１７０を形成する。
ダイシングブレード３００により形成された溝１７０（カーフ幅Ｓｃ）は、ダイシングブレード３００の厚みとほぼ等しい幅を有する。また、ダイシングブレード３００によって形成される裏面側の溝１７０は、図６（Ａ）に示すように、微細溝１４０に到達する深さを有するものであってもよいし、図６（Ｂ）に示すように、微細溝１４０に到達しないような深さであってもよい。つまり、後者の場合、微細溝１４０と裏面側の溝１７０との間に残存する部分３１０の距離が一定以下であれば、溝１７０と微細溝１４０との間が容易に割断される。ここで、微細溝１４０は、ダイシングブレードによる裏面側に溝１７０の幅Ｓｃよりも狭い幅Ｓａで形成されているが、これは、微細溝１４０を裏面側の溝１７０よりも狭い幅で形成すれば、ダイシングブレードのみで半導体基板を切断する場合と比較し、一枚のウエハから取得できる半導体片の数が増やせるためである。なお、図２（Ｃ）に示す数μｍから十数μｍ程度の微細溝１４０を半導体基板の表面から裏面に至るまで形成できれば、そもそもダイシングブレードを用いて裏面側の溝を形成する必要なないが、そのような深さの微細溝を形成することは容易でない。このため、ダイシングブレードによる裏面からのハーフダイシングを組み合わせている。
ダイシングブレード３００によるハーフダイシングが行われたとき、切断された半導体片はダイシング用テープ１５０によって保持されている。ダイシング用テープ１５０は、テープ基材と、その上に積層された粘着層とを含み、粘着層は、紫外線硬化型樹脂から構成され、紫外線が照射される前までは、一定の粘度または粘性を有し、紫外線が照射されると硬化してその粘着性が失われる性質を有する。このため、粘着層は、微細溝１４０およびアライメント用溝ＡＭを含む基板表面に接着し、ダイシング後に半導体片が離脱しないようにこれらを保持する。
次に、基板裏面を研削し、基板の厚さをさらに薄化する（Ｓ１１６）。この基板の薄化は、先のステップＳ１１０のときと同様にバックグラインド（機械加工）により実施される。図４（Ｉ）に示すように、基板裏面からバックグラインドすることで基板をさらに薄化し、基板を所望の厚さにする。但し、この薄化工程は、必須ではなく、例えば、先のステップＳ１１０において基板が所望の厚さに達していれば省略することができる。
次に、ダイシング用テープへ紫外線（ＵＶ）を照射し、また基板裏面に紫外線硬化型のエキスパンド用テープを貼り付ける（Ｓ１１８）。図４（Ｊ）に示すようにダイシング用テープ１５０に紫外線１８０が照射され、その粘着層が硬化される。その後、半導体基板Ｗの裏面にエキスパンド用テープ１９０が貼り付けられる。
次に、ダイシング用テープを剥離し、エキスパンド用テープに紫外線を照射する（Ｓ１２０）。図４（Ｋ）に示すように、ダイシング用テープ１５０が半導体基板の表面から剥離される。また、基板裏面のエキスパンド用テープ１９０に紫外線２００が照射され、その粘着層が硬化される。エキスパンド用テープ１９０は、基材に伸縮性を有し、ダイシング後に個片化した半導体片のピックアップが容易になるようにテープを伸ばし、受光素子の間隔を拡張する。
次に、個片化された半導体片のピッキングおよびダイマウントを行う（Ｓ１２２）。図４（Ｌ）に示すように、エキスパンド用テープ１９０からピッキングされた半導体片２１０が、接着剤やはんだ等の導電性ペーストなどの固定部材２２０を介して回路基板２３０上に実装される。当該回路基板２３０は、電子装置、例えば、画像形成装置などに実装される。
次に、ステップＳ１０４（図２（Ｃ））で説明した、微細溝とアライメント用溝の製造方法について説明する。アライメント用溝ＡＭは、上記したように、半導体基板を裏面から切削部材による切削を行うときのアライメントマークとして利用される。このため、アライメント用溝ＡＭの平面形状は、アライメントマークとして利用できるものであれば、その平面形状は特に限定されない。図７は、アライメント用溝の平面形状の一例であり、図７（Ａ）は十字形状、図７（Ｂ）はＴ字形状、図７（Ｃ）はＬ字形状を有する。これらの共通点として、各アライメント用溝は、Ｘ方向およびＹ方向に延びる部分Ｅ１、Ｅ２を有し、２つの延びる部分Ｅ１、Ｅ２の幅Ｓｂが互いに等しい。
本実施例では、一例として、微細溝１４０とアライメント用溝ＡＭとが同一工程により同時に形成される。図２（Ｃ）に示すように、レジストパターン１３０には、微細溝１４０をエッチングするための開口が形成され、この開口幅は、微細溝１４０の表面側の幅Ｓａにほぼ等しい。さらにレジストパターン１３０には、アライメント用溝ＡＭをエッチングするための開口が形成され、この開口幅は、アライメント用溝ＡＭのＸ方向またはＹ方向に延びる部分Ｅ１（Ｅ２）の幅Ｓｂにほぼ等しい。同一工程により同時に形成される微細溝１４０とアライメント用溝ＡＭのエッチング深さを異ならせるため（Ｄａ＜Ｄｂ）、本例では、レジストパターンの開口幅に依存するエッチング速度の差を利用する。つまり、微細溝１４０の幅Ｓａを形成するレジストパターン１３０の開口幅よりもアライメント用溝ＡＭを形成するための開口幅が大きいとき、アライメント用溝ＡＭのエッチング速度が微細溝１４０のエッチング速度よりも速くなり、その結果、微細溝１４０のエッチング深さＤａよりもアライメント用溝ＡＭのエッチング深さＤｂが深くなる。エッチング深さの差（Ｄｂ−Ｄａ）は、裏面研削するときの研削位置Ｃを設定できる大きさであればよい。
図８は、微細溝とアライメント用溝を同一工程で同時に形成するときの製造方法の一例である。本製造方法は、リアクティブイオンエッチング（ＲＩＥ）装置において、エッチング工程と保護膜堆積工程とを複数回繰り返すことで、異方性ドライエッチングにより、深さの深い溝、すなわちアスペクト比の大きな溝を形成することを可能にする。エッチング工程と保護膜堆積工程の切り換えは、ＲＩＥ装置に供給される反応ガスを切り替えることによって行われる。
図８の各工程で形成される溝の概略断面図を図９に示し、これを参照しつつ製造方法を説明する。但し、図９に示す溝の形状等は、理解を容易にするために模式的に示されている。シリコン基板Ｗへの受光素子が形成された後、シリコン基板表面にフォトレジストが塗布され、その後、フォトリソ工程により基板表面にレジストパターンが形成される（Ｓ２００）。図９（Ａ）に示すように、シリコン基板Ｗの表面にレジストパターン４００が形成される。フォトレジストは、例えば、粘性１００ｃｐｉのｉ線レジストであり、約８μｍの厚さに塗布される。例えばｉ線ステッパー、ＴＭＡＨ２．３８％の現像液を用いて、フォトレジストに、微細溝１４０を形成するための開口４１０と、アライメント用溝ＡＭを形成するための開口４２０とが形成される。開口４１０の開口幅は、微細溝１４０の幅Ｓａにほぼ等しく、例えば５μｍである。開口４２０の開口幅は、アライメント用溝ＡＭの幅Ｓｂにほぼ等しく、例えば、数十μｍである。
次に、エッチングにより溝を形成する（Ｓ２１０）。本製造方法は、例えば、リアクティブイオンエッチング（ＲＩＥ）装置として誘導結合プラズマ（ＩＣＰ）を用いる。エッチングするときの条件は、例えば、次の通りである。パワー６００Ｗ、バイアスパワー２３Ｗ、反応ガス：ＳＦ６＝１７０ｓｃｃｍ、エッチング時間７秒である。このエッチングにより、図９（Ｂ）に示すように、開口４１０で露出されたシリコン表面に溝４３０が形成され、開口４２０で露出されたシリコン表面に溝４４０が形成される。エッチングは、反応ガスのプラズマにより生成されたラジカル、イオンにより、基板の水平方向と垂直方向のエッチング速度に一定の選択比を有する。また、開口４１０よりも開口４２０の開口幅が大きいため、開口４２０の方がエッチングされ易くなり、その結果、溝４４０のエッチングの深さが溝４３０のエッチング深さよりも幾分深くなる。
次に、溝内に保護膜を堆積する（Ｓ２２０）。保護膜を堆積するときの条件は、例えば、次の通りである。パワーおよびバイアスパワーは、エッチングのときと同じであるが、反応ガスが、ＳＦ６からＣ４Ｆ８に切り替えられる。例えば、Ｃ４Ｆ８＝１２０ｓｃｃｍが供給され、保護膜の堆積時間は５秒である。この保護膜の堆積により、図９（Ｃ）に示すように、溝４３０および４４０内に保護膜４３０Ａ、４４０Ｂが形成される。
次に、エッチングより溝が形成される（Ｓ２３０）。エッチングするときの条件は、ステップＳ２１０のときと同じである。反応ガスは、Ｓ４Ｆ８からＳＦ６に切り替えられ、反応ガスのプラズマにより生成されたラジカル、イオンのうち、溝の側壁はラジカルのみでアタックされるが保護膜４３０Ａ、４４０Ｂがあるためエッチングされない。一方、溝の底部は、図９（Ｄ）に示すように、バイアスパワーにより垂直入射したイオンにより保護膜４３０Ａ、４４０Ａが除去され、溝の底部４５０、４６０にシリコンが露出される。このため、溝の底部４５０、４６０で露出されたシリコンがエッチングされ、図１０（Ｅ）に示すように、最初に形成された溝４３０の底部４５０から次の溝４７０が形成され、同様に最初に形成された溝４４０の底部４６０から次の溝４８０が形成される。
次に、溝内に保護膜が堆積される（Ｓ２４０）。この工程は、ステップＳ２２０のときと同じである。反応ガスは、ＳＦ６からＳ４Ｆ８に切り替えられる。図１０（Ｆ）に示すように、溝内に保護膜４７０Ａ、４８０Ａが堆積される。このようなエッチングと保護膜との堆積とを所定回数繰り返すことで異方性ドライエッチングが実施され、深さの深い微細溝１４０およびアライメント用溝ＡＭを同時に形成することができる。そして、開口４１０によって形成される溝の深さは、開口４２０によって形成される溝の深さよりも浅いため、アライメント用溝のエッチング深さＤｂが微細溝のエッチング深さＤａよりも深くなる。
図１１は、シリコン基板に、図７（Ｃ）に示すＬ字型形状のアライメント用溝を形成したときの開口幅とエッチング深さとの関係を示すグラフである。例えば、微細溝１４０の幅Ｓａが５μｍ程度であるとき、アライメント用溝の幅Ｓｂを７０μｍとすれば、微細溝１４０のエッチング深さＤａが１００μｍ程度であるとき、アライメント用溝ＡＭのエッチング深さＤｂを約１７０μｍにすることができる。エッチング深さの差（Ｄｂ−Ｄａ）として約７０μｍを得ることで、この範囲内に、図３（Ｆ）に示す研削位置Ｃを設定することができる。
なお、上記したエッチングの条件、および保護膜堆積の条件は一例であり、微細溝１４０およびアライメント用溝ＡＭの形状、サイズ、エッチング深さに応じて、それらの条件を適宜変更することができる。例えば、エッチングの工程と保護膜堆積工程の繰り返す回数を増加することで、よりアスペクト比の大きな微細溝およびアライメント用溝を形成することができる。また、微細溝１４０およびアライメント用溝ＡＭの側壁は、基板表面からほぼ垂直に延びるように形成されてもよいし、あるいは、溝の幅が徐々に狭くなるように順方向に傾斜させるように形成されるようにしてもよく、側壁の傾斜は、エッチングおよび保護膜堆積の条件を適宜変更することにより得られる。
このように本実施例によれば、基板の表面側に微細溝とアライメント用溝とを形成し、基板裏面を薄化してアライメント用溝を基板裏面側に露出させるようにしたので、アライメント用溝を、基板裏面側の切削部材のアライメントマーク（位置決めマーク）として利用することが可能になり、切削部材としてのダイシングブレードを表面側の対応する微細溝に位置決めすることができる。また、本実施例によれば、基板表面側に微細溝の位置を検知するための検知カメラなどを配置させる必要がなくなるため、基板表面側の空間を利用する自由度が向上される。さらに基板裏面側から微細溝の位置を検知するための赤外線カメラなどが不要になる。
上記実施例では、基板裏面側からダイシングブレードにより基板を切断する例を示したが、基板の切断は、ダイシングブレード以外の切削部材を用いてもよい。例えば、切削部材は、レーザー照射により基板を切断するものであってもよく、この場合にも、アライメント用溝を印としてレーザーの照射位置を対応する微細溝に位置決めされる。レーザー照射による切断方法は、レーザー照射により基板を熱で溶断するものであってもよいし、基板内部を改質させることで割断するものであってもよい。
さらに上記実施例では、微細溝とアライメント用溝とを同一工程で製造する例を示したが、微細溝とアライメント用溝とが別々の製造工程で製造されるようにしてもよい。例えば、微細溝のエッチング工程と、アライメント用溝のエッチング工程とが別々に行われる。別工程で製造する場合には、アライメント用溝の幅Ｓｂは、必ずしも微細溝の幅Ｓａよりも大きい必要はなく小さくても良いが、アライメント用溝の深さＤｂは、微細溝の深さＤａよりも深いことが必要である。
さらに上記実施例では、シリコンからなる半導体基板に微細溝とアライメント用溝を形成する例を示したが、例えば、ＧａＡｓ、サファイア、ＳｉＣ等の他の材料からなる半導体基板または絶縁基板であってもよい。また、異方性ドライエッチングするときの開口幅の差によりエッチング速度またはエッチング深さに差を生じさせる材料としてシリコンを例示したが、シリコン以外の材料であってもよい。
さらに上記実施例では、図７に示すようなアライメント用溝の平面形状を例示したが、これは一例であり、アライメント用溝の平面形状は、アライメント用マークとして利用できるものであれば、他の形状、例えば、多角形や円形状であってもよい。さらに上記実施例では、アライメント用溝を基板の外縁のアライメント領域に形成する例を示したが、アライメント用溝は、位置決め用のマークとして利用可能であるならば、必ずしも基板の外縁に形成されなくてもよく、基板の中央部分、あるいは素子形成領域内に形成されるものであってもよい。さらに上記実施例では、アライメント用マークをＸ方向およびＹ方向にそれぞれ２つずつ形成したが、ライメント用マークの数は任意であり、４つ以上であってもよい、４つ未満であってもよい。
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：受光素子
１２０：切断領域（スクライブライン）
１３０：レジストパターン
１４０：表面側の微細溝
１５０：ダイシング用テープ
１６０：砥石
１７０：裏面側の溝
１９０：エキスパンド用テープ
２１０：半導体チップ
２２０：固定部材
２３０：回路基板
３００：ダイシングブレード
ＡＭ：アライメント用溝
Ｓａ：微細溝の幅
Ｓｂ：アライメント用溝の幅
本発明は、半導体片の製造方法および切削部材の位置決め方法に関する。
そこで本発明では、上記の製造方法における切削部材の位置決め時において、カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法および切削部材の位置決め方法を提供することを目的とする。
請求項１は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程と、を備える半導体片の製造方法。
請求項２は、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成される、請求項１に記載の半導体片の製造方法。
請求項３は、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程において形成される、請求項２に記載の半導体片の製造方法。
請求項４は、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、請求項２または３に記載の半導体片の製造方法。
請求項５は、前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項１ないし４いずれか１つに記載の半導体片の製造方法。
請求項６は、前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項１ないし５いずれか１つに記載の半導体片の製造方法。
請求項７は、前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項１ないし６いずれか１つに記載の半導体片の製造方法。
請求項８は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程と、を備える半導体片の製造方法。
請求項９は、基板の切断領域に沿う表面側の溝と、当該表面側の溝よりも深い深さの凹部とを表面側に有する基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記表面側の溝に沿った裏面側の溝を切削する切削部材の位置決めを行う工程と、を備える切削部材の位置決め方法。
本発明は、半導体片の製造方法に関する。
そこで本発明では、上記の製造方法における切削部材の位置決め時において、カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法を提供することを目的とする。
請求項１は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。
請求項２は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項３は、前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項１または２に記載の半導体片の製造方法。
請求項４は、前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項１ないし３いずれか１つに記載の半導体片の製造方法。
請求項５は、前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項１ないし４いずれか１つに記載の半導体片の製造方法。
請求項６は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。
請求項７は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項１によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けて切削部材で裏面側の溝を切削する工程とを備える半導体片の製造方法における切削部材の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から切削する切削部材の位置決めができる。
請求項１、２によれば、表面側の溝と凹部とを別工程で形成するよりも製造工程が短縮できる。
請求項１によれば、表面側の溝と凹部とで深さを異ならせることができる。
請求項２によれば、同一工程で表面側の溝と凹部とを形成した場合であっても、深さを異ならせることができる。
請求項３によれば、表面側の溝及び凹部を等方性エッチングのみで形成する場合と比較し、表面側の溝を狭く形成できるとともに、基板の厚みを薄くする工程において厚みがばらついた場合であっても位置決め用の印として使用される凹部の大きさが変動しにくい。
請求項４によれば、表面側の溝の幅よりも裏面側の溝の幅が等しいか小さい場合と比較して、表面側の溝に裏面側の溝を容易に位置決めさせることができる。
請求項５によれば、切削部材の２次元的な位置決めを行うことができる。
請求項６、７によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けてレーザー照射する工程とを備える半導体片の製造方法におけるレーザー照射の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から照射するレーザーの照射部の位置決めができる。

Claims (11)

  1. 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
    前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
    前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、
    前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程と、
    を備える半導体片の製造方法。
  2. 前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成される、請求項１に記載の半導体片の製造方法。
  3. 前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程において形成される、請求項２に記載の半導体片の製造方法。
  4. 前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、請求項２または３に記載の半導体片の製造方法。
  5. 前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項１ないし４いずれか１つに記載の半導体片の製造方法。
  6. 前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項１ないし５いずれか１つに記載の半導体片の製造方法。
  7. 前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項１ないし６いずれか１つに記載の半導体片の製造方法。
  8. 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
    前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
    前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、
    前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程と、
    を備える半導体片の製造方法。
  9. 基板の切断領域に沿う表面側の溝と、当該表面側の溝よりも深い深さの凹部とを表面側に有する基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
    前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記表面側の溝に沿った裏面側の溝を切削する切削部材の位置決めを行う工程と、
    を備える切削部材の位置決め方法。
  10. 請求項１ないし８いずれか１つに記載の製造方法によって製造された少なくとも１つの半導体片を実装する回路基板。
  11. 請求項１０に記載の回路基板を実行する電子装置。
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TW104136680A TWI612569B (zh) 2014-12-15 2015-11-06 用於製造半導體晶片之方法以及用於定位切割部件之方法
EP15193328.0A EP3035381A1 (en) 2014-12-15 2015-11-06 Method for manufacturing semiconductor chip and method for positioning cutting member
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020179702A1 (ja) * 2019-03-01 2020-09-10 京セラ株式会社 半導体装置及び半導体装置の製造方法
JP2020177787A (ja) * 2019-04-17 2020-10-29 セイコーエプソン株式会社 電気光学装置の製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置、および電子機器
JP7483675B2 (ja) 2019-03-01 2024-05-15 京セラ株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6467592B2 (ja) * 2016-02-04 2019-02-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体
DE102016109693B4 (de) * 2016-05-25 2022-10-27 Infineon Technologies Ag Verfahren zum Trennen von Halbleiterdies von einem Halbleitersubstrat und Halbleitersubstratanordnung
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
CN106503151B (zh) * 2016-10-21 2019-12-13 北京源著智能科技有限公司 板材的处理方法和系统
CN107086177B (zh) * 2017-03-20 2020-03-10 通富微电子股份有限公司 半导体圆片级封装方法及半导体圆片级封装方法用刀具
JP2018181929A (ja) * 2017-04-05 2018-11-15 株式会社ディスコ 加工方法
CN109216269A (zh) * 2017-06-30 2019-01-15 西安中车永电电气有限公司 一种用于高压igbt芯片的厚片双面划片方法
JP7163577B2 (ja) * 2017-12-28 2022-11-01 富士電機株式会社 半導体装置の製造方法
US11222851B2 (en) 2017-12-28 2022-01-11 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
CN109585369A (zh) * 2018-12-27 2019-04-05 苏州苏纳光电有限公司 半导体芯片的分片方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0775955A (ja) * 1993-06-17 1995-03-20 Disco Abrasive Syst Ltd 精密切削装置
JPH07183255A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 接合基板の切断方法
US6528393B2 (en) 2000-06-13 2003-03-04 Advanced Semiconductor Engineering, Inc. Method of making a semiconductor package by dicing a wafer from the backside surface thereof
JP2003124151A (ja) 2001-10-17 2003-04-25 Disco Abrasive Syst Ltd サファイア基板のダイシング方法
US6794272B2 (en) * 2001-10-26 2004-09-21 Ifire Technologies, Inc. Wafer thinning using magnetic mirror plasma
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
JP4354262B2 (ja) * 2003-12-08 2009-10-28 株式会社ディスコ レーザー加工された変質層の確認方法
US7420317B2 (en) 2004-10-15 2008-09-02 Fujifilm Dimatix, Inc. Forming piezoelectric actuators
JP2009088252A (ja) 2007-09-28 2009-04-23 Sharp Corp ウエハのダイシング方法および半導体チップ
US7824962B2 (en) * 2008-01-29 2010-11-02 Infineon Technologies Ag Method of integrated circuit fabrication
CN101958244A (zh) * 2009-07-21 2011-01-26 中微半导体设备(上海)有限公司 深反应离子刻蚀方法及其气体流量控制装置
KR101102658B1 (ko) 2009-11-27 2012-01-04 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
US9299664B2 (en) 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
JP2011181618A (ja) * 2010-02-26 2011-09-15 Renesas Electronics Corp 半導体装置の製造方法、半導体装置の製造装置及びプログラム
US8039340B2 (en) * 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
JP2012064961A (ja) * 2011-11-08 2012-03-29 Panasonic Corp 電子部品の製造方法
US8748297B2 (en) * 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material
JP2013247175A (ja) * 2012-05-24 2013-12-09 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US8772126B2 (en) * 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
US9385268B2 (en) * 2014-11-10 2016-07-05 Fuji Xerox Co., Ltd. Method of manufacturing semiconductor chips

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020179702A1 (ja) * 2019-03-01 2020-09-10 京セラ株式会社 半導体装置及び半導体装置の製造方法
JP7483675B2 (ja) 2019-03-01 2024-05-15 京セラ株式会社 半導体装置及び半導体装置の製造方法
JP2020177787A (ja) * 2019-04-17 2020-10-29 セイコーエプソン株式会社 電気光学装置の製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置、および電子機器
JP7287084B2 (ja) 2019-04-17 2023-06-06 セイコーエプソン株式会社 電気光学装置の製造方法、および有機エレクトロルミネッセンス装置の製造方法

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