JP2016004965A - 半導体装置 - Google Patents

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Abstract

【課題】アノード電極とダイオードとの密着力低下を抑制し、ダイオードのサージ耐量低下が抑制された半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極に接する第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間において選択的に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第２半導体領域および前記第２電極に接するコンタクト領域と、前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極に接する複数の第２導電形の第３半導体領域と、前記第２電極に接し、前記第２電極との接合部分が前記第３半導体領域の上に位置し前記コンタクト領域の上に位置していない配線と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
整流機能を有する半導体装置として、ショットキーバリア接合とｐｎ接合とを混在させたＪＢＳ（Junction Barrier Schottky）ダイオードが知られている。ＪＢＳダイオードは、ｎ形半導体領域内に形成された複数のｐ形半導体領域と、ｎ形半導体領域およびｐ形半導体領域に接するショットキーバリアメタルと、を有する。ＪＢＳダイオードは、逆方向バイアス時に、ｎ形半導体領域とショットキー電極との界面での電界を緩和して、リークを下げる構造である。半導体装置においては、サージ電圧などに対するさらなる耐量の向上を図ることが重要である。
ＪＢＳダイオードでは、低い電圧では電流の立ち上がりが早いショットキーバリアダイオードを機能させ、高い電圧ではサージ耐量が高いＰＩＮダイオードを機能させることができる。また、アノード電極とＰＩＮダイオードとの間にシリサイド領域を設ける場合がある。これにより、アノード電極とＰＩＮダイオードとの電気的接触性が向上する。
しかし、ＰＩＮダイオードの直上、もしくは、その近くにボンディングワイヤを設けると、ＰＩＮダイオードに電流が集中して、そのサージ耐量が低下したり、ボンディングワイヤ直下のＰＩＮ部のシリサイド領域にダメージが入り、アノード電極とＰＩＮダイオードとの密着力が低下したりする場合がある。
特開２０１４−０２９９７５号公報
本発明が解決しようとする課題は、アノード電極とダイオードとの密着力低下を抑制し、ダイオードのサージ耐量低下が抑制された半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極に接する第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間において選択的に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第２半導体領域および前記第２電極に接するコンタクト領域と、前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極に接する複数の第２導電形の第３半導体領域と、前記第２電極に接し、前記第２電極との接合部分が前記第３半導体領域の上に位置し前記コンタクト領域の上に位置していない配線と、を備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。 図３（ａ）は、参考例に係る半導体装置を表す模式的平面図であり、図３（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。 図４（ａ）および図４（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。 図５は、参考例に係る半導体装置の順方向特性の一例を示すグラフである。 図６（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図６（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。 図７（ａ）は、第２実施形態の第１実施例に係る半導体装置を表す模式的平面図であり、図７（ｂ）は、第２実施形態の第２実施例に係る半導体装置を表す模式的平面図である。 図８（ａ）は、第２実施形態の第３実施例に係る半導体装置を表す模式的平面図であり、図８（ｂ）は、第２実施形態の第４実施例に係る半導体装置を表す模式的平面図であり、図８（ｃ）は、第２実施形態の第５実施例に係る半導体装置を表す模式的平面図である。 図９（ａ）は、第３実施形態の第１実施例に係る半導体装置を表す模式的平面図であり、図９（ｂ）は、第３実施形態の第２実施例に係る半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
ここで、図１（ｂ）には、図１（ａ）のＢ−Ｂ’線断面が表されている。
図２（ａ）には、図１（ａ）の半導体領域３５が配置されていないＡ−Ａ’線断面が表され、図２（ｂ）には、図１（ａ）の半導体領域３５が配置されているＢ−Ｂ’線断面が表されている。
また、図１（ａ）には、図１（ｂ）に表すアノード電極１１が表示されていない。
図１（ａ）〜図２（ｂ）に表すように、第１実施形態に係る半導体装置１は、カソード電極１０（第１電極）と、アノード電極１１（第２電極）と、半導体領域２０（第１半導体領域）と、半導体領域３０（第２半導体領域）と、半導体領域３５（第３半導体領域）と、シリサイド領域４０（コンタクト領域）と、配線５０と、保護層７０と、を備える。
半導体領域２０は、カソード電極１０とアノード電極１１との間に設けられている。半導体領域２０は、カソード電極１０に接している。半導体領域２０は、ｎ＋形の第１部２１と、第１部２１よりも不純物濃度が低いｎ形の第２部２２とを有している。第１部２１は、カソード電極１０の側に設けられ、第２部は、アノード電極１１の側に設けられている。
図２（ａ）に表すように、半導体領域３０は、半導体領域２０とアノード電極１１との間に選択的に設けられている。半導体領域３０の導電形は、ｐ＋形である。半導体装置１においては、半導体領域３０、半導体領域２０の第２部２２、および半導体領域２０の第１部２１により、バイポーラ型のＰＩＮダイオード（ｐ＋形層／ｎ形層／ｎ＋形層）が構成されている。なお、図２（ｂ）に表わすように、半導体領域３５は、Ｃ−Ｃ’線断面においてＸ方向に延在している。
シリサイド領域４０は、半導体領域３０とアノード電極１１との間に設けられている。シリサイド領域４０は、半導体領域３０およびアノード電極１１に接している。半導体領域３０は、シリサイド領域４０にオーミック接触をしている。シリサイド領域４０が半導体領域３０とアノード電極１１との間に設けられたことにより、半導体領域３０とアノード電極１１との電気的接触が良好になる。
シリサイド領域４０は、レーザ加熱、ＰＥＰ（Photo Engraving Process）工程等を利用することにより形成される。例えば、半導体領域３０に金属膜を接触させた後、半導体領域３０と金属膜との接合部分にレーザを照射することによって半導体領域３０に接したシリサイド領域４０を形成することが可能である。レーザが照射された部分では半導体領域３０のシリコン成分と金属成分とが反応してシリサイド領域４０が形成される。また、ＰＥＰ工程を用いて半導体領域３０上に金属膜を選択的に形成した後、半導体領域３０と金属膜とをアニールすることによりシリサイド領域４０を形成することもできる。
配線５０は、ボンディングワイヤである。配線５０は、アノード電極１１に接している。配線５０とアノード電極１１との接合は、半田接合に依ってもよく、直接接合に依ってもよい。直接接合の方法としては、超音波接合、圧接等の方法が挙げられる。半導体装置１においては、配線５０とアノード電極１１との接合部分５０ｃがシリサイド領域４０の上に位置しないように、接合部分５０ｃの位置が調整されている。
また、図１（ｂ）に表すように、半導体領域２０は、アノード電極１１に接している。半導体領域２０は、アノード電極１１にショットキー接触をしている。半導体装置１においては、半導体領域２０およびアノード電極１１により、ショットキーバリアダイオード（ＳＢＤ）が構成されている。
さらに、アノード電極１１と半導体領域２０との間には、複数の半導体領域３５が設けられている。シリサイド領域４０は、半導体領域３５によって挟まれている。半導体領域３５の導電形は、ｐ形である。半導体領域３５は、アノード電極１１に接している。複数の半導体領域３５は、カソード電極１０からアノード電極１１に向かう方向（例えば、Ｚ方向）に対して交差する方向（例えば、Ｘ方向）に延在している。複数の半導体領域３５のそれぞれの間には、半導体領域２０の一部が存在している。
半導体装置１においては、隣り合うｐ形の半導体領域３５によって挟まれたｎ形の半導体領域２０がアノード電極１１にショットキー接触していることにより、ＪＢＳダイオード（Junction Barrier Schottky Diode）が構成されている。すなわち、半導体装置１には、ＰＩＮダイオードとＪＢＳダイオードとが併設されている。
また、図１（ａ）に表すように、配線５０とアノード電極１１との接合部分５０ｃを上面視した場合、接合部分５０ｃは、シリサイド領域４０によって囲まれている。半導体装置１では、配線５０が複数設けられ、複数の配線５０のそれぞれの接合部分５０ｃがシリサイド領域４０によって囲まれている。
シリサイド領域４０は、第１領域４０ａと、第１領域４０ａに接続された第２領域４０ｂと、を有する。半導体装置１では、第１領域４０ａが複数設けられている。第１領域４０ａは、Ｚ方向に対して交差する方向（例えば、Ｙ方向）に延在している。第２領域４０ｂは、第１領域４０ａを囲んでいる。第１領域４０ａの線幅と第２領域４０ｂの線幅とは同じであってもよく、異なっていてもよい。同様に、シリサイド領域４０下の半導体領域３０も、例えば、Ｙ方向に延びる領域と、これを囲む領域とを有している。
配線５０の接合部分５０ｃは、第１領域４０ａが延在する方向に延在している。接合部分５０ｃは、第１領域４０ａが延在する方向に対して略平行に延在している。接合部分５０ｃは、Ｘ方向に並んでいる。複数の第１領域４０ａは、隣り合う接合部分５０ｃによって挟まれている。
実施形態において、ｎ＋形およびｎ形については、第１導電形、ｐ＋形およびｐ形については、第２導電形と、称してもよい。ここで、ｎ＋形、ｎ形の順、またはｐ＋形、ｐ形の順に、不純物濃度が低くなることを意味している。
半導体領域２０、半導体領域３０、および半導体領域３５のそれぞれの主成分は、例えば、炭化ケイ素（ＳｉＣ）、シリコン（Ｓｉ）等である。
半導体装置１の半導体材が炭化ケイ素（ＳｉＣ）を主成分とするとき、第１導電形の不純物元素としては、例えば、窒素（Ｎ）、リン（Ｐ）等が適用される。第２導電形の不純物元素としては、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）等が適用される。
半導体装置１の半導体材がシリコン（Ｓｉ）を主成分とするとき、第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
カソード電極１０およびアノード電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等の群から選ばれる少なくとも１つを含む金属である。これらの金属については、積層構造であってもよい。例えば、アノード電極１１は、半導体領域２０の側からＴｉ／Ａｌの順に積層された積層体であってもよい。また、配線５０の材料は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）等である。
また、シリサイド領域４０は、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等から選ばれる少なくとも１つの金属をシリサイド化した層である。
半導体装置１の作用を説明する前に、参考例に係る半導体装置１００の作用を説明する。
図３（ａ）は、参考例に係る半導体装置を表す模式的平面図であり、図３（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。
図４（ａ）および図４（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。
ここで、図３（ｂ）には、図３（ａ）のＢ−Ｂ’線断面が表されている。
図４（ａ）には、図３（ａ）の半導体領域３５が配置されていないＡ−Ａ’線断面が表され、図４（ｂ）には、図３（ａ）の半導体領域３５が配置されているＢ−Ｂ’線断面が表されている。
参考例に係る半導体装置１００では、シリサイド領域４０（第１領域４０ａ）の直上に配線５０が設けられている。半導体装置１００の構造は、シリサイド領域４０（第１領域４０ａ）の直上に配線５０が設けられている点以外は、半導体装置１の構造と同じである。つまり、半導体装置１００においても、半導体領域３０、半導体領域２０の第２部２２、および半導体領域２０の第１部２１により、ＰＩＮダイオードが構成されている。さらに、半導体領域２０、半導体領域３５、およびアノード電極１１により、ＪＢＳダイオードが構成されている。
図５は、参考例に係る半導体装置の順方向特性の一例を示すグラフである。図５の横軸は、アノード電圧（順バイアス電圧）（ＶＡ）を示し、縦軸は、アノード電流（順方向電流）（ＩＡ）を示している。
半導体装置１００においては、順バイアス電圧（Ｖ）がＰＩＮダイオードのビルトイン電圧（Ｖｂｉ）に達するまでは、すでにＪＢＳでは立ち上がり電圧（ＶＴ）を超え、ショットキー接合を有するＪＢＳを介して流れる順方向電流（Ｉ）が支配的になっている。ここで、順バイアスとは、カソード電極１０の電位よりアノード電極１１の電位が高い状態を意味する。さらに、順バイアス電圧（Ｖ）がＰＩＮダイオードのビルトイン電圧（Ｖｂｉ）を越えると、ＰＩＮダイオードを介して流れる順方向電流（Ｉ）が支配的になる。
すなわち、半導体装置１００においては、順バイアス電圧（Ｖ）がビルトイン電圧（Ｖｂｉ）に達するまではＪＢＳが優先的に機能し、順バイアス電圧（Ｖ）がビルトイン電圧（Ｖｂｉ）を超えた場合にＰＩＮダイオードが優先的に機能する。これにより、半導体装置１００では、スイッチング特性が良好になり、サージ耐量が向上する。
また、逆バイアス印加時には、隣り合う半導体領域３５によって挟まれた半導体領域２０の空乏化が促進されて、ショットキー接合部分におけるリーク電流が抑制される。ここで、逆バイアスとは、アノード電極１１の電位よりカソード電極１０の電位が高い状態を意味する。
しかし、シリサイド領域４０は、シリコンと金属との熱反応によって形成される。ここで、熱反応後のシリサイド領域４０には、その表面に凹凸が形成されたり、その内部に空隙が形成されたりする場合がある。
半導体装置１００を製品出荷する前には、配線５０とアノード電極１１との密着力を確認する手段として、配線５０をアノード電極１１から所定の力で引っ張る引っ張り試験が施される場合がある。また、配線５０をアノード電極１１に直接接合する場合には、配線５０を介して所定の押圧力がシリサイド領域４０に印加される場合がある。さらに、配線５０の弾性力によって接合部分５０ｃの直下に所定の応力が印加される場合がある。
従って、半導体装置１００のように、シリサイド領域４０（第１領域４０ａ）の直上に配線５０を設けると、シリサイド領域４０に負荷がかかり、シリサイド領域４０内にクラック４０ｃｒ（欠け、亀裂等）が発生しやすくなる（図４（ａ））。このようなクラック４０ｃｒが発生すると、シリサイド領域４０と半導体領域３０との密着力、または、シリサイド領域４０とアノード電極１１との密着力が低下してしまう。さらに、クラック４０ｃｒの発生により、シリサイド領域４０下の半導体領域にもクラックが発生し、例えば、ＰＩＮダイオードの整流特性に悪影響を与えたり、リーク電流の発生要因となる場合がある。
また、配線５０には、サージ電流が流れる場合がある。このような場合、シリサイド領域４０（第１領域４０ａ）の直上に配線５０が設けられ、半導体領域３０がシリサイド領域４０にオーミック接触をしていると、配線５０直下の半導体領域３０にサージ電流が集中してしまう。これにより、特定の半導体領域３０にサージ電流が集中して、該半導体領域３０を含むＰＩＮダイオードが熱破壊する場合がある。
これに対して、第１実施形態の半導体装置１の作用を以下に説明する。
図６（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図６（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
ここで、図６（ｂ）には、図６（ａ）のＡ−Ａ’線断面が表されている。また、図６（ａ）には、図６（ｂ）に表すアノード電極１１、配線５０が表示されていない。
半導体装置１においては、シリサイド領域４０（第１領域４０ａ）の直上に配線５０が設けられていない。従って、半導体装置１に配線５０の引っ張り試験および配線５０とアノード電極１１との直接接合を行ったり、配線５０に弾性力があったりしても、半導体装置１では半導体装置１００に比べてシリサイド領域４０にかかる負荷が低減している。
従って、半導体装置１では、シリサイド領域４０内にクラックが発生し難くなり、シリサイド領域４０と半導体領域３０との密着力の低下、または、シリサイド領域４０とアノード電極１１との密着力の低下が抑制される。さらに、シリサイド領域４０下の半導体領域にもクラックが発生し難くなる。
また、図６（ａ）に表す接合部分５０ｃと第２領域４０ｂとの間の距離ｄ１と、接合部分５０ｃと第１領域４０ａとの間の距離ｄ２と、は略同じであってもよい。さらに、図６（ａ）に表す接合部分５０ｃと第２領域４０ｂとの間の距離ｄ３と、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ４と、は略同じであってもよい。このような配置であれば、局所的なサージ電流の通電がより抑制される。
例えば、図６（ｂ）には、配線５０からカソード電極１０にサージ電流Ｉが流れる様子が表されている。半導体装置１では、サージ電流Ｉが配線５０に接続されたアノード電極１１内で一旦分散されて、分散されたサージ電流ＩがＰＩＮダイオードを経由してカソード電極１０に流れる。従って、特定の半導体領域３０にサージ電流が集中し難くなり、該半導体領域３０を含むＰＩＮダイオードが熱破壊し難くなる。
このように、半導体装置１では、アノード電極１１とＰＩＮダイオードとの密着力低下が抑制され、ＰＩＮダイオードのサージ耐量低下が抑制される。つまり、接合部分５０ｃの直下にＰＩＮ部を配置することによって生じる密着力低下を回避し、且つＰＩＮ部によって接合部分５０ｃが囲まれる。これにより、半導体装置１では、ＰＩＮ部の広い領域で大電流を流すことができ、サージ電流耐量が向上する。
なお、サージ耐量とは、例えば、突発的な電流または電圧が入った際に素子が破壊されないよう、素子の信頼性を確保するための電気特性を意味する。半導体装置１は、半導体装置１００よりも高いサージ耐量を有している。
（第２実施形態）
図７（ａ）は、第２実施形態の第１実施例に係る半導体装置を表す模式的平面図であり、図７（ｂ）は、第２実施形態の第２実施例に係る半導体装置を表す模式的平面図である。
図８（ａ）は、第２実施形態の第３実施例に係る半導体装置を表す模式的平面図であり、図８（ｂ）は、第２実施形態の第４実施例に係る半導体装置を表す模式的平面図であり、図８（ｃ）は、第２実施形態の第５実施例に係る半導体装置を表す模式的平面図である。
図７（ａ）に表す半導体装置２においては、隣り合う接合部分５０ｃがＹ方向にずれてＸ方向に並んでいる。ここで、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ１と、接合部分５０ｃと第１領域４０ａとの間の距離ｄ２と、は略同じであってもよい。また、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ３は、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ４よりも短い。
また、図７（ｂ）に表す半導体装置３のように、シリサイド領域４０の第１領域４０ａの数は１つであってもよい。ここで、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ１と、接合部分５０ｃと第１領域４０ａとの間の距離ｄ２と、は略同じであってもよい。また、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ３と、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ４と、は略同じであってもよい。
また、図８（ａ）に表す半導体装置４のように、シリサイド領域４０の第１領域４０ａは、Ｙ方向に延びる部分４０ａａと、Ｘ方向に延びる部分４０ａｂを、を有してもよい。このような構造でれば、ＰＩＮダイオードに流れるサージ電流がさらに分散されてサージ耐量がさらに向上する。ここで、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ１と、接合部分５０ｃと第１領域４０ａの部分４０ａａとの間の距離ｄ２と、は略同じであってもよい。また、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ３と、接合部分５０ｃと第１領域４０ａの部分ａｂとの間の距離ｄ４と、は略同じであってもよい。
また、図８（ｂ）に表す半導体装置５Ａのように、接合部分５０ｃを、第１領域４０ａが延在する方向に対して略平行に延在させる必要はなく、接合部分５０ｃが延在する方向と第１領域４０ａが延在する方向とが交差してもよい。また、接合部分５０ｃは、図８（ｃ）に表す半導体装置５Ｂの配置であってもよい。このような、接合部分５０ｃの斜め配置により、配線５０の本数を増加させたり、配線５０の径を大きくして、その抵抗を下げることができる。
以上説明した半導体装置２〜５によっても半導体装置１と同じ作用効果を奏する。
（第３実施形態）
図９（ａ）は、第３実施形態の第１実施例に係る半導体装置を表す模式的平面図であり、図９（ｂ）は、第３実施形態の第２実施例に係る半導体装置を表す模式的平面図である。
図９（ａ）に表す半導体装置６では、１つの配線５０が複数の接合部分５０ｃを有している。このような構造であれば、配線５０の本数を減らすことができる。例えば、Ｙ方向に並ぶ接合部分５０ｃがループ状の接続部５０ｒｐによって接続されている。そして、複数の接合部分５０ｃのそれぞれがシリサイド領域４０によって囲まれている。
ここで、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ１と、接合部分５０ｃと第１領域４０ａの部分４０ａａとの間の距離ｄ２と、は略同じであってもよい。また、接合部分５０ｃと第２領域４０ｂとの間の距離ｄ３と、接合部分５０ｃと第１領域４０ａの部分ａｂとの間の距離ｄ４と、は略同じであってもよい。
また、接合部分５０ｃを延在させる方向は、Ｙ方向に限らない。例えば、図９（ｂ）に表す半導体装置７のように、Ｘ方向に延在させてもよい。
以上説明した半導体装置６、７によっても半導体装置１と同じ作用効果を奏する。
なお、半導体材料としては、ＳｉＣ、Ｓｉのほかに、例えば、窒化物半導体等を用いもよい。ここで、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜７、１００ 半導体装置 １０ カソード電極（第１電極） １１ アノード電極（第２電極） ２０ 半導体領域（第１半導体領域） ２１ 第１部 ２２ 第２部 ３０ 半導体領域（第２半導体領域） ３５ 半導体領域（第３半導体領域） ４０ シリサイド領域（コンタクト領域） ４０ａ 第１領域 ４０ａａ、４０ａｂ 部分 ４０ｂ 第２領域 ４０ｃｒ クラック ５０ 配線 ５０ｃ 接合部分 ５０ｒｐ 接続部 ７０ 保護層

Claims (10)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられ、前記第１電極に接する第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間において選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２半導体領域および前記第２電極に接するコンタクト領域と、
    前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極に接する複数の第２導電形の第３半導体領域と、
    前記第２電極に接し、前記第２電極との接合部分が前記第３半導体領域の上に位置し前記コンタクト領域の上に位置していない配線と、
    を備えた半導体装置。
  2. 前記第１半導体領域は、第１部と前記第１部よりも不純物濃度が低い第２部とを有し、
    前記第１部は、前記第１電極の側に設けられ、
    前記第２部は、前記第２電極の側に設けられている請求項１に記載の半導体装置。
  3. 前記第１半導体領域は、前記第２電極に接している請求項１または２に記載の半導体装置。
  4. 複数の前記第３半導体領域のそれぞれの間に、前記第１半導体領域の一部が設けられている請求項３に記載の半導体装置。
  5. 前記接合部分を上面視した場合、
    前記接合部分は、前記コンタクト領域によって囲まれている請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記接合部分は、複数設けられ、
    複数の前記接合部分を上面視した場合、
    複数の前記接合部分のそれぞれが前記コンタクト領域によって囲まれている請求項１〜４のいずれか１つに記載の半導体装置。
  7. 前記配線は、複数設けられ、
    複数の前記配線を上面視した場合、
    複数の前記配線のそれぞれの前記接合部分が前記コンタクト領域によって囲まれている請求項１〜４のいずれか１つに記載の半導体装置。
  8. 前記コンタクト領域は、
    前記第１電極から前記第２電極に向かう方向に対して交差する方向に延在する第１領域と、
    前記第１領域を囲む第２領域と、
    を有する請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記接合部分は、前記第１領域が延在する方向に延在している請求項８に記載の半導体装置。
  10. 前記第３半導体領域は、前記第１半導体領域の上で延在し、
    前記コンタクト領域は、前記第３半導体領域が延在する方向において、前記第３半導体領域によって挟まれている請求項１〜９のいずれか１つに記載の半導体装置。
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