JP2015501086A - オプトエレクトロニクス半導体部品の製造方法、リードフレームユニットおよびオプトエレクトロニクス半導体部品 - Google Patents

オプトエレクトロニクス半導体部品の製造方法、リードフレームユニットおよびオプトエレクトロニクス半導体部品 Download PDF

Info

Publication number
JP2015501086A
JP2015501086A JP2014547866A JP2014547866A JP2015501086A JP 2015501086 A JP2015501086 A JP 2015501086A JP 2014547866 A JP2014547866 A JP 2014547866A JP 2014547866 A JP2014547866 A JP 2014547866A JP 2015501086 A JP2015501086 A JP 2015501086A
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor component
test
optoelectronic semiconductor
frame unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014547866A
Other languages
English (en)
Other versions
JP5805331B2 (ja
Inventor
ツィツルスペルガー ミヒャエル
ツィツルスペルガー ミヒャエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2015501086A publication Critical patent/JP2015501086A/ja
Application granted granted Critical
Publication of JP5805331B2 publication Critical patent/JP5805331B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)

Abstract

少なくとも１つの実施形態において、この方法は、オプトエレクトロニクス半導体部品を製造するために用いられ、かつ、以下のステップを有している：・複数のリードフレーム（３）を備えたリードフレームユニット（２）を半導体部品（１）のために供給するステップを有しており、ここで、このリードフレームユニット（２）は、上面（２５）で複数のテストコンタクト（２９）を含んでおり、この上面（２５）は、半導体部品（１）の表面実装用に設けられている下面（２０）に対向しており、・個々の半導体部品（１）のハウジングボディ（５）用に、注封体（５０）を作成するステップを有しており、・個別化前に半導体部品（１）を電気的にテストするステップを有しており、このテストは、テストコンタクト（２９）を少なくとも一時的に、上面（２５）で、電気的に接触接続させることを含む。

Description

オプトエレクトロニクス半導体部品の製造方法を提示する。さらに、リードフレームユニット並びにオプトエレクトロニクス半導体部品を提示する。
解決すべき課題は、高い歩留まりを可能にする、オプトエレクトロニクス半導体部品の製造方法を提示することである。
この方法の少なくとも１つの実施形態では、この方法は、リードフレームユニットを提供するステップを含んでいる。このリードフレームユニットは、複数のリードフレームを含んでいる。有利には、リードフレームユニットの各リードフレームが、製造されるべき半導体部品の１つに対して設けられている。
この方法の少なくとも１つの実施形態では、各リードフレームは、少なくとも２つまたは２つ、または、少なくとも３つまたは３つのリードフレーム部分を有している。リードフレームの個々のリードフレーム部分を介して、相応するリードフレームが定められているオプトエレクトロニクス半導体部品が、電気的に接触可能および接続可能である。
本発明の少なくとも１つの実施形態では、この方法は、個々の半導体部品のハウジングボディ用に注封体を作成するステップを有している。殊に、この注封体は、射出成形、射出圧縮成形、注形またはプレス加工を介して製造される。殊に、この注封体は、いわゆるトランスファーモールドを介して作成される。注封体の作成が、インジェクションモールド、液体トランスファーモールドまたはコンプレッションモールドを用いて行われてもよい。
少なくとも１つの実施形態では、注封体は、リードフレームの個々のリードフレーム部分を相互に機械的に接続させる。リードフレームユニット並びに注封体が、個々の半導体部品に個別化されるときに、これらのリードフレーム部分は、機械的に、ハウジングボディを介して、殊にハウジングボディのみを介して、機械的に相互に固定的に接続されている。換言すれば、ハウジングボディとは、半導体部品を機械的に支持し、まとめるコンポーネントのことである。
少なくとも１つの実施形態では、この方法は、半導体部品をテストするステップを含んでいる。このテストは殊に電気的なテストであり、択一的または付加的に、光に関するテストおよび／または熱に関するテストであってもよい。例えば、このテストの際に、電気的な特性、例えば抵抗または電流―電圧特性がテストされる。同様に、各半導体部品を電気的に動作させることが可能であり、これによって、半導体部品の放射特性または熱的な特性がテストされる。
この方法の少なくとも１つの実施形態では、テストステップは、リードフレームユニット並びに注封体を、個々の半導体部品に個別化する前に行われる。換言すれば、このテストは、リードフレームユニット内で行われる。
この方法の少なくとも１つの実施形態では、テスト前に、リードフレームユニットの個々のリードフレーム上に電気的な部品、例えば、静電放電による損傷に対抗するための保護ダイオード、または、オプトエレクトロニクス半導体チップ、例えば発光ダイオードが被着される。テスト時には、殊に、保護ダイオードまたはオプトエレクトロニクス半導体チップの接続および／または機能性のコントロールが可能である。
この方法の少なくとも１つの実施形態では、リードフレームユニットは複数のテストコンタクトを有する。これらのテストコンタクトは、リードフレームユニットの上面で、自由にアクセス可能である。ここでこの上面は、リードフレームユニットの下面に対向している。この下面は、殊に、完成した半導体部品において、表面実装用に構成されている、リードフレームユニットの面である。
この方法の少なくとも１つの実施形態では、このテストは、上面でのテストコンタクトで、少なくとも一時的に、電気的な接触、殊に、テスト工具との電気的な接触を形成することを含む。例えば、これらのテストコンタクトは、上面で、一時的に、ニードルまたはいわゆるポゴピンを介して接触接続される。択一的に、これらのテストコンタクトを永続的に、例えば、ボンディングワイヤーを介して接触接続させることが可能である。
少なくとも１つの実施形態では、この方法は、オプトエレクトロニクス半導体部品を製造するために用いられ、少なくとも以下のステップを有している：
・複数のリードフレームを備えたリードフレームユニットを、半導体部品用に提供するステップであり、ここで、このリードフレームユニットは複数のテストコンタクトを含んでいる。これらは、リードフレームユニットの上面で自由にアクセス可能であり、この上面は、半導体部品の表面実装用に設けられている下面に対向している
・個々の半導体部品のハウジングボディ用の注封体を作成するステップであり、ここで、この注封体は、個々のリードフレームのリードフレーム部分を機械的に相互に結合させ、
・個別化前に半導体部品を電気的にテストするステップであり、ここでこのテストは、テストコンタクトを少なくとも一時的に、上面で電気的に接触接続させることを含む
有利には、個々のステップは、上記の順番で実施される。択一的に、これとは異なる順番も可能である。
少なくとも１つの実施形態では、製造されたオプトエレクトロニクス半導体部品は、ＱＦＮ部品であり、ここでＱＮＦは、Ｑｕａｄ Ｆｌａｔ Ｎｏ Ｌｅａｄｓ（クワッド、フラット、リードなしパッケージ）の略である。このような部品は、表面実装可能である。
少なくとも１つの実施形態では、リードフレームはマトリクス状またはアレイ状に、リードフレームユニット内に配置されている。リードフレームユニットのこのようなデザインは、ＭＡＰデザインとも称される。
ＱＦＮ半導体部品、例えばＱＦＮ−ＬＥＤでは、しばしば、半分エッチングされたリードフレームまたはリードフレームユニットが使用される。リードフレームユニット内では、リードフレームは、半導体部品に対して、各隣接部分と導電性に、接続条片を介して接続されている。オプトエレクトロニクス半導体チップ、例えば、発光ダイオードチップが個々のリードフレームに取り付けられ、電気的に接触接続された後、これらは短絡される。従って個別化前の機能テストまたは部品の接続は、不可能である。
付加的なテストコンタクトによって、個々の半導体部品を、リードフレームユニットにおいて、上面からテストすることが可能になる。従って接続等におけるエラーが早期に、個別化前に既に識別可能である。これによって生産歩留まりが向上する。
少なくとも１つの実施形態では、リードフレームおよび／またはリードフレーム部分は、少なくとも部分的に、リードフレームユニットの接続条片を介して電気的に、および、少なくとも一時的に、機械的に相互に接続されている。接続条片は有利には、リードフレームおよびリードフレーム部分と同じ材料から形成される。殊に、接続条片は、リードフレームおよびリードフレーム部分と、同じ金属板からワンピースで製造される。接続条片は完成した半導体部品において、有利には、電気的および機械的な機能をもはや有していない。
この方法の少なくとも１つの実施形態では、リードフレームおよび／またはリードフレーム部分は少なくとも部分的にそれぞれ、リードフレームユニット内のテストコンタクトと、接続条片によって、電気的に相互に接続されている。殊に各テストコンタクトは、１つのリードフレーム部分、または、１つの接続条片と直接的に電気的に接続されている。直接的な電気的な接続は、リードフレームユニットの材料自身または電気的な接続手段、例えばボンディングワイヤーによって行われる。
少なくとも１つの実施形態では、リードフレームユニットは、ワンピースのワークピースである。全てのリードフレーム並びにリードフレームユニットの別のコンポーネント、例えばリードフレーム部分および接続条片は、一体にまとまっている。例えば、個々のリードフレームと、リードフレームユニットの別の構成部分は、金属板からの打ち抜きまたは切断によって形成される。
少なくとも１つの実施形態では、この方法は、付加的な電気的接続手段を、隣接するリードフレームの間および／または隣接するリードフレーム部分の間および／または隣接する接続条片の間に取り付けるステップを有している。この接続手段とは、例えば、導電性のベルト、導電性のブリッジまたは特に有利にはボンディングワイヤーのことである。これらの接続手段はリードフレームユニットとは異なっており、リードフレームユニットと一体的に製造されない。殊に、接続手段はリードフレームユニットと同じ材料から製造されない。
少なくとも１つの実施形態では、製造された半導体部品は、表面実装可能な部品であり、表面実装部品（Ｓｕｒｆａｃｅ Ｍｏｕｎｔａｂｅｌ Ｄｅｖｉｃｅ）の略語であるＳＭＤとも称される。
この方法の少なくとも１つの実施形態では、注封体を作成するステップは、電気的な接続手段を取り付けるステップの後に行われる。殊に電気的な接続手段は、注封体の材料内に埋設される。注封体作成ステップの後、電気的な接続手段は有利にはもはや自由にアクセス可能ではない。
少なくとも１つの実施形態では、この方法は、接続条片の少なくとも一部を除去するおよび／または分断するステップを含んでいる。接続条片のこの除去および／または分断は、有利には、リードフレームユニットの材料を除去することによって行われる。例えば、これはエッチング、切断、研磨および／またはビームによる材料除去、例えばレーザアブレーションまたはレーザ切断によって行われる。接続条片の分断も、打ち抜きまたは湾曲および／または例えばのみを用いた引きちぎりによって行うことが可能である。全ての接続条片を分断または除去することが可能である。しかし有利には、接続条片の一部が分断または除去される。
この方法の少なくとも１つの実施形態では、接続条片の少なくとも一部を除去および／または分断するステップは、注封体の作成後に行われる。すなわちリードフレームユニットを注封体によって機械的に安定させた後にはじめて接続条片を分断することが可能である。
この方法の少なくとも１つの実施形態では、この方法は、テスト後にテストコンタクトを除去するステップを含んでいる。殊に、半導体部品への個別化の際に、テストコンタクトは、半導体部品から外される。これは例えば切断によって行われる。
この方法の少なくとも１つの実施形態では、接続条片の少なくとも一部を除去または分断するステップの後、リードフレーム内のリードフレーム部分はもはや相互に直接的に電気的に接触接続していない。これは次のことを意味している。すなわち、個々のリードフレーム部分の間に、ワンピースの、導電性材料接続が存在しないことを意味している。例えば、リードフレーム内のリードフレーム部分は、それぞれ電気的な部品、例えばオプトエレクトロニクス半導体チップを介してのみ相互に電気的に接続されている。殊に、電流の流れる方向に沿って、１つのリードフレーム内のリードフレーム部分間に、少なくとも１つのｐｎ接合部が配置されている。
この方法の少なくとも１つの実施形態では、第１のリードフレーム部分は電気的に接続されて列を成し、第２のリードフレーム部分は電気的に接続されて行を成す。例えばオプトエレクトロニクス半導体チップは、それぞれ少なくとも第１のリードフレーム部分上に、または、第１のリードフレーム部分上にのみ、取り付けられている。保護ダイオードは、第２のリードフレーム部分上に取り付け可能である。有利には、各リードフレームは、１つの例に、および、１つの行に、一義的に割り当てられている。隣接する行は有利には電気的に相互に絶縁されており、同様に、隣接する列も有利には電気的に相互に絶縁されている。行の１つと列の１つを接触接続させることによって、半導体チップが、この行とこの列の間の交点で電気的に動作可能になる。
この方法の少なくとも１つの実施形態では、各行および各列は、少なくとも１つのテストコンタクトを含んでいる。有利には、各行および各列は、１つまたは２つのテストコンタクトを含んでいる。ここでこれらのテストコンタクトは、特に有利には、それぞれ、各行および各列の終端部と開始部に位置する。テストコンタクトは、最初および最後のリードフレーム部分と接続される、および／または、各行および列の接続条片と直接的に電気的に接続される。
これに対して択一的に、テストコンタクトが、各行および列の開始部および／または終端に位置するのではなく、テストコンタクトが部分的または完全に、行および列内に取り付けられていることも可能である。この場合には、テストコンタクトの両側に、リードフレーム部分および／または接続条片が位置する。
少なくとも１つの実施形態では、この方法は、静電放電による損傷に対抗する複数の保護ダイオード、略してＥＳＤ保護ダイオードを取り付けるステップを含む。有利には、このステップは、注封体を作成する前に行われる。これらの保護ダイオードは、注封体の作成時に、有利には注封体によって覆われる、および／または、注封体の材料内に埋設される。殊に、これらの保護ダイオードは、注封体の作成後に、もはや自由にアクセス可能ではない。
少なくとも１つの実施形態では、この方法は、オプトエレクトロニクス半導体チップ、例えば発光ダイオードチップを、１つのリードフレームの、１つのリードフレーム部分上または複数のリードフレーム部分上に取り付けるステップを含んでいる。例えば、半導体チップは、第１のリードフレーム部分上に接着またははんだ付けされ、この場合には、殊に、ボンディングワイヤーによって、電気的に、第２のリードフレーム部分と接続される。これに対して択一的に、半導体チップはいわゆるフリップチップのことである。２つのリードフレーム部分の間の電気的な接続は、この場合には、有利には半導体チップ自体を介して行われる。半導体チップを取り付けるステップは有利には、注封体を作成する後かつ半導体部品に個別化する前に行われる。
少なくとも１つの実施形態では、発光ダイオードチップまたは保護ダイオードは行毎および列毎に個々に、かつ、相互に依存しないで通電可能である。テストとは、四端子測定（英語でｆｏｕｒ−ｔｅｒｍｉｎａｌ ｓｅｎｓｉｎｇ）のことであり得る。
この方法の少なくとも１つの実施形態では、保護ダイオードはそれぞれ、列に沿って各第２のリードフレーム部分上に取り付けられている。このリードフレーム部分は殊に、リードフレームの小さい方のリードフレーム部分である。ここで同様に、保護ダイオードが大きい方のリードフレーム部分上に位置する、または、１つのリードフレームのこれらのリードフレーム部分が同じ大きさであることも可能である。保護ダイオードを各第２のリードフレーム部分上に、列に沿って取り付けるとは、次のことを意味し得る。すなわち、大きい方のリードフレームと小さい方のリードフレームとが、列に沿って、交互に連続して続き、各小さい方のリードフレーム部分上に１つの保護ダイオードが取り付けられていることを意味し得る。
この方法の少なくとも１つの実施形態では、列に沿って、保護ダイオードとともに延在している全てのまたは少なくとも一部の接続手段が、その上に保護ダイオードが被着されているリードフレーム部分と直接的に電気的に接触していない。殊に、これらの接続手段は、保護ダイオードの、このリードフレーム部分とは反対側の上方部分に取り付けられている。従って、これらの接続手段と相応するリードフレーム部分との間の電気的な接続は、間接的にのみ、保護ダイオードを介して行われる。
この方法の少なくとも１つの実施形態では、殊にボンディングワイヤーである接続手段は、個別化時に、部分的または完全に除去される。ここで、接続手段の一部のみを完全にまたは部分的に除去すること、または、全ての接続手段を部分的にまたは完全に除去することも可能である。
この方法の少なくとも１つの実施形態では、接続条片の部分を除去または分断するステップに該当していない接続条片は、リードフレームユニットの、接続手段と反対側の下面で、注封体の材料と接触している。換言すれば、除去されていないおよび分断されていないこれらの接続条片は、リードフレームユニットの下面から後ろに下げられている。この下面はここで、個別化された半導体部分を取り付けるために設けられている面である。殊に、下面に対して垂直な面において、分断されておらず、かつ除去されていない接続条片が、注封体の材料によって包囲され得る。
この方法の少なくとも１つの実施形態では、リードフレーム部分の少なくとも１つの部分、殊に全てのリードフレーム部分は、下面の平面図で見て、個別化ステップの後に、それぞれ、注封体の材料によって包囲される。換言すれば、リードフレーム部分は、この場合には、注封体の側面に対して接触せず、側面まで達しない。
さらに、リードフレームユニットが提示される。このリードフレームユニットは、上述した実施形態のうちの少なくとも１つと関連して提示された方法において使用される。従って、リードフレームユニットの特徴はこの方法に対しても開示され、方法の特徴はリードフレームユニットに対しても開示されている。
少なくとも１つの実施形態では、このリードフレームユニットは、複数の個々のリードフレームを有している。リードフレームユニットは、ワンピースに形成されており、複数のリードフレームがマトリクス状に１つのリードフレームユニット内に配置されている。各リードフレームは、半導体部品用に設けられている。リードフレームは、それぞれ少なくとも１つの第１のリードフレーム部分と、少なくとも１つの第２のリードフレーム部分とを含んでいる。少なくとも、第１のリードフレーム部分は、その上に、オプトエレクトロニクス半導体チップ、例えば発光ダイオードチップが取り付けられるように、設けられている。個々のリードフレームおよび／またはリードフレーム部分は、少なくとも部分的に、電気的に相互に、接続条片を介して接続されている。さらに、リードフレームユニットは、テストコンタクトを有している。これらのテストコンタクトは、マトリクス状に配置されたリードフレームの外側に、列および行のそれぞれ少なくとも１つの終端部および／または開始部に配置されている。テストコンタクトが、マトリクス状の配置外に配置されているということは、テストコンタクトがマトリクス状の配置をフレーム状に包囲し、テストコンタクトのうちのいずれもが、マトリクス状の配置内に位置していない、ということを意味している。
このリードフレームユニットの少なくとも１つの実施形態では、テストコンタクトは、それぞれ導電性に、マトリクス状の配置の縁部で、リードフレーム部分と接続されている。すなわちテストコンタクトは、導電性にそれぞれ、最も外側のリードフレームおよび／またはリードフレーム部分および／またはリードフレームユニットの接続条片と、殊に、各列および各行において、接続され得る。
さらに、上述した実施形態の１つまたは複数に関連して記載したような方法で、上述したリードフレームユニットから製造されるオプトエレクトロニクス半導体部品が提示される。この方法の特徴およびリードフレームユニットの特徴は半導体部品に対しても開示されており、また、半導体部品の特徴は、この方法の特徴およびリードフレームユニット半導体部品に対しても開示されている。
少なくとも１つの実施形態では、半導体部品は、少なくとも１つの第１のリードフレーム部分と、少なくとも１つの第２のリードフレーム部分とを備えたリードフレームを有している。同様に、半導体部品は１つまたは複数のオプトエレクトロニクス半導体チップ、例えば発光ダイオードチップを有している。この半導体チップは、少なくとも、第１のリードフレーム部分上に機械的に固定されている。ハウジングボディは、これらのリードフレーム部分を機械的に相互に接続し、陥入部を有している。この陥入部内には、半導体チップが取り付けられている。半導体部品は、少なくとも１つの電気的な接続手段をボンディングワイヤーの形態で有している。電気的な接続手段は、半導体チップと、せいぜい、間接的に電気的に接触しているだけである。殊に、半導体チップと接続手段とは、相互に直接的に接触しておらず、接触していない。
半導体部品の少なくとも１つの実施形態では、半導体部品は、取り付け面を有している。この取り付け面は、半導体部品を取り付けるために設けられている。リードフレーム部分は主に、取り付け面において、取り付けのためにアクセスされる。殊に、半導体部品は、取り付け面でのみ、ハウジングボディから突出している、または、取り付け面でのみ、ハウジングボディと同一平面を成している。
半導体部品の少なくとも１つの実施形態では、この接続手段は、ハウジングボディの、１つまたは複数の、殊に対向している側面で、自由にアクセスされる。有利には、少なくとも１つの側面で、接続手段の材料は露出されており、ハウジングボディの材料によって包囲されていない。
少なくとも１つの実施形態では、側面の平面図で見て、この露出している接続手段は、ハウジングボディの材料によって包囲されている。換言すれば、接続手段は、縁部にではなく、側面内に位置している。
以降では、本願で説明した方法並びに本願で説明したリードフレームユニットおよび本願で説明した半導体部品を、図面を参照し、実施例に基づいて、より詳細に説明する。同じ参照番号はここで、個々の図面において、同じ部材を示している。図面において、これらの部材は縮尺通りには示されておらず、むしろ、個々の部材を、より分かりやすくするために、過度に大きく示している場合がある。
本願に記載されているオプトエレクトロニクス半導体部品の、本願に記載されている製造方法の実施例の概略図 本願に記載されているオプトエレクトロニクス半導体部品の、本願に記載されている製造方法の実施例の概略図 本願に記載されているオプトエレクトロニクス半導体部品用の、本願に記載されているリードフレームユニットの実施例の概略図 本願に記載されているオプトエレクトロニクス半導体部品用の、本願に記載されているリードフレームユニットの実施例の概略図 本願に記載されているオプトエレクトロニクス半導体部品用の、本願に記載されているリードフレームユニットの実施例の概略図 本願に記載されているオプトエレクトロニクス半導体部品の実施例の概略的な断面図
図１Ａには、オプトエレクトロニクス半導体部品１を製造するための方法の第１のステップが概略的に示されている。図１Ａのステップでは、リードフレームユニット２が提供される。リードフレームユニット２は、複数のリードフレーム３を含んでいる。これらのリードフレームはマトリクス状に、列Ｃおよび行Ｒで配置されている。各リードフレーム３は、２つのリードフレーム部分３４、３８を有している。換言すれば、リードフレームは、２つよりも多くのリードフレーム部分３４、３８を有することができる。
行Ｒに沿って、小さい方のリードフレーム部分３４が、接続条片６ｅを介してワンピースに、電気的に相互に接続されている。列Ｃに沿って、リードフレーム部分３４、３８が、接続条片６ａを介して、かつ選択的に、接続条片６ｂを介して相互に接続されている。行Ｒに沿って、選択的に、付加的に、機械的な接続が、接続条片６ｃを介して形成され得る。行Ｒおよび列Ｃの終端部には、それぞれ電気的なテストコンタクト２９ａ、２９ｂが存在している。角において選択的なさらなるテストコンタクト２９ｃを備えたリードフレームユニット２の周り縁部によって、テストコンタクト２９ａ、２９ｂが、接続条片６ｄを介して接触接続される。
図１Ａに示されているのとは異なり、テストコンタクト２９ａ、２９ｂは有利には、各列Ｃおよび行Ｒの終端部にも開始部にも位置することができる。この場合には、後に取り付けられるオプトエレクトロニクス半導体部品の四端子測定が可能である。同様に、示されているのとは異なり、接続条片６ａを、リードフレームユニット２のより良好な機械的な安定のために、列Ｃに沿って貫通して形成し、接続条片６ｅへと向かう、行Ｒに沿ったギャップによって分断しないことが可能である。
図１Ｂには、別のステップが概略的に示されている。はじめに、ボンディングワイヤーの形態で電気的な接続手段４が取り付けられる。接続手段４は、接続条片６ｅに橋をかけ、接続条片６ａを列Ｃに沿って電気的に相互に接続する。次に、注封体５０が作成される。これは図１Ｂに示されていない。注封体５０（図１Ｃを参照）を介して、リードフレーム部分３４、３８並びに接続条片が機械的に相互に接続される。
さらなるステップでは、接続条片、殊に接続条片６ｂ、６ｃの一部が分断される、および／または除去される。接続条片６ｄも同様である。図１Ａのように準備されたリードフレームユニット２の構成に応じて、このステップは選択的である。
さらなるステップにおいて、有利には注封体５０が作成された後、および、選択的な接続条片６ｂ、６ｃ、６ｄが除去された後、大きい方の第１のリードフレーム部分３８に、オプトエレクトロニクス半導体チップ８、有利には発光ダイオードチップが取り付けられる。これは例えばはんだ付けまたは接着を介して行われる。ボンディングワイヤー９を介して、発光ダイオードチップ８は、小さい方の、第２のリードフレーム部分３４と電気的に接続される。注封体５０を備えたリードフレームユニット２の平面図が図１Ｃに示されている。
図１Ｄには、図１Ｃにおける線Ｄ−Ｄに沿った断面が示されている。図１Ｃおよび１Ｄには、個別化領域１０が破線によって示されている。この個別化領域に沿って、個別化が例えば切断を用いて行われる。図１Ｄでは、テストコンタクト２９ａ、２９ｂが、例えばニードルコンタクトまたはポゴピンの形態のテスト工具９０を介して、一時的に、電気的に接触接続される。それぞれ個々に通電可能である行Ｒおよび列Ｃへのこの電気的な接続によって、複数の発光ダイオードチップ８はこの場合に、リードフレームユニット２内で、相互に依存せずに、電気的、熱的および／または光学的にテスト可能であり、特徴付け可能である。
リードフレームユニット２の別の実施形態は、斜視平面図で図２Ａに示されており、詳細図で図２Ｂに示されている。列Ｃに沿って、隣接されたリードフレームは接続条片６ｂによって相互に接続されている。接続条片６ａは、行Ｒに沿って延在している接続条片６ｅによって分断されて、列Ｃに沿って延在している。対角線方向において、接続条片６ｄが設けられている。全ての接続条片は有利には、リードフレーム部分３４、３８よりも薄い。接続条片の平均的な厚さは、殊に、リードフレーム部分３４、３８の平均厚さの３０％から７０％までである。接続条片６ａ、６ｅ、６ｆは、上面２５から、この上面２５に対向する下面２０まで達していない。接続条片６ｂ、６ｃ、６ｄは、下面２０と同一平面を成し、上面２５に達しない。図２Ａおよび２Ｂでは、接続条片６ａは、接続手段４を介して電気的に直列接続されている。
図２Ｃに示されたステップでは、注封体５０が取り付けられる。注封体５０は、接続手段４並びに全ての接続条片を覆う。図２Ｄには、既に作成されている注封体５０は図示されていない。下面２０に設けられている接続条片６ｂ、６ｃ、６ｄは、図２Ｄでは除去されている。これは例えば、フォトマスキングとその後のエッチングまたは切断、切り込み、研削またはビーム作用、例えばレーザアブレーションによる削剥を介して除去される。図２Ｄに示されたリードフレームユニット２の詳細図は、図２Ｅにも示されている。
図２Ｆに示されたステップでは、発光ダイオードチップ８とボンディングワイヤー９とが取り付けられる。図２Ｇには、個別化領域１０に沿った半導体部品１への個別化が、図示されている。接続条片６ａと接続手段４は、この個別化時にそれぞれ完全または部分的に除去される。
結果として得られた半導体部品１が、図２Ｈにおける斜視平面図において、および、図２Ｉにおける斜視下面図において示されている。リードフレーム部分３４、３８はそれぞれ、ハウジングボディ５の材料によって包囲されている。下面２０で、半導体部品１は表面実装可能である。発光ダイオードチップ８は、有利には、陥入部５８の中央に位置する。図示されたのとは異なり、陥入部５８の側壁が反射性材料によって、および／またはリードフレーム部分３４、３８の材料によって覆われていてもよい。
ハウジングボディ５の側面５４では、接続手段４が露出されており、側面５４の平面図で見て、ハウジングボディ５の材料によって包囲されている。接続手段４は、有利には、テスト中の、列Ｃおよび行Ｒへの接続の残存物である。完成した半導体部品１では、もはや、接続手段４は、電気的または機械的な機能を発揮しない。半導体部品１の下面２０では、複数の窪みが識別可能である。これらは側面５４に達している。これらの窪みは、接続条片６ｂ、６ｃ、６ｄの除去前に埋められた中空空間である。
図３および４では、接続条片６の少なくとも一部の除去および／または分断前の、リードフレームユニット２の別の実施例が、平面図で示されている。接続条片６並びにリードフレーム部分３４、３８およびテストコンタクト２９は、ワンピースであり、例えば、銅板から打ち抜きまたは切断を介して製造されている。列Ｃに沿ったおよび行Ｒに沿った、テストコンタクト２９の平均的な周期は、リードフレーム３の平均的な周期に相応する（図３を参照）。図４では、テストコンタクト２９の周期は、リードフレーム３のそれとは異なる。これによって、個々のリードフレーム３の寸法が異なる場合でも、リードフレームユニット２のテスト時のテストニードルまたはテストピンの同じラスタを使用することが可能になる。
個々のリードフレーム３の平均的な周期および／または平均的な水平方向寸法は例えば、他の全ての実施例においても同様に、１ｍｍから６ｍｍまでの間であり、殊に約２.５ｍｍである。個々の接続条片の平均的な幅は、例えば、約１００μｍである。接続手段４は、数十マイクロメートルの範囲の平均直径を有する金のボンディングワイヤーであり得る。
他の全ての実施例においても同様に、リードフレームユニット２は、例えば、約７０ｍｍ×２５０ｍｍの水平方向の寸法を有している。リードフレームユニット２は、上面２５でおよび／または下面２０で、部分的にまたは全面的に、ニッケル、パラジウム、金および／または銀によって、（これは多層でもよい）、コーティング可能である。上面２５に対して垂直なリードフレームユニット２の厚さは、有利には、１５０μｍから４００μｍまでの間であり、殊に約２００μｍである。
図５には、付加的な電気的な接続手段４を取り付けた後、接続条片６を分断した後、ならびに図５に示されていない注封体５０を取り付けた後のリードフレームユニット２の実施例が示されている。小さい方のリードフレーム部分３４には、それぞれ、静電放電による損傷からの保護するための保護ダイオード７が取り付けられている。列Ｃに沿った接続手段４ｂはそれぞれ、リードフレーム部分３４とは反対側の、保護ダイオード７の上面を介して、間接的にのみ、リードフレーム部分３４に取り付けられている。これによって、行Ｒと列Ｃとの間の短絡が避けられる。
図６には、オプトエレクトロニクス半導体部品１の別の実施例が、断面図で示されている。複数のリードフレームはそれぞれ、下面２０からおよび上面２５から、例えばエッチングによって処理されている。図６Ａでは、リードフレーム部分３４、３８は、下面２０でハウジングボディ５から突出している。図６Ｂでは、リードフレーム部分３４、３８は、下面２０で、ハウジングボディ５と同一平面を成している。
図６では、リードフレーム部分３４、３８およびハウジングボディ５は部分的に、傾斜した側面および／またはくぼみを、下面２０で有している。図示されたのとは異なり、リードフレーム部分３４、３８およびハウジングボディ５の側面が、平らで、下面２０に対して垂直に配向されていてもよい。
選択的に、発光ダイオードチップ８の上に、波長変換部材８２が取り付けられている。この波長変換部材８２を介して、発光ダイオードチップ８によって生成されたビームが部分的または完全に、別の波長のビームに変換される。陥入部５８は選択的に、充填物８５によって、部分的または完全に充填される。充填物８５を介して、半導体部品１の光学的な特性が調整可能であり得る。例えば充填物８５は、散乱粒子を含んでいる。図示されているのとは異なり、充填物８５が、レンズ状に形成されていてもよい。このような波長変換部材８２および／または充填物８５は、他の全ての実施例においても、設けることができる。
本願に記載された発明は、実施例に基づく説明に制限されない。むしろ、本発明は、新たな特徴並びに、殊に特許請求の範囲の特徴の組み合わせを含む、特徴の組み合わせを含む。これは、これらの特徴またはこれらの組み合わせ自体が、特許請求の範囲または実施例に明記されていない場合でも当てはまる。
本願は、ドイツ連邦共和国特許出願１０２０１１０５６７０８.９の優先権を主張し、その開示内容は本願に参照によって取り入れられている。

Claims (15)

  1. オプトエレクトロニクス半導体部品（１）の製造方法であって、当該方法は、
    ・複数のリードフレーム（３）を備えたリードフレームユニット（２）を、前記複数のオプトエレクトロニクス半導体部品（１）のために供給するステップと、
    ・前記各リードフレーム（３）の複数のリードフレーム部分（３４、３８）を機械的に相互に接続する注封体（５０）を、前記各オプトエレクトロニクス半導体部品（１）のハウジングボディ（５）のために作成するステップと、
    ・個別化の前に前記オプトエレクトロニクス半導体部品（１）を電気的にテストするステップとを有しており、
    ・前記リードフレームユニット（２）は複数のテストコンタクト（２９）を含んでおり、当該テストコンタクト（２９）は、前記リードフレームユニット（２）の上面（２５）で自由にアクセス可能であり、
    ・前記リードフレームユニット（２）の、当該上面（２５）に対向する下面（２０）は、前記オプトエレクトロニクス半導体部品（１）の表面実装用に設けられており、
    ・前記テストは、前記上面（２５）で前記テストコンタクト（２９）を少なくとも一時的に電気的に接触接続させることを含んでいる、
    ことを特徴とする、オプトエレクトロニクス半導体部品（１）の製造方法。
  2. 前記リードフレーム（３）はそれぞれ少なくとも２つまたは２つのリードフレーム部分（３４、３８）を含んでおり、前記リードフレーム部分（３４、３８）の少なくとも一部と前記テストコンタクト（２９）の少なくとも一部とは、リードフレームユニット（２）内で、接続条片（６）によって電気的に相互に接続されている、請求項１記載の方法。
  3. ・前記注封体（５０）を作成する前に、付加的な電気的接続手段（４）を、隣接する複数のリードフレーム（３）の間および／または隣接する複数のリードフレーム部分（３４、３８）の間に取り付けるステップと、
    ・前記注封体（５０）の作成後に、前記接続条片（６）の少なくとも一部を除去および／または分断するステップと、
    ・前記テスト後に、複数のオプトエレクトロニクス半導体部品（１）への個別化を行い、前記テストコンタクト（２９）を除去するステップと
    を付加的に含んでいる、請求項２記載の方法。
  4. 前記テストステップ時に、前記各リードフレーム（３）内の前記リードフレーム部分（３４、３８）を相互に直接的に電気的に接触接続させず、
    前記リードフレーム部分の第１のリードフレーム部分（３８）は、電気的に接続されて列（Ｃ）を成し、前記リードフレーム部分の第２のリードフレーム部分（３４）は電気的に接続されて行（Ｒ）を成し、
    隣接している複数の行（Ｒ）および隣接している複数の列（Ｃ）はそれぞれ、電気的に相互に絶縁されている、請求項１から３までのいずれか一項記載の方法。
  5. 前記行（Ｒ）の各々および前記列（Ｃ）の各々は、１つまたは２つの前記テストコンタクト（２９）を含んでいる、請求項４記載の方法。
  6. 前記リードフレーム部分（３４、３８）はそれぞれ、前記各行（Ｒ）および前記各列（Ｃ）の開始部分および／または終端部分において、１つのテストコンタクト（２９）と直接的に電気的に接続されている、請求項１から５までのいずれか一項記載の方法。
  7. ・静電放電による損傷に対する保護ダイオード（７）を取り付けるステップを付加的に有しており、
    前記注封体（５０）を作成する前に当該ステップを行い、次に前記保護ダイオード（７）を前記注封体（５０）によって覆い、
    ここで、前記保護ダイオード（７）を、各第２のリードフレーム部分（３４）上に前記列（Ｃ）に沿って取り付け、当該列（Ｃ）に沿って延在している前記接続手段（４）を、当該リードフレーム部分（３４）と直接的に電気的に接触接続させない、請求項１から６までのいずれか一項記載の方法。
  8. ・１つの前記リードフレーム（３）の１つの前記リードフレーム部分（３８）上、または、２つの前記リードフレーム部分（３４、３８）上にそれぞれ発光ダイオードチップ（８）を取り付けるステップを含んでおり、
    当該ステップを、前記注封体（５０）の作成後に行う、請求項１から７までのいずれか一項記載の方法。
  9. テスト時に、前記発光ダイオードチップ（８）および／または前記保護ダイオード（７）に行毎および列毎に、相互に依存せずに通電し、
    前記テストは四端子測定を含んでいる、または、前記テストは四端子測定である、請求項１から８までのいずれか一項記載の方法。
  10. 前記複数の接続手段（４）はボンディングワイヤーであり、
    当該複数の接続手段（４）の少なくとも一部を、個別化時に、部分的または完全に除去する、請求項１から９までのいずれか一項記載の方法。
  11. 隣接する２つの第１のリードフレーム部分（３８）の間、かつ、前記列（Ｃ）に沿って第１の接続条片（６ａ）を設け、
    前記第１の接続条片（６ａ）を前記個別化時に部分的または完全に除去し、
    前記接続手段（４）の少なくとも一部は、隣接する第１の接続条片（６ａ）同士を電気的に接続させる、請求項１から１０までのいずれか一項記載の方法。
  12. 前記リードフレーム部分（３４、３８）は、前記下面（２０）の平面図で見て、前記個別化後にもそれぞれ、前記注封体（５０）の材料によって包囲されている、請求項１から１１までのいずれか一項記載の方法。
  13. 前記各リードフレーム（３）はそれぞれ少なくとも２つまたは２つのリードフレーム部分（３４、３８）を含んでおり、前記リードフレーム部分（３４、３８）の一部と前記テストコンタクト（２９）の少なくとも一部は、前記リードフレームユニット（２）内で、接続条片（６）によって、電気的に相互に接続されているままであり、
    前記方法は付加的に、
    ・前記注封体（５０）を作成する前に、付加的な電気的接続手段（４）を、隣接するリードフレーム（３）間および隣接するリードフレーム部分（３４、３８）間に、取り付けるステップと、
    ・前記注封体（５０）を作成した後に、前記複数の接続条片（６）の少なくとも一部を除去する、または、分断するステップと、
    ・前記テスト後に、複数のオプトエレクトロニクス半導体部品（１）への個別化を行い、前記テストコンタクト（２９）を除去するステップとを有しており、
    前記接続手段（４）はそれぞれボンディングワイヤーであり、
    前記付加的な接続手段（４）の全てを、個別化時に、部分的または完全に除去する、請求項１から１２までのいずれか一項記載の方法。
  14. 複数のリードフレーム（３）を備えたオプトエレクトロニクス半導体部品（１）用のリードフレームユニット（２）であって、
    ・前記リードフレームユニット（２）はワンピースであり、
    ・前記リードフレーム（３）は前記リードフレームユニット（２）内で、マトリクス状に配置されており、
    ・各リードフレーム（３）が、１つのオプトエレクトロニクス半導体部品（１）用に設けられており、
    ・前記リードフレーム（３）は、それぞれ少なくとも１つの、第１のリードフレーム部分（３８）と、少なくとも１つの第２のリードフレーム部分（３４）とを含んでおり、
    ・少なくとも前記第１のリードフレーム部分（３８）は、その上に、発光ダイオードチップ（８）が取り付けられるように、設けられており、
    ・前記リードフレーム（３）は、少なくとも部分的に、電気的に相互に、接続条片（６）を介して接続されており、
    ・前記リードフレームユニット（２）は複数のテストコンタクト（２９）を有しており、
    ・前記テストコンタクト（２９）は、前記マトリクス状に配置されたリードフレーム（３）の外部で、それぞれ少なくとも、列（Ｃ）および行（Ｒ）の終端部および／または開始部に配置されており、
    ・前記テストコンタクト（２９）は導電性に、前記リードフレーム部分（３４、３８）と、前記マトリクスの縁部で接続されている、
    ことを特徴とするリードフレームユニット。
  15. オプトエレクトロニクス半導体部品（１）であって、
    ・少なくとも１つの第１のリードフレーム部分（３８）と少なくとも１つの第２のリードフレーム部分（３４）とを備えたリードフレーム（３）と、
    ・少なくとも、前記第１のリードフレーム部分（３８）上に固定されている、少なくとも１つの発光ダイオードチップ（８）と、
    ・前記リードフレーム部分（３４、３８）を機械的に相互に接続し、かつ、中に前記発光ダイオードチップ（８）が設けられている陥入部（５８）を有しているハウジングボディ（５）と、
    ・ボンディングワイヤーである少なくとも１つの電気的接続手段（４）とを有しており、
    前記リードフレーム部分（３４、３８）は主に、前記オプトエレクトロニクス半導体部品（１）の実装用に設けられている実装面（２０）で、前記ハウジングボディ（５）から突出している、または、前記ハウジングボディ（５）と同一平面を成しており、
    前記接続手段（４）は、前記ハウジングボディ（５）の少なくとも１つの側面（５４）で自由にアクセス可能であり、かつ、当該側面（５４）の平面図で見て、前記ハウジングボディ（５）の材料によって包囲されている、
    ことを特徴とするオプトエレクトロニクス半導体部品。
JP2014547866A 2011-12-20 2012-12-13 オプトエレクトロニクス半導体部品の製造方法 Expired - Fee Related JP5805331B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102011056708A DE102011056708A1 (de) 2011-12-20 2011-12-20 Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen, Leiterrahmenverbund und optoelektronisches Halbleiterbauteil
DE102011056708.9 2011-12-20
PCT/EP2012/075444 WO2013092395A1 (de) 2011-12-20 2012-12-13 Verfahren zur herstellung von optoelektronischen halbleiterbauteilen, leiterrahmenverbund und optoelektronisches halbleiterbauteil

Publications (2)

Publication Number Publication Date
JP2015501086A true JP2015501086A (ja) 2015-01-08
JP5805331B2 JP5805331B2 (ja) 2015-11-04

Family

ID=47429798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014547866A Expired - Fee Related JP5805331B2 (ja) 2011-12-20 2012-12-13 オプトエレクトロニクス半導体部品の製造方法

Country Status (4)

Country Link
US (1) US9231179B2 (ja)
JP (1) JP5805331B2 (ja)
DE (1) DE102011056708A1 (ja)
WO (1) WO2013092395A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017175024A (ja) * 2016-03-24 2017-09-28 パナソニックＩｐマネジメント株式会社 発光モジュール及び照明装置
JP2018519665A (ja) * 2015-07-16 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス装置およびオプトエレクトロニクス装置の製造方法
JP2018160664A (ja) * 2017-03-21 2018-10-11 聚積科技股▲ふん▼有限公司 故障検知装置、故障検知システム及び故障検知方法
WO2019160062A1 (ja) * 2018-02-16 2019-08-22 京セラ株式会社 多数個取り素子収納用パッケージおよび多数個取り光半導体装置
JP2020010022A (ja) * 2018-07-02 2020-01-16 ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＤｒ． Ｊｏｈａｎｎｅｓ Ｈｅｉｄｅｎｈａｉｎ Ｇｅｓｅｌｌｓｃｈａｆｔ Ｍｉｔ Ｂｅｓｃｈｒａｎｋｔｅｒ Ｈａｆｔｕｎｇ 位置測定装置のセンサーユニット用の光源を製作する方法及び位置測定装置
JP2021163881A (ja) * 2020-03-31 2021-10-11 日亜化学工業株式会社 発光装置及びその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012104882B4 (de) 2012-06-05 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und damit hergestelltes optoelektronisches Halbleiterbauteil
DE102013226721A1 (de) 2013-12-19 2015-06-25 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit asymmetrischen Trägerarmen
JP6435705B2 (ja) * 2013-12-27 2018-12-12 日亜化学工業株式会社 集合基板、発光装置及び発光素子の検査方法
JP2015230953A (ja) * 2014-06-04 2015-12-21 大日本印刷株式会社 樹脂付リードフレームおよびその製造方法、リードフレーム、ならびにｌｅｄパッケージおよびその製造方法
JP6395045B2 (ja) * 2014-11-18 2018-09-26 日亜化学工業株式会社 複合基板並びに発光装置及びその製造方法
DE102015107515A1 (de) * 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Verfahren zum Bearbeiten eines Leiterrahmens und Leiterrahmen
US9818656B1 (en) * 2017-05-23 2017-11-14 Nxp Usa, Inc. Devices and methods for testing integrated circuit devices
KR102479762B1 (ko) * 2018-03-06 2022-12-21 삼성전자주식회사 전기 소자용 기판 및 그 제조 방법
DE102020004863A1 (de) * 2020-08-10 2022-02-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches halbleiterbauteil und herstellungsverfahren
DE102022114825A1 (de) * 2022-06-13 2023-12-14 Ams-Osram International Gmbh Verfahren zur herstellung einer vielzahl optoelektronischer elemente und optoelektronisches element

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5785084A (en) * 1980-11-18 1982-05-27 Suwa Seikosha Kk Wiring of active matrix substrate
JPH0233185A (ja) * 1988-07-22 1990-02-02 Mitsubishi Cable Ind Ltd 発光ダイオード表示装置
JPH11242451A (ja) * 1998-02-25 1999-09-07 Stanley Electric Co Ltd Ｌｅｄ表示装置
JP2002314138A (ja) * 2001-04-09 2002-10-25 Toshiba Corp 発光装置
JP2006100746A (ja) * 2004-09-30 2006-04-13 Seiko Epson Corp 転写元基板及び半導体装置の製造方法
JP2008270444A (ja) * 2007-04-19 2008-11-06 Stanley Electric Co Ltd 光半導体デバイスおよびその製造方法
JP2010171218A (ja) * 2009-01-23 2010-08-05 Sony Corp 光学素子パッケージの製造方法
JP2010239105A (ja) * 2008-09-09 2010-10-21 Nichia Corp 光半導体装置及びその製造方法
WO2011093174A1 (ja) * 2010-01-29 2011-08-04 日本航空電子工業株式会社 Ｌｅｄデバイス、その製造方法、及び発光装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3777785D1 (de) * 1986-12-26 1992-04-30 Idec Izumi Corp Traegerband fuer elektronische bauteile und herstellungsverfahren.
DE10234978A1 (de) * 2002-07-31 2004-02-12 Osram Opto Semiconductors Gmbh Oberflächenmontierbares Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4205135B2 (ja) 2007-03-13 2009-01-07 シャープ株式会社 半導体発光装置、半導体発光装置用多連リードフレーム
US20080253064A1 (en) * 2007-04-10 2008-10-16 Wu Tse-Pin Supporting frame for diodes
US20080265248A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
US8679865B2 (en) * 2009-08-28 2014-03-25 Samsung Electronics Co., Ltd. Resin application apparatus, optical property correction apparatus and method, and method for manufacturing LED package
TW201118166A (en) 2009-09-24 2011-06-01 Chugai Pharmaceutical Co Ltd HLA class I-recognizing antibodies
KR101662038B1 (ko) * 2010-05-07 2016-10-05 삼성전자 주식회사 칩 패키지
JP2012023281A (ja) * 2010-07-16 2012-02-02 Nitto Denko Corp 発光装置の製法
JP2012028686A (ja) * 2010-07-27 2012-02-09 Nitto Denko Corp 発光装置の検査方法および発光装置の検査後の処理方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5785084A (en) * 1980-11-18 1982-05-27 Suwa Seikosha Kk Wiring of active matrix substrate
JPH0233185A (ja) * 1988-07-22 1990-02-02 Mitsubishi Cable Ind Ltd 発光ダイオード表示装置
JPH11242451A (ja) * 1998-02-25 1999-09-07 Stanley Electric Co Ltd Ｌｅｄ表示装置
JP2002314138A (ja) * 2001-04-09 2002-10-25 Toshiba Corp 発光装置
JP2006100746A (ja) * 2004-09-30 2006-04-13 Seiko Epson Corp 転写元基板及び半導体装置の製造方法
JP2008270444A (ja) * 2007-04-19 2008-11-06 Stanley Electric Co Ltd 光半導体デバイスおよびその製造方法
JP2010239105A (ja) * 2008-09-09 2010-10-21 Nichia Corp 光半導体装置及びその製造方法
JP2010171218A (ja) * 2009-01-23 2010-08-05 Sony Corp 光学素子パッケージの製造方法
WO2011093174A1 (ja) * 2010-01-29 2011-08-04 日本航空電子工業株式会社 Ｌｅｄデバイス、その製造方法、及び発光装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018519665A (ja) * 2015-07-16 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス装置およびオプトエレクトロニクス装置の製造方法
US10854783B2 (en) 2015-07-16 2020-12-01 Osram Oled Gmbh Optoelectronic arrangement and method for producing an optoelectronic arrangement
US11527678B2 (en) 2015-07-16 2022-12-13 Osram Oled Gmbh Optoelectronic arrangement and method for producing an optoelectronic arrangement
JP2017175024A (ja) * 2016-03-24 2017-09-28 パナソニックＩｐマネジメント株式会社 発光モジュール及び照明装置
JP2018160664A (ja) * 2017-03-21 2018-10-11 聚積科技股▲ふん▼有限公司 故障検知装置、故障検知システム及び故障検知方法
WO2019160062A1 (ja) * 2018-02-16 2019-08-22 京セラ株式会社 多数個取り素子収納用パッケージおよび多数個取り光半導体装置
JPWO2019160062A1 (ja) * 2018-02-16 2021-02-12 京セラ株式会社 多数個取り素子収納用パッケージおよび多数個取り光半導体装置
JP7072045B2 (ja) 2018-02-16 2022-05-19 京セラ株式会社 多数個取り素子収納用パッケージおよび多数個取り光半導体装置
JP2020010022A (ja) * 2018-07-02 2020-01-16 ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＤｒ． Ｊｏｈａｎｎｅｓ Ｈｅｉｄｅｎｈａｉｎ Ｇｅｓｅｌｌｓｃｈａｆｔ Ｍｉｔ Ｂｅｓｃｈｒａｎｋｔｅｒ Ｈａｆｔｕｎｇ 位置測定装置のセンサーユニット用の光源を製作する方法及び位置測定装置
JP7328798B2 (ja) 2018-07-02 2023-08-17 ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 位置測定装置のセンサーユニット用の光源を製作する方法及び位置測定装置
JP2021163881A (ja) * 2020-03-31 2021-10-11 日亜化学工業株式会社 発光装置及びその製造方法
JP7319551B2 (ja) 2020-03-31 2023-08-02 日亜化学工業株式会社 発光装置

Also Published As

Publication number Publication date
JP5805331B2 (ja) 2015-11-04
US20140299911A1 (en) 2014-10-09
US9231179B2 (en) 2016-01-05
DE102011056708A1 (de) 2013-06-20
WO2013092395A1 (de) 2013-06-27

Similar Documents

Publication Publication Date Title
JP5805331B2 (ja) オプトエレクトロニクス半導体部品の製造方法
JP5908115B2 (ja) オプトエレクトロニクス半導体素子の製造方法、導体フレーム結合体及びオプトエレクトロニクス半導体素子
US9780271B2 (en) Method for producing optoelectronic semiconductor components, arrangement and optoelectronic semiconductor component
US6710430B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
US7514293B2 (en) Method of manufacturing a semiconductor device
US6674154B2 (en) Lead frame with multiple rows of external terminals
JP5634033B2 (ja) 樹脂封止型半導体装置とその製造方法
JP2009194059A (ja) 半導体装置及びその製造方法
US8431949B2 (en) Semiconductor light emitting device and method for manufacturing the same
KR20120080377A (ko) 발광소자 패키지 및 그 제조방법
JP2017183620A (ja) リードフレーム、パッケージ及び発光装置、並びにこれらの製造方法
US20070077732A1 (en) Semiconductor device and a manufacturing method of the same
US11069599B2 (en) Recessed lead leadframe packages
KR20120048995A (ko) 발광소자 패키지 제조방법 및 발광소자 패키지 제조용 프레임
JP2017069342A (ja) Ｌｅｄパッケージ及び多列型ｌｅｄ用リードフレーム、並びにそれらの製造方法
US7732259B2 (en) Non-leaded semiconductor package and a method to assemble the same
JP3967314B2 (ja) 発光素子
KR20050035638A (ko) 고출력 엘이디패키지 제작방법 및 이를 이용한 고출력엘이디패키지
JP3707926B2 (ja) リードフレーム、半導体装置および半導体装置の製造方法
KR101478759B1 (ko) 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법
EP3916933A2 (en) Semiconductor side emitting laser leadframe package and method of producing same
JP2006229263A (ja) 半導体装置
KR20090095956A (ko) 고출력 발광다이오드 패키지용 리드 프레임의 제조방법 및리드 프레임
US9984980B2 (en) Molded lead frame device
KR20130122362A (ko) 발광장치 제조방법 및 발광장치 제조용 프레임 기판

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140718

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140718

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150901

R150 Certificate of patent or registration of utility model

Ref document number: 5805331

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees