JP3967314B2 - 発光素子 - Google Patents

発光素子 Download PDF

Info

Publication number
JP3967314B2
JP3967314B2 JP2003414222A JP2003414222A JP3967314B2 JP 3967314 B2 JP3967314 B2 JP 3967314B2 JP 2003414222 A JP2003414222 A JP 2003414222A JP 2003414222 A JP2003414222 A JP 2003414222A JP 3967314 B2 JP3967314 B2 JP 3967314B2
Authority
JP
Japan
Prior art keywords
lead
light emitting
die pad
emitting element
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003414222A
Other languages
English (en)
Other versions
JP2004104153A (ja
Inventor
慎一 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2003414222A priority Critical patent/JP3967314B2/ja
Publication of JP2004104153A publication Critical patent/JP2004104153A/ja
Application granted granted Critical
Publication of JP3967314B2 publication Critical patent/JP3967314B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Description

本発明は発光素子チップなどの半導体チップがボンディングされ、発光素子や半導体装置を組み立てる際に用いられるリードフレームに工夫が施された発光素子に関する。さらに詳しくは、発光素子チップや半導体チップとリード端子とをワイヤボンディングする場合に、チップがボンディングされるリード端子とチップの電極端子にワイヤボンディングされるワイヤとが接触しないように工夫が施された発光素子に関する。
たとえば発光ダイオード(以下、LEDという)のチップはそのpn接合部で発光し、表面だけではなく、裏面や側面からも光が放射される。この側面から放射される光も有効に利用するため、LEDチップは通常凹面形状にされたパラボラ内にボンディングされる。これらの発光素子は最近では組立工程の容易さおよびコストダウンの点から薄い板状体から形成されたリードフレームを用いて製造される。リードフレームは通常0.2〜0.4mm程度の薄い板材からなっており、図3に斜視図およびそのB4−B4線断面図が示されるように、薄い板材が打ち抜かれてダイパッド1やリード4が形成される際に、同時にダイパッド1の中心部を板材ごと下側に押し下げる成形により凹部(パラボラ)20が形成されている。そしてその凹部20にLEDチップ3がダイボンディングされ、リード4の端部とワイヤ5により電気的に接続されている。その後図示しない透明樹脂などにより被覆されて発光素子が形成される。
従来のダイパッド1に凹部20を形成する場合、前述のように、板材ごと押し下げる成形がなされている。そのため、板材が薄いといえども板材にストレスがかかり、凹部20の周囲やその近傍に変形が生じやすい。その結果、LEDチップ3の電極端子とリード4とを電気的に接続するワイヤ5がダイパッド1の端部と接触しやすい(図3(b)のA参照)という問題がある。
さらに、ダイパッド1の凹部内にLEDチップ3をマウントしてその表面の電極と他のリードとをワイヤボンディングすると、LEDチップ3表面と他のリード4の表面とが殆ど同一面になるため、ワイヤがLEDチップ3をボンディングしたリード1の端部と接触しやすいという問題がある。また、LEDチップと他の半導体チップなど、複数の半導体チップをマウントする場合で、その高さ(厚さ)が異なると、ワイヤボンディングをする場合の画像認識のときに焦点のずれによりボンディング位置がずれるなどの不都合が発生するという問題がある。
本発明はこのような問題を解決し、LEDチップを凹部内にボンディングすることによりLEDチップ表面とワイヤボンディングするリード表面との差が小さくても、ワイヤボンディングがLEDチップをボンディングするリードと接触しないようにすると共に、ワイヤボンディングの際の画像認識を正確に行うことができる構造の発光素子を提供することを目的とする。
本発明の発光素子は、板状体の裏面が平らで表面側に凹部が形成されたダイパッドと、該ダイパッドの凹部にボンディングされた発光素子チップと、前記ダイパッドと隣接して設けられたリードと、前記発光素子チップの電極端子と前記リードの端部とを電気的に接続するワイヤとからなり、前記ワイヤは、その一端部が前記発光素子チップ上で垂直に延びるようにボンディングされ、他端部が前記隣接するリード側に延ばされて該リードの表面上にボンディングされ、前記凹部の側壁は欠落することなく全周に亘って形成され、かつ、前記ダイパッドの前記リード側の端部に切欠部が形成されている。
本発明の発光素子によれば、切欠部が形成されていることにより、LEDチップの電極端子とワイヤボンディングされるリードとがほぼ同じ高さの状態でワイヤボンディングされ、ワイヤ5が少々垂れ下がってもワイヤとLEDチップがボンディングされるダイパッドとが接触することがない。その結果、ショート不良が発生することがなく、高品質で信頼性の高い発光素子が得られる。
つぎに、図面を参照しながら本発明の発光素子について説明をする。
図1の(a)は本発明の発光素子でチップのボンディングを終わった状態の斜視説明図、(b)はそのB2−B2線断面説明図、(c)はそのリードフレームの製造工程の要部の断面説明図である。
図1において、1はダイパッドで、その中心部に凹部2が形成されており、その凹部2内にLEDチップ3がダイボンディングされると共に、その一方の電極がリード4の端部とワイヤ5により接続されている。図1では発光素子の1個分だけが図示されているが、このボンディングがなされる状態では、このダイパッド1およびリード4の部分がたくさん連結されたリードフレームの状態になっており、この後、透明なエポキシ樹脂などにより被覆されてリードフレームから切り離されることにより発光素子が大量に製造される。
本発明による発光素子のリードフレームは、リードフレームのダイパッド1の中心部に形成される凹部2を、まずエッチングにより板状体の一部をえぐり取ることにより貫通しないエッチング穴2aを形成し、その後金型により整形してきれいなパラボラ形状にすることより形成されている。さらに、LEDチップ3の電極端子とリード4とを連結するワイヤ5の下のダイパッド1の端部、すなわちリード4と隣接するダイパッド1の部分の端部に切欠部6が形成されていることに特徴がある。
このように切欠部6が形成されていることにより、LEDチップ3の電極端子とリード4とがほぼ同じ高さの状態でワイヤ5により連結されてワイヤ5が少々垂れ下がってもワイヤ5とダイパッド1とが接触することがない。その結果、ショート不良が発生することがなく、信頼性の高い発光素子が得られる。この切欠部6の形成は発光素子に限らず、他の半導体装置についても同様の効果がある。
そして、凹部2に関しては、板状体の一部をエッチングすることにより凹部2を形成しているため、リードフレームの下側に突出することがなく、裏面は平らでダイボンディングやワイヤボンディングをする場合、リードフレームを各素子共用のボンディング用機台に載置することにより簡単にボンディングをすることができる。この場合、板材の一部をエッチングすることなく、直接金型で押し潰して裏面に突出させないで凹部を形成することもできるが、凹部の肉が周辺に移動しリードフレームが一層変形し、また歪みが残り後からも変形し、ワイヤボンディングに支障を来す。また、機械加工や放電加工により板状体の一部を削りとることにより凹部を形成すれば金型整形をしなくてもきれいな形状のパラボラを形成することができるが、これらの加工はコストアップとなるため大量生産品には採用できない。
このリードフレームを製造するには、図1(c)に示されるように、まず板状体10の状態で、ダイパッド1が形成される部分に塩化第二鉄溶液などのエッチング液によりエッチングを施し、たとえば0.25mm程度の厚さの板材の70%程度の厚さを除去し、エッチング穴2aおよび切欠部6を形成する。このエッチング穴2aおよび切欠部6は、その部分のマスクに開口部を形成しておいてエッチング液に浸漬するだけで同時にエッチングされ、切欠部6を形成するのに余計な工数を必要とするこよなく簡単に形成される。その後、板状体10からダイパッド1やリード4を形成するためのパンチングの際に、エッチング穴2aを金型22により整形して底面が平らな凹部2とすることにより形成する。ここで、切欠部6の形状は余り問題にならないため、切欠部6を金型整形する必要はない。その結果、金型22で凹部2が形成されても整形だけで板状体10の変形は殆どなく、したがって歪みも殆ど生じない。
本発明の発光素子を製造するには、このリードフレームを用いて前述のように、ダイパッド1の凹部2内にLEDチップ3をダイボンディングし、ワイヤボンディングをし、さらにLEDチップ3およびリード4の端部部分を透明樹脂で被覆することにより発光素子を形成することができる。
図2は半導体装置を製造する一工程の説明図である。図2はたとえば複数のICチップ(以下、単にICという)7、8などを同じパッケージ内に組み込むため、同じリードフレーム上に異なる高さのIC7、8をボンディングする半導体装置の例で、リードフレームの一部を予めエッチングしておくことによりIC7、8の高さを実質的に同じ高さにするものである。すなわち、ダイボンディング後にワイヤボンディングをする場合に、画像認識によりボンディング位置を特定するが、IC7、8の表面同士で高さが異なると焦点距離が異なり、ボケにより位置ずれが生じやすいという問題がある。
しかし、本発明では高さが高いIC7がボンディングされるダイパッド9にあらかじめ凹部12を形成しておくことにより、図2(b)に(a)のB3−B3断面図が示されるように、IC7、8の表面を実質的に同じ高さに合わせることができ、ボンディング時の画像認識の不都合をなくしたものである。たとえばIC7の高さが0.4mmで、IC8の高さが0.23mmでリードフレームの板厚が0.25mmの場合、IC7、8の表面の高さはリードフレームの底面からそれぞれ0.65mmおよび0.48mmと0.17mmの高さの差がある。このIC7の方のダイパッド9をエッチングにより0.18mm程度除去して凹部12を形成すればIC7、8の表面の高さをほぼ同じ高さにすることができる。
この凹部12の形成は、図1に示されるパラボラのための凹部2と同様に、予めエッチングをしておき、リードフレームの打抜き形成の際に金型で整形をすることにより簡単に形成することができる。なお、この例では光を反射させるパラボラにする必要がないため、図2に示されるように、ダイパッド9に打ち抜く際に凹部の側壁をなくして、ダイパッド9の端面が薄いままで終端していても構わない。また、その意味で金型による完全な整形がなされていなくてもよい。図2において、11はIC8側のダイパッド、13はIC7の電極端子と接続されるリード、14はIC7の電極端子とリード13とを電気的に接続するワイヤである。
本発明の発光素子およびリードフレームの製法を説明する図である。 複数の半導体チップの表面がほぼ同一面になるように配列する構成例を示す図である。 従来の発光素子のダイパッド部の形状を示す図である。
符号の説明
1 ダイパッド
2 凹部
2a エッチング穴
3 LEDチップ
4 リード
5 ワイヤ
6 切欠部

Claims (1)

  1. 板状体の裏面が平らで表面側に凹部が形成されたダイパッドと、該ダイパッドの凹部にボンディングされた発光素子チップと、前記ダイパッドと隣接して設けられたリードと、前記発光素子チップの電極端子と前記リードの端部とを電気的に接続するワイヤとからなり、前記ワイヤは、その一端部が前記発光素子チップ上で垂直に延びるようにボンディングされ、他端部が前記隣接するリード側に延ばされて該リードの表面上にボンディングされ、前記凹部の側壁は欠落することなく全周に亘って形成され、かつ、前記ダイパッドの前記リード側の端部に切欠部が形成されてなる発光素子。
JP2003414222A 2003-12-12 2003-12-12 発光素子 Expired - Fee Related JP3967314B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003414222A JP3967314B2 (ja) 2003-12-12 2003-12-12 発光素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003414222A JP3967314B2 (ja) 2003-12-12 2003-12-12 発光素子

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP03966196A Division JP3571450B2 (ja) 1996-02-27 1996-02-27 リードフレームの製法および発光素子の製法

Publications (2)

Publication Number Publication Date
JP2004104153A JP2004104153A (ja) 2004-04-02
JP3967314B2 true JP3967314B2 (ja) 2007-08-29

Family

ID=32291204

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003414222A Expired - Fee Related JP3967314B2 (ja) 2003-12-12 2003-12-12 発光素子

Country Status (1)

Country Link
JP (1) JP3967314B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019700A (ja) 2004-06-03 2006-01-19 Denso Corp 半導体装置
TWI248218B (en) 2004-12-31 2006-01-21 Ind Tech Res Inst Light-emitting diode package structure and fabrication method thereof
JP2006261302A (ja) * 2005-03-16 2006-09-28 Rohm Co Ltd 光通信モジュール
KR100998233B1 (ko) 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 led 패키지
CN107958948A (zh) * 2017-12-28 2018-04-24 广东晶科电子股份有限公司 一种led发光二极管及其制作方法

Also Published As

Publication number Publication date
JP2004104153A (ja) 2004-04-02

Similar Documents

Publication Publication Date Title
US7838973B2 (en) Semiconductor device
US7429500B2 (en) Method of manufacturing a semiconductor device
KR101131353B1 (ko) 반도체 장치
US20070108563A1 (en) Semiconductor device
JP2011146524A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2007189150A (ja) 低背ledデバイス用リードフレーム及びその製造方法
US8592962B2 (en) Semiconductor device packages with protective layer and related methods
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
CN1457094A (zh) 半导体器件及其制造方法
JP4615282B2 (ja) 半導体パッケージの製造方法
JP3838571B2 (ja) 固体撮像装置の製造方法
JP2010251493A (ja) 半導体発光装置用リードフレーム及び半導体発光装置
KR100644180B1 (ko) 고체 촬상 장치
JP3967314B2 (ja) 発光素子
KR101078028B1 (ko) 발광 소자 패키지 및 발광 소자 패키지용 리드 프레임
JP3571450B2 (ja) リードフレームの製法および発光素子の製法
JP5066971B2 (ja) モールドパッケージの実装構造
JP2002076234A (ja) 樹脂封止型半導体装置
KR100940760B1 (ko) 반도체 패키지
US20050189625A1 (en) Lead-frame for electonic devices with extruded pads
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
JP2005142334A (ja) プリモールド型の半導体パッケージ及びこれを用いた半導体装置
KR100378277B1 (ko) 반도체장치
KR20010087444A (ko) 적층형 비엘피 패키지 및 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070123

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070515

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070530

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees