JP2015142114A - 固体撮像装置 - Google Patents

Abstract

【課題】 本発明は画素に付加容量を有する構成において、画素ごとの付加容量値のばらつきが低減された固体撮像装置を提供することを目的とする。
【解決手段】 本発明は、活性領域内に第１の方向に沿って順に配された同導電型の第３、第１、第２及び第４半導体領域と、それぞれの半導体領域の間の活性領域上に絶縁部材を介して設けられ、第１の方向に沿って順に配された、互いに電気的に分離された第１、第２及び第３導電パターンとを有し、
第１半導体領域、第１導電パターン及び第３半導体領域が転送トランジスタを構成し、第１半導体領域、第２導電パターン及び第２半導体領域が付加容量を構成し、第２半導体領域、第３導電パターン及び第４半導体領域がリセットトランジスタを構成することを特徴とする撮像装置。
【選択図】 図１

Description

本発明は固体撮像装置に関する。

従来技術としてダイナミックレンジを拡大するためにフローティングディフュージョン（以下、ＦＤ）に付加容量を接続する構成が知られている。

特許文献１は、高感度画素が高照度領域において、他の画素より低照度で飽和し、ダイナミックレンジが制限されることに対し、容量結合トランジスタと付加容量を挿入している。これにより、容量の分割を可能にし、容量値を調整することで高照度側のダイナミックレンジの拡大を図っている。

特開２０１０−３９９５号公報

特許文献１では、ＦＤと容量結合トランジスタを構成する半導体領域とが同一活性領域に配されている。そしてリセットトランジスタは別の活性領域に配されている。

本発明者らの検討によれば、このような素子レイアウトとした場合には、付加容量の容量値が画素ごとにばらつく恐れがあることが分かった。

本発明は上記課題に鑑みなされたものであり、画素に付加容量を有する構成において、画素ごとの付加容量値のばらつきが低減された固体撮像装置を提供することを目的とする。

本発明は、光電変換部と、増幅トランジスタと、光電変換部の信号を増幅トランジスタの入力ノードに転送する転送トランジスタと、入力ノードに対し、接続、非接続状態のいずれかを切り替え可能な付加容量と、入力ノードの電位を所定の電位とするリセットトランジスタとを有する画素を複数有する撮像装置であって、画素の各々は、基板上に設けられた活性領域内に第１の方向に沿って順に配された同導電型の第３、第１、第２及び第４半導体領域と、それぞれの半導体領域の間の活性領域上に絶縁部材を介して設けられ、第１の方向に沿って順に配された、互いに電気的に分離された第１、第２及び第３導電パターンとを有し、第１半導体領域、第１導電パターン及び第３半導体領域が転送トランジスタを構成し、第１半導体領域、第２導電パターン及び第２半導体領域が付加容量を構成し、第２半導体領域、第３導電パターン及び第４半導体領域がリセットトランジスタを構成することを特徴とする。

本発明によれば、付加容量値の画素ごとのばらつきを低減することが可能となる。

本発明に係る固体撮像装置の画素の等価回路図の一例である。 本発明に係る固体撮像装置のタイミング図の一例である。 本発明の第１の実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。 本発明の第１の実施例に係る固体撮像装置である図３のＡ−Ａ’線に沿った断面における構造を模式的に示す断面図である。 固体撮像装置の製造プロセスフローの一例を示した図である。 本発明の固体撮像装置を構成する部材の配置の一例として２×２画素を模式的に示した平面図である。 従来技術に係る固体撮像装置を構成する部材の配置の一例として２×２画素を模式的に示した平面図である。 本発明の第２の実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。 本発明の第３の実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。 本発明の第４の実施例に係る固体撮像装置の画素の等価回路図の一例である。 本発明の第４の実施例に係る固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。 本発明の第５の実施例に係る固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。

（実施例１）
図１に本実施例の固体撮像装置の画素の等価回路の一例を示す。ここでは１画素のみを示すが、固体撮像装置においては、複数の画素が２次元状に配置され、画素配列を構成している。本実施例では、信号電荷は電子とし、各トランジスタはＮ型のトランジスタとして説明する。ただし、導電型はこれに限られるものではなくＰ型のトランジシタを用い、信号電荷としてホールを用いてもよい。これらは、実施例１以降の実施例においても同様である。

光電変換部は、光電変換により、入射光量に応じた量の電荷対を生じさせ、電子を蓄積する。例えばここでは光電変換部として、フォトダイオード１０２を用いている。

転送部は光電変換部の電子を転送する。例えばここでは転送部として転送トランジスタ１０３を用いている。転送トランジスタ１０３のゲートには制御パルスｐｔｘが供給され、オン状態、オフ状態が切り替えられる。転送トランジスタ１０３は後述の増幅トランジスタの入力ノードに光電変換部の信号を転送する。

電荷保持部１０４は光電変換部で生じ、転送部により転送された電子を保持する。電荷保持部１０４は、半導体基板に配された浮遊拡散領域を含む容量により構成される。浮遊拡散領域はＮ型の半導体領域により構成される。

画素増幅部は、転送部により転送された電子に基づく信号を増幅して出力する。例えばここでは、画素増幅部として増幅トランジスタ１０５を用いている。増幅トランジスタ１０５のゲートは、浮遊拡散領域に電気的に接続されている。増幅トランジスタ１０５のドレインには所定の電圧が供給されている。このような接続関係によれば、増幅トランジスタ１０５は、不図示の電流源とともにソースフォロア回路を構成することができる。そして浮遊拡散領域に転送された電子は、その量に応じた電圧値に変換され、その電圧値に応じた電気信号が増幅トランジスタ１０５を介して画素外へ出力される。したがって浮遊拡散領域及び増幅トランジスタ１０５のゲートにより構成される電気的なノードは、増幅トランジスタ１０５の入力ノードである。そしてこの入力ノードは電荷電圧変換部を構成している。

画素リセット部は、少なくとも浮遊拡散領域の電位を所定の電位に設定する。例えばここでは、画素リセット部として、リセットトランジスタ１０６を用いている。リセットトランジスタ１０６のソースは、後述する付加容量１０８を介して増幅トランジスタ１０５のゲート及び浮遊拡散領域に電気的に接続されている。リセットトランジスタ１０６のドレインには所定の電圧が供給されている。このため、リセットトランジスタ１０６により、増幅トランジスタ１０５のゲート及び浮遊拡散領域の電位を所定の電位に設定することができる。また、リセットトランジスタ１０６と転送トランジスタ１０３とのオン期間を一部重ならせることにより、光電変換部の電位を基準電位に設定することができる。リセットトランジスタ１０６のゲートには、制御パルスｐｒｅｓが供給され、リセットトランジスタ１０６のオン状態、オフ状態が切り替えられる。

選択部は画素信号の出力線１０９への出力を制御する。この選択部により、１つの出力線１０９に対して複数設けられている画素の信号を１画素ずつもしくは複数画素ずつ出力させることができる。例えばここでは、選択部として選択トランジスタ１０７を用いている。選択トランジスタ１０７のドレインは、増幅トランジスタ１０５のソースに接続され、選択トランジスタ１０７のソースは出力線１０９に接続されている。本実施例の構成に代えて、選択トランジスタ１０７を増幅トランジスタ１０５のドレインと、所定の電圧が供給されている電圧配線との間に設けてもよい。いずれの場合も、選択トランジスタ１０７は、増幅トランジスタ１０５と信号線１０９との電気的導通を制御する。選択トランジスタ１０７のゲートには、制御パルスｐｓｅｌが供給され、選択トランジスタ１０７のオン状態、オフ状態が切り替えられる。

付加容量１０８は、増幅トランジスタ１０５の入力ノードに対し、接続状態、非接続状態を切り替え可能な構成となっている。ここでは、付加容量１０８として、ソース、ドレインのうちの一方が、浮遊拡散領域に接続されたトランジスタを用いている。このトランジスタのゲートに供給される制御パルスｐＦＤＩＮＣにより、そのゲート下に形成されるチャネルを含む領域を容量として用いるか否かを切り替えることができる。このような切替動作により、増幅トランジスタ１０５の入力ノード、すなわち、電荷保持部１０４に付加される容量値を変化させることが可能である。付加容量１０８を電荷保持部１０４に付加して、容量値を増大させた場合には、電荷保持部１０４で保持可能な電子数を増加させることが可能となる。つまり電荷保持部１０４における信号のダイナミックレンジを向上させることが可能となる。また、付加容量１０８を電荷保持部１０４に付加させない場合には、電荷保持部１０４における電荷電圧変換効率が向上する。つまり、少ない電子数であっても変換された後の電圧振幅が大きくなるため、低照度における感度を向上させることが可能となる。これらを読出しモードに応じて切り替えて用いることで、多様な被写体の撮影を可能とする。

次に図１の撮像装置の駆動に関して図２を用いて説明する。図２においてｐＳＥＬは図１の選択トランジスタの制御パルスｐｓｅｌを示し、ｐＲＥＳは図１のリセットトランジスタの制御パルスｐｒｅｓを示す。また、ｐＴＸは図１の転送トランジスタの制御パルスｐｔｘを示し、ｐＦＤＩＮＣは図１の浮遊拡散領域に接続されたトランジスタの制御パルスｐＦＤＩＮＣを示す。ｐＦＤＩＮＣはローレベルで付加容量が電荷保持部に付加された状態となり、ハイレベルで付加されない状態となる。ｐＦＤＩＮＣを除く制御パルスはハイレベルのパルスで素子が導通状態になる。

本図の実線は付加容量が付加される画素、もしくは付加容量が付加されるモードにおける制御パルスを示しており、点線は、付加容量が付加されない画素、もしくは非選択状態の画素、もしくは付加容量が付加されないモードにおける制御パルスを示している。

まず時刻Ｔ＝ｔ１において、制御パルスｐＳＥＬがハイレベルになる。また、制御パルスｐＲＥＳ及びｐＦＤＩＮＣがハイレベルであり、電荷保持部を構成する浮遊拡散領域の電位が基準電位になる。次に時刻Ｔ＝ｔ２において、制御パルスｐＦＤＩＮＣがローレベルになる。これにより、付加容量１０８が電荷保持部１０４に付加される状態となる。また、ｐＲＥＳがハイレベルであることから、電荷保持部１０４及び付加容量１０８が基準電位となる。次に時刻Ｔ＝ｔ３において、制御パルスｐＲＥＳがローレベルとなり、電荷保持部１０４及び付加容量の電位のリセット動作が完了する。時刻Ｔ＝ｔ４において、制御パルスｐＴＸがハイレベルになる。この時、光電変換部と電荷保持部１０４が導通し、光電変換部の電子が電荷保持部１０４に転送される。ｐＦＤＩＮＣがローレベルで付加容量が電荷保持部に付加された状態であるため、転送された電子は電荷保持部及び付加容量にて蓄積される。時刻Ｔ＝ｔ５において、制御パルスｐＴＸがローレベルになる。これにより、光電変換部と電荷保持部１０４が遮断される。時刻Ｔ＝ｔ６において、制御パルスｐＦＤＩＮＣがハイレベルになる。これにより、付加容量が電荷保持部に付加されない状態となる。時刻Ｔ＝ｔ７において、制御パルスｐＲＥＳがハイレベルとなることで、電荷保持部１０４の電位がリセットされる。期間Ｔ５−Ｔ８において、出力線１０９の電圧を信号（光信号）として用いることで、付加容量が付加された状態の画素の信号を画像信号として用いることが可能となる。

更に、必要に応じて、期間Ｔ３−Ｔ４において、出力線１０９の電圧を信号として用いることで、画素のノイズ信号を得ることが可能となる。このノイズ信号と前述の光信号との差分を取ることでノイズを低減することが可能となる。

制御パルスｐＳＥＬを常にハイレベルにしたままとしているが、信号を読み出す期間だけオン状態とするのでもよい。

このようにして電荷保持部１０４に容量が付加されることで容量値を切り替えることが可能となる。更には、各画素毎に読出しモードを切り替えてもよい。この場合には、例えばカラーフィルタを用いたセンサの場合には色ごとに、付加される容量値を切り替えてもよい。

図３は図１に例示した固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。

活性領域２０１Ａ、２０１Ｂは、その周囲を素子分離部２００に囲まれた領域であり、画素の各構成要素のうちの少なくとも一部が配される領域である。活性領域２０１Ａ、２０１Ｂは素子分離部２００により互いに分離されている。各活性領域には複数のＮ型の半導体領域が配されている。また各活性領域２０１Ａ、２０１Ｂの上部には絶縁部材を介して、複数の導電パターンが配置されており、複数の導電パターンの各々は互いに電気的に分離されている。これら導電パターンは、後述するように各トランジスタのゲート電極、もしくは付加容量の一部を構成する部材である。

本実施例では、活性領域２０１Ａ内及びその上部に絶縁部材を介して配される導電パターンにより、図１に示すフォトダイオード１０２、転送トランジスタ１０３、付加容量１０８、リセットトランジスタ１０６が構成される。また、活性領域２０１Ｂ内及びその上部に絶縁部材を介して配される導電パターンにより、図１に示す増幅トランジスタ１０５、選択トランジスタ１０７のソース領域及びドレイン領域が構成される。

はじめに活性領域２０１Ａに関して説明する。

活性領域２０１Ａには、Ｎ型半導体領域２０２、２０４、２０６、２０８が配される。これらＮ型半導体領域２０２、２０４、２０６、２０８は紙面上部から下部に向かう方向（第１の方向）に沿ってこの順で配されている。また活性領域２０１Ａ上には、絶縁部材を介して導電パターン２０３、２０５、２０７が配されている。これら導電パターン２０３、２０５、２０７も同様に第１の方向に沿ってこの順で配されている。そして、平面視において、Ｎ型半導体領域２０２（第３半導体領域）、導電パターン２０３（第１導電パターン）、Ｎ型半導体領域２０４（第１半導体領域）、導電パターン２０５（第２導電パターン）、Ｎ型半導体領域２０６（第２半導体領域）、導電パターン２０７（第３導電パターン）、Ｎ型半導体領域２０８（第４半導体領域）が第１の方向（所定の方向）に沿ってこの順で配されている。ここで、各導電パターン及び各Ｎ型半導体領域は平面視した際に一部が重なっていてもよい。しかし、平面視した際に一方が他方にすべて包含されるような位置関係であってはならない。また、平面視した際に、各導電パターン及び各Ｎ型半導体領域は、それらの間に他の導電パターン、他のＮ型半導体領域が配されない方が好ましい。ただし、各導電パターン間に、絶縁部材及び／または各Ｎ型半導体領域と電気的に接続されたコンタクトプラグが配されてもよい。また、各Ｎ型半導体領域間にはＰ型半導体領域が配されてもよいし、各Ｎ型半導体領域に比べて不純物濃度の低いＮ型半導体領域が配されていてもよい。

よって、言い換えると、活性領域２０１Ａ上に絶縁部材を介して第１の方向に沿って配された、第１導電パターン２０３と、第２導電パターン２０５と、第３導電パターン２０７とを有している。そして、第１導電パターン２０３と第２導電パターン２０５との間の活性領域２０１Ａ内に、第１半導体領域２０４が配されている。更に、第２導電パターン２０５と第３導電パターン２０７との間の活性領域内に、第２半導体領域２０６が配されている。加えて、第１導電パターン２０３を挟んで第１半導体領域２０４とは反対側の活性領域内に、第３半導体領域２０２が配されている。そして、第３導電パターン２０７を挟んで第２半導体領域２０６とは反対側の活性領域内に、第４半導体領域２０８が配されている。

第３半導体領域２０２は、後述するＰ型半導体領域とＰＮ接合を構成してフォトダイオード１０２を構成する。

第３半導体領域２０２、第１導電パターン２０３、第１半導体領域２０４により転送トランジスタ２１４が構成される。第１導電パターン２０３は転送トランジスタ２１４のゲート電極となる。また第１半導体領域２０４は、上述の浮遊拡散領域であり、更に転送トランジスタ２１４のドレインである。この転送トランジスタ２１４は、図１に示す転送トランジスタ１０３に対応する。

第１半導体領域２０４、第２導電パターン２０５、第２半導体領域２０６により付加容量２１５が構成される。第２導電パターン２０５に供給される制御パルスｐＦＤＩＮＣにより、図１に示す増幅トランジスタ１０５の入力ノードである電荷保持部１０４に、付加容量が付加される状態と付加されない状態とを切り替えることができる。この付加容量２１５は、図１に示す付加容量１０８に対応する。

第２半導体領域２０６、第３導電パターン２０７、第４半導体領域２０８によりリセットトランジスタ２１６が構成される。第２半導体領域２０６は、リセットトランジスタ２１６のソースとなり、第４半導体領域２０８はリセットトランジスタ２１６のドレインとなる。このリセットトランジスタ２１６は、図１に示すリセットトランジスタ１０６に対応する。

また、ここで、第２、第４半導体領域２０６、２０８が活性領域２０１Ａと別の活性領域に配されていてもよい。ただし、その際には少なくとも第２半導体領域２０６は活性領域２０１Ａと別の活性領域の両方に配されており、各々が電気的に接続されている必要がある。また別の活性領域に配される場合においても、各導電パターン及びＮ型半導体領域の配置順は、同一活性領域に配する場合と同じ配置順にする必要がある。

次に活性領域２０１Ｂに配される素子に関して説明する。

活性領域２０１Ｂには、Ｎ型半導体領域２０９、２１１、２１３が配される。Ｎ型半導体領域２０９、２１１、２１３は、紙面上部から下部に向けた方向（第１の方向）に沿ってこの順で配されている。また、活性領域２０１Ｂ上には、絶縁部材を介して導電パターン２１０、２１２が配されている。導電パターン２１０、２１２は、紙面上部から下部に向けた方向（第１の方向）に沿ってこの順で配されている。活性領域２０１Ａの素子と配列方向が平行な方向となっているが、これに限られず任意の方向に沿って配されてもよい。

そして、平面視において、Ｎ型半導体領域２０９（第６半導体領域）、導電パターン２１０（第４導電パターン）、Ｎ型半導体領域２１１（第５半導体領域）、導電パターン２１２（第５導電パターン）、Ｎ型半導体領域２１３（第７半導体領域）が紙面上部から下部に向けての方向（第１の方向）にこの順で配されている。ここで、各導電パターン及び各Ｎ型半導体領域は平面視した際に一部が重なっていてもよい。しかし、平面視した際に一方が他方にすべて包含されるような位置関係であってはならない。また、平面視した際に、各導電パターン及び各Ｎ型半導体領域は、それらの間に他の導電パターン、他のＮ型半導体領域が配されない方が好ましい。ただし、各導電パターン間には絶縁部材および／または各Ｎ型半導体領域と電気的に接続されたコンタクトプラグが配されてもよい。また、各Ｎ型半導体領域間にはＰ型半導体領域が配されてもよいし、各Ｎ型半導体領域に比べて不純物濃度の低いＮ型半導体領域が配されていてもよい。

よって、言い換えると、活性領域２０１Ｂ上に絶縁部材を介して第１の方向に沿って配された、第４導電パターン２１０と、第５導電パターン２１２とを有している。そして、第４導電パターン２１０と第５導電パターン２１２との間の活性領域２０１Ｂ内に、第５半導体領域２１１が配されている。加えて、第４導電パターンを挟んで、第５半導体領域２１１とは反対側の活性領域内に、第６半導体領域２０９が配されている。そして、第５導電パターン２１２を挟んで、第５半導体領域２１１とは反対側の活性領域２０１Ｂ内に、第７半導体領域２１３が配されている。

第６半導体領域２０９、第４導電パターン２１０、第５半導体領域２１１により選択トランジスタ２１７が構成される。第６半導体領域２０９は、選択トランジスタ２１７のソースとなり、第５半導体領域２１１は選択トランジスタ２１７のドレインとなる。この選択トランジスタ２１７は、図１に示す選択トランジスタ１０７に対応する。

第５半導体領域２１１、第５導電パターン２１２、第７半導体領域２１３により増幅トランジスタ２１８が構成される。第５半導体領域２１１は、増幅トランジスタ２１８のソースとなり、第７半導体領域２１３は増幅トランジスタ２１８のドレインとなる。この増幅トランジスタ２１８は、図１に示す増幅トランジスタ１０５に対応する。

各導電パターン２０３、２０５、２０７、２１０、２１２は、たとえばポリシリコンで形成される。更にその一部がシリサイド化されていてもよい。

各部材は説明のために略長方形となっているが、各構成を必ずしも略長方形にする必要はない。図３は活性領域２０１Ａに配された各部材の、平面視した際の相対的な位置関係を示しているに過ぎない。

図４は図３のＡ−Ａ’線に沿った断面における構造を模式的に示す断面図である。図３と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。

半導体基板３０１に各素子が形成される。半導体基板３０１はＮ型を用いてもよいし、Ｐ型を用いてもよい。ここでは、Ｎ型の半導体基板を用いている。

Ｐ型ウエル３０２は半導体基板３０１に配される。Ｐ型ウエル３０２は、半導体基板３０１に対し、Ｐ型の不純物イオンをイオン注入して形成することができる。ここでは一つの領域として図示されているが、異なる深さに配され、各々が不純物濃度ピークを有する複数の半導体領域によりＰ型ウエル３０２が構成されていてもよい。更に、画素が配列された領域に配されるＰ型ウエル３０２を、周辺回路領域に配されるＰ型ウエルと異なる構成としてもよい。ここで周辺回路領域とは、半導体基板３０１上の、複数の画素が配列された領域の周辺部に配された領域を言う。この周辺回路領域には、先に説明した制御パルスｐＳＥＬ、ｐＲＥＳ、ｐＴＸ、ｐＦＤＩＮＣなどを出力する制御回路が設けられている。また周辺回路領域には、複数の画素から図１に示す出力線１０９を通して出力された信号を、サンプリングしたり、半導体基板３０１外に出力したりする回路が設けられている。

Ｎ型半導体領域３０３（第３半導体領域）は、Ｐ型ウエル３０２の一部（先に説明したＰ型半導体領域）とＰＮ接合を構成し、フォトダイオードを形成する。ここではＮ型半導体領域３０３は一つの領域として図示されているが、複数の領域から構成してもよい。更に、図２に示す転送トランジスタ２１４のゲート電極を構成する導電パターン３０５（第１導電パターン）の下部に、第３半導体領域３０３の一部が延在するように配置することで、転送効率を向上させることが可能となる。

Ｐ型半導体領域３０４は、第３半導体領域３０３と、活性領域上部に配される絶縁部材との間に配される領域で、絶縁部材と半導体との間の界面で生じる暗電流を抑制するために設けられる領域である。Ｐ型半導体領域３０４を設けることでいわゆる埋め込み型のフォトダイオードとすることができる。

第１導電パターン３０５（図２に示す転送トランジスタ２１４のゲート）に供給される制御パルスにより、第３半導体領域３０３の電子をＮ型半導体領域３０６（第１半導体領域）へ転送する。

第１半導体領域３０６は、浮遊拡散領域である。不図示の増幅トランジスタのゲートと電気的に接続される。第１半導体領域３０６と増幅トランジスタのゲートとの電気的接続は、不図示のコンタクトプラグ、金属配線層を用いて行なうことができる。

導電パターン３０７（第２導電パターン）は図２に示す付加容量２１５の一部を構成する。仮に第２導電パターン３０７を付加容量２１５のゲートと呼ぶと、付加容量２１５のゲートに供給される制御パルスにより、電荷保持部に容量が付加される状態と、付加されない状態とを切り替えることができる。

Ｎ型半導体領域３０８（第２半導体領域）は、リセットトランジスタ２１６のソース領域であり、Ｎ型半導体領域３１０（第４半導体領域）は、リセットトランジスタ２１６のドレイン領域である。また導電パターン３０９（第３導電パターン）は、リセットトランジスタ２１６のゲート電極である。

素子分離部３１１は、活性領域２１０Ａを周辺の素子もしくは周辺の活性領域と分離すべく配される領域である。素子分離部３１１は、例えば、ＬＯＣＯＳ法で形成される素子分離、ＳＴＩ分離部などで構成することができる。更に、素子分離部３１１の下部には高濃度のＰ型半導体領域を配置してもよい。

ここで図１〜４を用いて、画素における信号の読出しメカニズムについてさらに詳細に説明する。

電荷保持部１０４は、前述したように半導体基板に配された第１半導体領域３０６を含んで構成される。より具体的には、電荷保持部１０４の容量は、第１半導体領域３０６とＰ型半導体領域３０２とのＰＮ接合容量（Ｃｆｄ）に加え、第１、第２導電パターン３０５、３０７及びこれらの下部に配される絶縁部材によって形成される容量の総和（Ｃｋｆｄとする）である。したがって、第１半導体領域３０６の平面視における面積の変化量は画素における電荷−電圧変換効率に影響を与える。

例えば、フォトダイオード１０２で生じた電荷量をＱｐｄとし、転送トランジスタ１０３によって、電荷量Ｑｐｄが転送された場合の、増幅トランジスタ１０５のゲートの電圧振幅をＶｆｄとする。Ｖｆｄは、Ｖｆｄ＝Ｑｐｄ／Ｃｋｆｄで表わされる。つまり、電荷保持部１０４の容量値の逆数に比例して電荷が電圧に変換される。したがって、例えば、Ｃｋｆｄが一定であれば、Ｑｐｄの増加と共にＶｆｄが上昇するため、電荷保持部の容量値Ｃｋｆｄにより、信号のダイナミックレンジが影響を受ける。これに対し、付加容量１０８の容量値を電荷保持部１０４の容量値に付加すれば電荷保持部１０４におけるダイナミックレンジを拡大させることが可能となる。

ここで、付加容量の容量値が例えば画素ごとにばらついた場合には、付加容量を付加した際の上述の電荷電圧変換係数が画素ごとに異なることになるため、画質向上を図ることが困難になる。この容量値のバラツキの一例として、付加容量の一部を構成する第２半導体領域２０６の平面視における面積のバラツキがある。

例えば、電荷保持部を構成する第１半導体領域２０４の面積をＳとすると、第１半導体領域２０４のＰＮ接合により生じる容量値は、Ｃ＝εＳ／ｄで表すことができる。同様に、付加容量の一部を構成する第２半導体領域２０６において、面積をＳＳとするとＣ＝εＳＳ／ｄで表すことができる。したがって付加容量の容量値を決めるパラメータとして第２半導体領域２０６の平面視における面積が影響を与えることがわかる。この面積が画素ごとにずれれば、画素ごとに電荷電圧変換効率が異なる、もしくは付加容量を付加した際のダイナミックレンジが異なるという課題が生じる可能性がある。本発明者らの詳細な検討により、製造プロセス中の相対的な位置関係のずれにより、第２半導体領域２０６の平面視における面積のずれが生じ得ることが分かった。

ここで第２半導体領域２０６の面積のずれが生じる原因を図５〜７を用いて説明する。図５（ａ）〜（ｄ）において、固体撮像装置の製造プロセスフローの一例を示す。図１〜４と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本図では素子分離部としてＬＯＣＯＳ法を用いた絶縁体分離を用いる場合を例に説明を行なう。

図５（ａ）において、まず半導体基板３０１を準備する。そして半導体基板３０１上の全面に、膜４０１を形成する。膜４０１は単層であってもよいし複数層であってもよい。たとえば、膜４０１としては、シリコン酸化膜、ポリシリコン膜、シリコン窒化膜の積層膜で形成することができる。膜４０１を形成した後に、膜４０１の、素子分離部を形成すべき領域に対応する領域に開口が配置されるように膜４０１の全て、もしくは一部をパターニングする。この際のパターニングは、まず膜４０１上に不図示のフォトレジストを形成する。そしてステッパ―などの露光装置を用いてフォトレジストに露光光を照射する。そしてフォトレジストを現像することで所定の領域にフォトレジストによるパターンを形成することが出来る。このパターンをマスクとして用いて膜４０１をエッチングすることで、膜４０１に開口を形成する。

図５（ｂ）において、所定の条件で熱処理を行なうことで、絶縁体膜４０１に設けられた開口部分の半導体基板３０１が酸化され、素子分離部３１０が形成される。この工程により、活性領域が規定される。

図５（ｃ）において、図５（ｂ）において得られた構造体上に、絶縁体膜４０２、ポリシリコン膜４０３を形成する。絶縁体膜４０２は後に各トランジスタのゲート絶縁膜、もしくはゲート絶縁膜の一部となる膜である。絶縁体膜４０２としてはシリコン酸化膜、もしくはシリコン窒化膜、もしくはこれらの積層膜を用いることができる。

図５（ｄ）において、ポリシリコン膜４０３のパターニングを行ない、第１、第２、第３導電パターン３０５、３０７、３０９を形成する。この際のパターニングは、まずポリシリコン膜４０３上に不図示のフォトレジストを形成する。そしてステッパ―などの露光装置を用いてフォトレジストに露光光を照射する。そしてフォトレジストを現像することで、所定の領域にフォトレジストによるパターンを形成する。このパターンをマスクとして用いてエッチングを行なうことで、ポリシリコン膜４０３をパターニングして、各導電パターン３０５、３０７、３０９を形成する。

図５（ｅ）において、第１導電パターン３０５をマスクにしてイオン注入を行ない、第３半導体領域３０３、Ｐ型半導体領域３０４を形成する。第３半導体領域３０３、Ｐ型半導体領域３０４は光電変換部となる。この時、光電変換部が形成される部分以外の領域は不図示のフォトレジストマスクで覆っておく。ここで、第３半導体領域３０３は第１導電パターン３０５をマスクにしてイオン注入により形成したが、ポリシリコン膜４０３形成前に、フォトレジストマスクを用いたイオン注入により形成してもよい。

そして、光電変換部をフォトレジストマスクで覆った状態で、第２、第３導電パターン３０７、３０９をマスクにしてイオン注入を行ない、第１、第２、第３半導体領域３０６、３０８、３１０を形成する。したがって、各半導体領域３０６、３０８、３１０は、それぞれ導電パターン３０７、３０９に対する平面視した際の相対的な位置の画素ごとの位置ずれは小さく形成することが可能である。

これらの工程を経ることで、図３に示した断面構造を得ることができる。

上述したように、活性領域が規定される図５（ａ）の工程と、図５（ｄ）の工程は、それぞれ異なるマスク（レティクル）を用いて、ステッパなどを用いた露光工程により実行される。一般に、異なるレティクルを用いて行なう露光工程においては、平面視における相対的な位置関係を合わせるために、アライメントマークを用いる。たとえば活性領域が規定される工程において、アライメントマークを形成しておき、このアライメントマークを、ポリシリコン膜をパターニングする工程において用いることで、活性領域とポリシリコンとの相対的な位置関係を複数の画素でそろえることが可能となる。

しかしながら、ステッパなどのレンズひずみなどにより、異なるレティクルを用いて各部材を形成する際に、相対的な位置ずれを完全になくすことは難しく、数ｎｍ程度のずれが生じてしまう。このような通常のデバイスであれば問題にならないような微小なずれが、上述の付加容量においては課題と成る場合があることが分かった。これは固体撮像装置が大判化されるとさらに顕著になる課題であり、フルサイズと呼ばれる撮像領域の対角が３５ｍｍ程度あるものや、ＡＰＳ−Ｈと呼ばれる大きさになると、さらに相対的な位置ずれは顕著となる。もしくは１ウエハから１つの固体撮像装置のみを得る場合などのように、ステッパなどの露光装置を用いて、１つのチップに対し、同一の露光工程を複数のショットで形成する場合などにおいては、特に顕著な課題となる。

図６、７に、相対的な位置ずれがおこる例として、活性領域と導電パターンとの相対的な位置関係がずれる場合を示している。図６、図７は図１に示した固体撮像装置の画素の等価回路の一例を構成する部材の配置の一例として２×２画素を模式的に示した平面図である。ここでは図２と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。また、図６は本実施例であり、図７は比較例である。

図６は、活性領域２０１Ａにリセットトランジスタ１０６のソース、ドレインとなるＮ型半導体領域が配されている。付加容量の一部を構成するＮ型半導体領域（第２半導体領域）２０６の平面視における面積は、第２導電パターン２０５と第３導電パターン２０７との配置によって定まる。それに対して、図７は活性領域２０１Ａとは別の活性領域である活性領域２０１Ｂにリセットトランジスタのソース、ドレインとなるＮ型半導体領域が配されている。そして付加容量を構成する第２半導体領域２０６とリセットトランジスタのソースとなる第４半導体領域２０８が電気的に接続されている。このような構成においては、第２半導体領域２０６及び第４半導体領域２０８が付加容量の構成部材となる。この時、第２半導体領域２０６の平面視における面積は、第２導電パターン２０５と活性領域２０１Ａの境界の位置関係によって定まる。また第４半導体領域２０８の平面視における面積は、第３導電パターン２０７の配置と活性領域２０１Ｂの境界によって定まる。この点において図６の本実施例と図７の比較例は異なる。

ここで、図６（ａ）、図７（ａ）は導電パターンと活性領域とに相対的な位置ずれが生じていない理想的な場合である。また、図６（ｂ）、図７（ｂ）は導電パターンと活性領域とに相対的な位置ずれが生じた場合である。

図６（ｂ）、図７（ｂ）の左側の列の画素は相対的な位置ずれが生じておらず、右列の上の画素が、導電パターンが活性領域に対し紙面下方にずれた場合を示し、右列の下の画素が、導電パターンが活性領域に対し紙面上方にずれた場合を示している。実際には、隣接する画素でこのような位置ずれが生じることはない。ただし、例えば、固体撮像装置の対向する端部どうしなど、長い距離離れて配置された画素どうしの場合は十分起こり得る現象である。

図７に示した比較例の場合には、このような導電パターンと活性領域との相対的な位置ずれが生じると、付加容量の一部を構成する第２、第４半導体領域２０６、２０８の面積が変化してしまい、付加容量の容量値が変化してしまうおそれがある。例えば、導電パターンが紙面の下方に位置ずれした場合を示した右列の上側の画素では第２、第４半導体領域２０６、２０８の面積が小さくなる。そして、導電パターンが紙面の上方に位置ずれした場合を示した右列の下側の画素では第２、第４半導体領域２０６、２０８の面積が大きくなる。

このように付加容量の一部を構成するＮ型半導体領域の面積のずれが生じると付加容量の容量値が変わってしまい、付加容量を用いた場合に、画素ごとに電荷電圧変換効率が変わってしまう。

これに対して、図６に示した本実施例の構成によれば、図６（ｂ）を参照すると明らかなように、付加容量の一部を構成する第２半導体領域２０６の面積は第２導電パターン２０５と第３導電パターン２０７の配置で定められる。したがって導電パターンと活性領域の相対的な位置関係がずれたとしても、導電パターン間の面積のずれは小さいため、第２半導体領域２０６の面積の変化量は図７に比べて小さい。したがって本実施例によれば、たとえ導電パターンと活性領域との間に相対的な位置関係のずれが生じたとしても、画素ごとに付加容量により付加される容量値の変化量は小さい。

以上述べたように、本実施例によれば、導電パターンと活性領域との相対的な位置関係がずれたとしても、付加容量の一部を構成するＮ型半導体領域の面積の変化を抑制することができる。このため、付加容量の容量値のばらつきを低減することができる。それにより、画素毎の電荷電圧変換効率のバラツキを軽減し、画質を向上することが可能となる。

（実施例２）
図８は、本実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。実施例１と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。

本実施例の実施例１との違いは活性領域の平面視における形状である。実施例１では転送トランジスタ、付加容量、リセットトランジスタが配される活性領域の平面視における形状は略長方形であった。これに対し本実施例では、光電変換部が配される活性領域の平面視における幅が、その他の素子が配される活性領域の幅に比べて広い。ここで活性領域の幅とは、活性領域６０１Ａの転送トランジスタのチャネル幅に平行な方向の幅である。この幅が、浮遊拡散領域を構成するＮ型半導体領域６０４（第１半導体領域）側が光電変換部を構成するＮ型半導体領域６０２（第３半導体領域）側よりも小さい。

また更に活性領域６０１Ａの光電変換部と浮遊拡散領域との間の領域がテーパ形状となっているとさらによい。このような形状によれば、転送トランジスタをオン状態にした時に、光電変換部で生じた信号電荷は浮遊拡散領域へ滞りなく転送されやすいためである。また、浮遊拡散領域側で活性領域幅を狭くすることができるため、電荷保持部の容量値を小さくすることができ、電荷電圧変換効率を向上させることができる。ここでテーパ形状とは、活性領域６０１Ａの、導電パターン６０３（第１導電パターン）を挟んで第３半導体領域６０２から第１半導体領域６０４に至る領域の、転送トランジスタのチャネル幅に平行な方向の幅が、連続的にもしくは段階的に狭くなる構成である。

図８に示すように、平面視において、活性領域６０１Ａの紙面上部から下部に向けた方向（第１の方向）に沿って、第３半導体領域６０２、第１導電パターン６０３、第３半導体領域６０４、導電パターン６０５（第２導電パターン）、Ｎ型半導体領域６０６（第２半導体領域）がこの順で配されている。更に、リセットトランジスタのゲートを構成する導電パターン６０７（第３導電パターン）、リセットトランジスタのドレインを構成するＮ型半導体領域６０８（第４半導体領域）がこの順で配置されている。これらの位置順は実施例１と同様である。

上述したように、光電変換部と浮遊拡散領域との間の活性領域がテーパ形状となっているが、活性領域の第１導電パターン６０３と平面的に重なる領域の、素子分離部との境界は上記第１の方向と平行な方向であることが好ましい。このような形状であれば、仮に第１導電パターン６０３の活性領域に対する相対的な位置関係がずれたとしても、第１半導体領域６０４の平面視における面積の変化率が一定となり、面積のずれ量を低減させることができる。

本実施例によっても実施例１と同様の効果が得られ、更に、光電変換部からの電荷の転送効率を向上させることができる。加えて、電荷保持部の容量値を小さくすることができるため、電荷保持部における電荷電圧変換効率を向上させることができる。

（実施例３）
図９は本実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。実施例１、２と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。

本実施例の実施例１、２との違いは導電パターンの平面視における形状である。実施例１、２では各導電パターンは互いに平行に配されていたが、本実施例においては、各導電パターンが平行な組と平行でない組とが混在している。さらに、実施例１、２では、導電パターンと活性領域とが平面視において直交していたが、本実施例では、導電パターンと活性領域とが平面視において、９０度ではない角度で交わっている。

本実施例においても図９に示すように、活性領域２０１Ａの第１の方向に沿って、Ｎ型半導体領域９０１（第３半導体領域）、導電パターン９０２（第１導電パターン）、Ｎ型半導体領域９０３（第１半導体領域）が配される。更に、付加容量の一部を構成する導電パターン９０４（第２導電パターン）、付加容量の一部を構成するＮ型半導体領域９０５（第２半導体領域）が配されている。更に、リセットトランジスタのゲートを構成する導電パターン９０６（第３導電パターン）、リセットトランジスタのドレインを構成するＮ型半導体領域９０７（第４半導体領域）がこの順で配置されている。

本実施例によっても、導電パターンと活性領域との相対的な位置関係のずれによる第２半導体領域９０５の面積の変化量は小さいため、実施例１、２と同様の効果が得られる。

（実施例４）
図１０は本実施例の画素の等価回路図、図１１は本実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。実施例１〜３と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。本実施例の実施例１〜３との違いは、実施例１〜３が１つの光電変換部に対応して１つの画素増幅部が設けられていたのに対して、本実施例では、複数の光電変換部で画素増幅部を共有している点である。具体的には本実施例では２つの光電変換部に対し１つの画素増幅部を設けている。

本実施例の説明において符号の後に添え字を付している素子、部材は、同様の機能を有するもので、各々の画素もしくは光電変換部に対応して設けられていることを説明するものである。共通の機能を説明する場合には添え字を取った符号で説明をし、動作等が異なる場合には、添え字を付した状態で説明する。ここで、添え字を除いた符号が図３と同一の部材は、実施例１と同様の部材を示す。

図１０を用いて本実施例の等価回路を説明する。主に実施例１〜３との差異に関して説明を行なう。フォトダイオード１０２Ａ、１０２Ｂで生じた電子に基づく信号を、増幅トランジスタ１０５で増幅し、選択トランジスタ１０７を介して信号線１０９に出力する。転送トランジスタ１０３Ａのゲートには制御パルスｐＴＸＡが供給され、転送トランジスタ１０３Ｂのゲートには制御パルスｐＴＸＢが供給される。これら制御パルスｐＴＸＡ、ｐＴＸＢの導通タイミングをずらして供給することで、フォトダイオード１０２Ａ、１０２Ｂで生じた信号を独立して読み出すことが可能となる。

本実施例ではリセットトランジスタ１０６Ａ、１０６Ｂのゲートに対し共通の制御パルスであるｐＲＥＳが供給される構成となっているが、各々に対し独立した制御パルスが供給されるように構成してもよい。リセットトランジスタ１０６Ａ、１０６Ｂのいずれかもしくは両方は複数のフォトダイオード１０２Ａ、１０２Ｂで共有された増幅トランジスタ１０５の入力ノードの電位を所定の電位にする。

さらに、付加容量１０８Ａ、１０８Ｂを構成するゲートにも同様に、共通の制御パルスｐＦＤＩＮＣが供給される構成となっているが、各々に対し独立した制御パルスが供給されるように構成してもよい。独立した制御パルスが供給されるように構成することで、電荷保持部１０４に付加される容量値を複数段階に切り替えることが可能となる。更には、各光電変換部毎に付加される容量値を切り替えることが可能となるため、各画素毎、もしくは各光電変換部毎に読出しモードを切り替えることが可能となる。カラーセンサに用いた場合には色ごとに、付加される容量値を切り替えてもよい。

図１１を用いて本実施例の固体撮像装置の画素における模式的な平面図を説明する。主に実施例１〜３との差異を中心に説明を行なう。本実施例においては、１つの活性領域１００１に、２つのフォトダイオード１０２Ａ、１０２Ｂを構成する２つのＮ型半導体領域２０２Ａ、２０２Ｂ（第３半導体領域）及びこれらに対応して設けられる、転送トランジスタ、リセットトランジスタ、付加容量を構成するＮ型半導体領域を配置されている。

図１１（ａ）ではリセットトランジスタのゲート電極を構成する導電パターンを各フォトダイオード１０２Ａ、１０２Ｂに対応して電気的に分離して、導電パターン２０７Ａ、２０７Ｂとして設けている。更に、付加容量のゲート電極を構成する導電パターンを、各フォトダイオード１０２Ａ、１０２Ｂに対応して、各々電気的に独立して、導電パターン２０５Ａ、２０５Ｂとして設けている。リセットトランジスタのゲートを構成する導電パターン２０７Ａ、２０７Ｂの下部の活性領域には、それぞれチャネルが形成される。これら複数のチャネルの間には、素子分離部１０００が配されている。２つのリセットトランジスタのドレインとしては、Ｎ型半導体領域８０１Ａ（第４半導体領域）が共通に設けられている。

これに対して、図１１（ｂ）においては、リセットトランジスタのゲート電極２０７を１つの導電パターンで構成している。さらに、付加容量を構成する導電パターン２０５も一つの導電パターンで構成している点が図１１（ａ）と異なる。ここで一つの導電パターンで構成するとは、１のリセットトランジスタのチャネル上部から、他のリセットトランジスタのチャネル上部まで、それらの間に配される素子分離部上を導電パターンが連続して配置される構成である。

更に図１１（ｂ）の構成において、浮遊拡散領域となる第１半導体領域２０４を共通の半導体領域としてもよい。また、リセットトランジスタのソース領域となる第２半導体領域２０６も共通の半導体領域としてもよい。更に図１１（ｂ）のように構成する場合には、２つの画素に対し、導電パターンを共通にしているため、活性領域どうしを可能な範囲で近づけて配置したほうがよい。したがって、図１１（ｂ）に示すように、フォトダイオード１０２Ａ、１０２Ｂの各々に対応して設けられた浮遊拡散領域などが配される活性領域の一部を、各々フォトダイオードに近い部分から延出させるとよい。

本実施例において実施例１〜３と同様に導電パターンと活性領域との相対的な位置関係がずれたとしても、付加容量１０８を構成する第２半導体領域２０６の面積変化量を減少させることができる。このため、電荷保持部１０４に付加容量を付加した際の容量値の総和の変化量を減少させることができる。それにより、画素毎の電荷−電圧ゲインのゲインバラツキを軽減し、画像の品質を向上することが可能となる。さらに、複数の画素で画素増幅部を共有化しているため、各画素あたりの素子数を減らすことができ、フォトダイオードの開口率を向上させることができる。

（実施例５）
図１２は本実施例の固体撮像装置の画素を構成する部材の配置の一例を模式的に示した平面図である。実施例１〜４と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。本実施例は実施例４の変形例と見ることができ、等価回路は実施例４と同じく図１０で示される。本実施例の実施例４との違いは、実施例４では、画素増幅部と選択部とが光電変換部などが配される活性領域とは別の活性領域に設けられていたが、本実施例では同じ活性領域に配されている点である。

図１２において説明のために、１つの活性領域を第１部分１２０１、第２部分１２０２、第３部分１２０３、第４部分１２０４に分けて説明する。

第１部分１２０１には、図１０に示すフォトダイオード１０２Ａを構成するＮ型半導体領域２０２Ａ（第３半導体領域）、浮遊拡散領域を構成するＮ型半導体領域２０４Ａ（第１半導体領域）、リセットトランジスタのソース領域となるＮ型半導体領域２０６（第２半導体領域）の一部が配される。

第２部分１２０２には、図１０に示すフォトダイオード１０２ＢとなるＮ型半導体領域２０２Ｂ（第３半導体領域）、浮遊拡散領域となるＮ型半導体領域２０４Ｂ（第１半導体領域）、リセットトランジスタのソース領域となるＮ型半導体領域２０６の一部が配される。

第３部分１２０３には、リセットトランジスタのソース領域となるＮ型半導体領域２０６（第２半導体領域）の一部が配される。

第４部分１２０４には、リセットトランジスタのソース領域となる第２半導体領域２０６の他の一部、リセットトランジスタのドレイン領域となるＮ型半導体領域１２０６（第４半導体領域）が配される。更に、増幅トランジスタのソース領域となるＮ型半導体領域１２０８（第５半導体領域）、選択トランジスタのソース領域となるＮ型半導体領域１２１０（第６半導体領域）が配される。第４部分の上部には絶縁体膜を介して、導電パターン１２０５、１２０７，１２０９が配されており、これらはそれぞれリセットトランジスタ、増幅トランジスタ、選択トランジスタのゲート電極となる。

第１部分１２０１と第２部分１２０２との間には、素子分離部１２００が配されている。そして、第１部分１２０１、第２部分１２０２は第３部分１２０３につながり、更に、第３部分１２０３の一部から第４部分１２０４が延出している。

そして第４部分１２０４の幅Ｗ３が、第１部分１２０１の幅Ｗ１、第２部分１２０２の幅Ｗ２よりも広い。更に好ましくは、
０．９×（Ｗ１＋Ｗ２）≦Ｗ３≦１．１×（Ｗ１＋Ｗ２）・・・（式１）
の関係を満たしているのが好ましい。ここで各活性領域の幅は、各トランジスタのチャネル幅方向に平行な方向の長さである。

なぜならば、仮に、導電パターン２０５Ａ、２０５Ｂが活性領域に対し紙面右側にずれたことによる第２半導体領域２０６の面積減少分と、導電パターン１２０５がずれたことによる第２半導体領域２０６の面積増加分の差が小さくなるためである。結果として付加容量の容量値の画素ごとのばらつきを低減できる。

（各実施例に共通の変形例）
上記各実施例においては、光電変換部、付加容量を構成するＮ型半導体領域が配される活性領域にリセットトランジスタを構成するＮ型半導体領域及び、その上部にそれらの素子を構成する導電パターンを配する例を説明した。

しかしリセットトランジスタ以外の素子であっても、上述の各実施例と同様の効果を奏する変形例が存在する。それは、上述の各実施例におけるリセットトランジスタの代わりに、付加容量が入力ノードに接続されている際に、導電パターン下部の活性領域にチャネルが形成されない電圧が供給されているような導電パターンを設ける構成である。このような導電パターンをリセットトランジスタのゲート電極を構成する導電パターンの代わりに配しても同様の効果を得ることができる。このような素子としては例えば、付加容量値を複数段階切り替えることが可能な第２の付加容量などが例として挙げられる。

以上本発明を実施例を挙げて具体的に説明したが、本発明は発明の思想を超えることの無い範囲でこれらの実施例を適宜変更或いは組み合わせることが可能である。たとえば、各実施例では付加容量は１つの導電パターンと二つのＮ型半導体領域で構成した例のみを示した。しかし更に、Ｎ型半導体領域の一方と電気的に接続される容量を別途設けてもよい。この容量の具体例としては、間に絶縁部材を介して積層された導電パターンを含んで構成された容量が挙げられる。

（撮像システムの例）
本発明の固体撮像装置は様々な用途に適用可能である。例えばデジタル一眼レフカメラ用の撮像センサ、デジタルビデオカメラ用の撮像センサもしくは携帯電話用の撮像センサなどである。これら応用デバイスにおいては、本発明の固体撮像装置の撮像面に集光ずる光学部材と、固体撮像装置の付加容量の接続状態、非接続状態とを切り替える制御部とを有することで撮像システムを構成することができる。

２００ 素子分離部
２０１Ａ 活性領域
２０２ Ｎ型半導体領域（第３半導体領域）
２０３、２０５、２０７ 導電パターン
２０４ Ｎ型半導体領域（第１半導体領域）
２０６ Ｎ型半導体領域（第２半導体領域）
２０８ Ｎ型半導体領域（第４半導体領域）
２１４ 転送トランジスタ
２１６ リセットトランジスタ

Claims (20)

1. 光電変換部と、増幅トランジスタと、前記光電変換部の信号を前記増幅トランジスタの入力ノードに転送する転送トランジスタと、前記入力ノードに対し、接続、非接続状態のいずれかを切り替え可能な付加容量と、前記入力ノードの電位を所定の電位とするリセットトランジスタとを有する画素を複数有する撮像装置であって、
   前記画素の各々は、基板上に設けられた活性領域内に第１の方向に沿って順に配された同導電型の第３、第１、第２及び第４半導体領域と、前記それぞれの半導体領域の間の活性領域上に絶縁部材を介して設けられ、前記第１の方向に沿って順に配された、互いに電気的に分離された第１、第２及び第３導電パターンとを有し、
   前記第１半導体領域、第１導電パターン及び第３半導体領域が前記転送トランジスタを構成し、前記第１半導体領域、第２導電パターン及び第２半導体領域が前記付加容量を構成し、前記第２半導体領域、第３導電パターン及び第４半導体領域が前記リセットトランジスタを構成することを特徴とする撮像装置。
2. 前記増幅トランジスタのソース領域およびドレイン領域は、前記活性領域との間に素子分離部を介して配された別の活性領域に配置されていることを特徴とする請求項１に記載の撮像装置。
3. 前記増幅トランジスタは、複数の前記光電変換部で共有されていることを特徴とする請求項１または２のいずれかに記載の撮像装置。
4. 前記増幅トランジスタを共有する複数の光電変換部のそれぞれに対応して設けられた前記転送トランジスタのゲートを構成する複数の第１導電パターンは、各々が電気的に分離されていることを特徴とする請求項３に記載の撮像装置。
5. 前記共有化された増幅トランジスタの入力ノードの電位を所定の電位にするリセットトランジスタは、間に素子分離部を介して配された複数のチャネルを有することを特徴とする請求項３または４のいずれかに記載の撮像装置。
6. 前記複数のチャネル上には、前記素子分離部を介して、各々が電気的に分離された複数の第３導電パターンが配されていることを特徴とする請求項５に記載の撮像装置。
7. 前記共有化された増幅トランジスタにより信号の増幅を行なう複数の前記光電変換部に各々対応して配される複数の前記付加容量を有し、当該複数の付加容量の第２導電パターンは、各々が電気的に分離されていることを特徴とする請求項３〜６のいずれか１項に記載の撮像装置。
8. 前記共有化された増幅トランジスタにより信号の増幅を行なう複数の前記光電変換部に各々対応して配される複数の前記付加容量を有し、当該複数の付加容量のゲートを構成する第２導電パターンは、一の導電パターンにより構成されていることを特徴とする請求項３〜６のいずれか１項に記載の撮像装置。
9. 各々が、前記増幅トランジスタのソースおよびドレインを構成する複数の同導電型の半導体領域が、前記活性領域に配されていることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
10. 各画素は、前記増幅トランジスタと信号線との電気的導通を制御する選択トランジスタを有し、
    各々が前記選択トランジスタのソースおよびドレインを構成する複数の同導電型の半導体領域が、前記活性領域に配されていることを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
11. 前記第３導電パターンの下部の活性領域の、前記リセットトランジスタのチャネル幅方向に平行な方向の長さは、前記第２導電パターンの下部の活性領域の、前記第１半導体領域から前記第２半導体領域に向かう方向と直交する方向の長さよりも長いことを特徴とする請求項９または１０のいずれかに記載の撮像装置。
12. 前記第３導電パターンの下部の活性領域の、前記リセットトランジスタのチャネル幅方向に平行な方向の長さをＷ１、前記第２導電パターンの下部の活性領域の、前記第１半導体領域から前記第２半導体領域に向かう方向と直交する方向の長さをＷ２、Ｗ３とした時、
    ０．９×（Ｗ１＋Ｗ２）≦Ｗ３
    となることを特徴とする請求項１１に記載の撮像装置。
13. 更に、０．９×（Ｗ１＋Ｗ２）≦Ｗ３≦１．１×（Ｗ１＋Ｗ２）であることを特徴とする請求項１２に記載の撮像装置。
14. 前記第１導電パターン、第２導電パターン、及び第３導電パターンは前記活性領域に対して各々平行に配置されていることを特徴とする請求項１〜１３のいずれか１項に記載の撮像装置。
15. 前記第１導電パターン、第２導電パターン及び第３導電パターンが、前記活性領域に対して直交していることを特徴とする請求項１〜１４のいずれか１項に記載の撮像装置。
16. 前記第１導電パターンを挟んで、前記活性領域の前記転送トランジスタのチャネル幅に平行な方向の幅が、前記第１半導体領域側が前記第３半導体領域側よりも小さいことを特徴とする請求項１〜１５のいずれか１項に記載の撮像装置。
17. 前記活性領域の、前記第１導電パターンを挟んで前記第３半導体領域から前記第１半導体領域に至る領域の前記転送トランジスタのチャネル幅に平行な方向の幅が、連続的にもしくは段階的に狭くなることを特徴とする請求項１６に記載の撮像装置。
18. 前記第２半導体領域は、間に絶縁部材を介して積層された前記第２導電パターンを含んで構成された容量に電気的に接続されていることを特徴とする請求項１〜１７のいずれか１項に記載の固体撮像装置。
19. 光電変換部と、増幅トランジスタと、前記光電変換部の信号を前記増幅トランジスタの入力ノードに転送する転送トランジスタと、前記入力ノードに対し、接続、非接続状態のいずれかを切り替え可能な付加容量とを有する画素を複数有する撮像装置であって、
    前記画素の各々は、基板上に設けられた活性領域内に第１の方向に沿って順に配された同導電型の第３、第１及び第２半導体領域と、前記それぞれの半導体領域の間の活性領域上に絶縁部材を介して設けられ、前記第１の方向に沿って順に配された、互いに電気的に分離された第１、第２及び第３導電パターンとを有し、
    前記第１半導体領域、第１導電パターン及び第３半導体領域が前記転送トランジスタを構成し、前記第１半導体領域、第２導電パターン及び第２半導体領域が前記付加容量を構成し、前記第３導電パターンには、前記付加容量が前記入力ノードに接続されている差異に、前記誘電パターン下部の活性領域にチャネルが形成されない電圧が供給されていることを特徴とする固体撮像装置。
20. 請求項１〜１９に記載の固体撮像装置と、
    前記固体撮像装置の撮像面に集光する光学部材と、
    前記固体撮像装置の前記付加容量の接続状態、非接続状態とを切り替える制御部とを有する撮像システム。

Images