JP2015043380A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップと接続するボンディングワイヤの接合部での応力を緩和し、はんだ広がりを抑制し、モールド樹脂との密着性を向上できる半導体装置用リードフレームおよびその製造方法とそのリードフレームを用いたモールド型半導体装置を提供する。
【解決手段】半導体チップ4に隣接して帯状の凸部6を形成し、その凸部6の高さH1を半導体チップ4に接合するボンディングワイヤ7の接合部8の表面高さH2以上とする。これにより、モールド樹脂10の膨張、収縮によって、半導体チップ4とボンディングワイヤ7の接合部8にかかる応力Fを緩和することができる。さらに凸部6を設けることで、はんだ5の広がりを抑制し、またモールド樹脂10の密着性を向上させることができる。
【選択図】 図14

Description

この発明は、半導体装置に関し、特にモールド型の半導体装置に関する。
自動車部品として使われるイグナイタは、リードフレームの表面や裏面にベアチップ(パワー半導体チップ)、ICチップおよび抵抗やコンデンサなどの電子部品(SMD:表面実装部品)を搭載し接合して、アルミワイヤにてそれぞれを接続されたものをトランスファモールドして形成される複合型のモールド型半導体装置である。
図16は、従来のイグナイタ800の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。
このイグナイタ800は、リードフレーム71と、このリードフレーム71のダイパッド72上にはんだ73により固着されたパワー半導体チップ74と、前記のリードフレーム71のその他の箇所にはんだ付けされるICチップ75および電子部品76(コンデンサや抵抗)と、パワー半導体チップ74、ICチップ75、電子部品76(SMD:抵抗やコンデンサなどの表面実装デバイス)およびリードフレーム71などに接合されるボンディングワイヤ77と、これらをトランスファモールドで封止するモールド樹脂78を備える。
図17〜図21は、工程順に示したイグナイタ800の組立工程図である。この組立工程は、(1)リードフレーム71の表側へのはんだ73印刷工程、但し、はんだ73はパワー半導体チップ74およびICチップ75を固着する箇所のみ示したが、図示しないが表側の電子部品76が固着する箇所もはんだ印刷工程はある。はんだ73の印刷する面積を小さくすることで、はんだ73の厚みを調節する(図17)、(2)パワー半導体チップ74、ICチップ75、電子部品76の搭載・接合(リフロー、硬化)工程、この工程の後に裏面の電子部品76をはんだ73の溶融温度より低い接合材で接合する(図18)、(3)ボンディングワイヤ77にて各部品を接合する工程(図19)、(4)全体をトランスファーモールドによりモールド樹脂78で封止する工程(図20)、(5)不要のリードフレーム71を切断・除去する工程(図21)などである。以上の工程によりイグナイタ800は製作される。
このイグナイタ800は、自動車のエンジンルームに搭載されるため、冷熱変化に対して高信頼性が要求される。特に自己発熱が大きいパワー半導体チップ74を接合するはんだ73の厚さを増やしたり、リードフレーム71と密着性が良いモールド樹脂を用いて、イグナイタ800の耐久性を向上させる必要がある。
また各種特許文献には、リードフレームに凸部や溝の加工を施して、はんだ広がりを抑制したり、モールド樹脂との密着性を向上させることや、リードフレームの形成方法について開示されている。
特許文献1では、チップ載置部上に溝または突起部を設けて、はんだ広がりを抑制することが記載されている。
また、特許文献2では、リードフレームの裏面に精度の高い凹凸をつけたい場合、曲げ加工やプレス加工では精度が得られないため、予め圧延加工でフレーム材料に精度の高い凹凸をつけておくことが記載されている。
また、特許文献3では、リードフレームのダイパッドに溝と突堤を設けることにより、はんだ広がり(流れ)防止効果が向上するとともに、リードフレームと封止材の接触面積を増やして耐湿性を向上させ、熱膨張の違いによる封止材にかかる応力の緩和を図ることが記載されている。また、突堤はリードフレームと異種金属で形成することが記載されている。
また、特許文献4では、金属板にストライプ状の溝を設け、この溝に半導体チップを固着し、この溝に挟まれた凸部の表面に網目状の凹凸を設けることで、モールド材と接触する金属板の表面での気密性を向上させることが記載されている。
また、特許文献5では、半導体チップの周りに溝と突堤を設けて、はんだ広がりを抑制することが記載されている。
特開平3−266459号公報 特開2006−147622号公報 特開平8−204083号公報 特開平10−189858号公報 特開昭63−79651号公報
しかし、前記したように、はんだの厚さを増やしたり、密着性の良いモールド樹脂を用いりした場合にはつぎのような問題点がある。
(1)図16において、はんだ73の厚さを厚くすると、はんだ73が広範囲に広がる。はんだ73が広がるとき、パワー半導体チップ74が移動することが起こる。そのため、リフロー時にパワー半導体チップ74が正規の位置からずれると、ワイヤボンディング装置がパワー半導体チップ74の位置を認識出来ず、ワイヤボンディングができないことがある。
(2)リードフレーム71との密着性の良い樹脂は高価であり、製造コストが増加する。
また、リードフレーム71にはんだ流れを抑制する溝を形成する場合にはつぎのような問題点がある。
リードフレーム71の厚さが薄い場合には、溝の深さを深くすることができないため、はんだ73広がりを抑制するためには、はんだ73の厚さを十分に増やすことはできない。
また、前記の特許文献1では、単独の半導体チップに隣接して突出部を配置することについては記載されていない。
また、前記の特許文献2では、リードフレームに突出部や溝については記載されていない。
また、特許文献3では、リードフレームと同一材料でプレス加工や圧延ロール加工で形成することについては記載されていない。
また、特許文献4では、前記の凸部の高さについて具体的な限定は記載されていない。
また、特許文献5では、前記の突堤の高さについて具体的な限定は記載されていない。
前記した特許文献には、凸部の高さについての具体的に限定する記載やボンディングワイヤの接合部における応力と凸部の高さの関係についての記載されていない。
この発明の目的は、前記の課題を解決して、半導体チップと接続するボンディングワイヤの接合部での応力を緩和し、はんだ広がりを抑制し、モールド樹脂との密着性を向上できるモールド型の半導体装置を提供することである。
前記の目的を達成するために、特許請求の範囲の請求項1に記載の発明によれば、ダイパッドを有するリードフレームと、前記ダイパッドに配置され、はんだで固着される半導体チップと、前記半導体チップ上に固着されるボンディングワイヤと、前記リードフレームの一部を露出させて封止するモールド樹脂とを備え、前記ダイパッドの前記半導体チップが配置される箇所の近傍に帯状の凸部が配置され、前記凸部の高さが、前記半導体チップに固着される前記ボンディングワイヤの接合部の表面高さ以上とする構成にする。
また、特許請求の範囲の請求項2記載の発明によれば、請求項1に記載の発明において、前記凸部の高さが、0.3mm以上であるとよい。好ましくは、0.5mm以上にするとよい。
また、特許請求の範囲の請求項3記載の発明によれば、請求項1に記載の発明において、前記凸部が、前記半導体チップを取り囲むように配置されるとよい。
また、特許請求の範囲の請求項4に記載の発明によれば、請求項1に記載の発明において、前記凸部の材質が、前記ダイパッドと同一であるとよい。
また、特許請求の範囲の請求項5に記載の発明によれば、請求項1に記載の発明において、前記リードフレームの前記半導体チップが固着された前記ダイパッド以外の箇所に、前記半導体チップを制御するICチップ及び電子部品が固着されて、イグナイタを構成するとよい。
また、特許請求の範囲の請求項6に記載の発明によれば、請求項1に記載の発明において、前記凸部を形成するための凹部を配置した上部金型と、平坦な表面の下部金型の間に金属板を挟んで第1プレス加工で前記金属板を圧縮し、該圧縮した金属板に前記凸部を形成する工程と、前記凸部が形成された前記圧縮された金属板を打ち抜きパターンが形成された上部金型と、打ち抜きパターンが形成された下部金型の間に挟み第2のプレス加工で前記リードと前記凸部が配置されたダイパットを形成する工程と、が含まれる工程により前記リードフレームを準備するとよい。
また、特許請求の範囲の請求項7に記載の発明によれば、前記請求項1に記載の発明において、前記凸部を形成するための凹部を配置し打ち抜きパターンが形成された上部金型と、平坦な表面で打ち抜きパターンが形成された下部金型の間に金属板を挟んで、1回のプレス加工で前記リードと前記凸部が配置されたダイパットを形成する工程を、により前記リードフレームを準備するとよい。
また、特許請求の範囲の請求項8に記載の発明によれば、前記請求項1に記載の発明において、回転方向に一周する第1凹部の溝が形成された上部圧延ロールと、表面が平坦な下部圧延ロールの間に金属板を挟んで圧延し、直線状の凸部を形成する工程と、前記凸部を有する圧延された金属板を打ち抜きパターンが形成された上部金型と打ち抜きパターンが形成された下部金型の間に挟みプレス加工で前記リードと前記凸部が配置されたダイパットを形成する工程と、が含まれる工程により前記リードフレームを準備すると良い。
この発明によれば、半導体チップの隣接して帯状の凸部を形成し、その凸部の高さを半導体チップに接合するボンディングワイヤの接合部の表面高さ以上とする。これにより、モールド樹脂の膨張、収縮によって、半導体チップとボンディングワイヤの接合部にかかる応力を緩和することができる。さらに凸部を設けることで、はんだ広がりを抑制し、モールド樹脂の密着性を向上させることができる。
この発明に係る第1実施例の半導体装置に用いるリードフレーム100の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 凸部6の高さH1とボンディングワイヤ7の接合部8にかかる応力Fの関係を説明する図である。 ボンディングワイヤ7の接合部8にかかる応力Fの凸部6の高さH1依存性を示す図である。 この発明に係る第2実施例の半導体装置に用いるリードフレーム200の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 この発明に係る第3実施例の半導体装置に用いるリードフレーム300の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 この発明に係る第4実施例の半導体装置に用いるリードフレーム400の構成図であり、(a)は要部平面図、(b)は要部側断面図、(c)は(b)のA部拡大図である。 この発明に係る第5実施例の半導体装置に用いるリードフレーム500の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 この発明に係る第6実施例の半導体装置に用いるリードフレーム100の要部形成工程断面図である。 図8に続く、この発明に係る第6実施例の半導体装置に用いるリードフレーム100の要部形成工程断面図である。 この発明に係る第7実施例の半導体装置に用いるリードフレーム100の要部形成工程断面図である。 この発明に係る第8実施例の半導体装置に用いるリードフレーム300の要部形成工程断面図である。 図11に続く、この発明に係る第8実施例の半導体装置に用いるリードフレーム300の要部形成工程断面図である。 上部圧延ロール35と下部圧延ロール36の斜視図である。 この発明に係る第9実施例のモールド型半導体装置600の構成図であり、(a)は要部平面図、(b)は(a)のX−X線で切断した要部断面図である。 この発明に係る第10実施例のモールド型半導体装置700の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 従来のイグナイタ800の構成図であり、(a)は要部平面図、(b)は要部側断面図である。 イグナイタ800の組立工程図である。 図17に続く、イグナイタ800の組立工程図である。 図18に続く、イグナイタ800の組立工程図である。 図19に続く、イグナイタ800の組立工程図である。 図20に続く、イグナイタ800の組立工程図である。
実施の形態を以下の実施例で説明する。
<実施例1>
図1は、この発明に係る第1実施例の半導体装置に用いるリードフレーム100の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。
図1で示す半導体装置用リードフレーム100は、工程途中の半導体装置用リードフレームであり、リード1と半導体チップ4(この半導体チップ4はパワー半導体チップである)が固着されるダイパッド2および最終工程で点線9の箇所で切断除去される不要のリードフレーム部分3で構成される。図14で示すモールド半導体装置600になった場合の半導体装置用リードフレーム100は、リード1と半導体チップ4がはんだ5を介して固着されるダイパッド2で構成され、不要のリードフレーム部分3は切断除去されるので含まれない。ここでは、両者の半導体装置用リードフレーム100に同一の符号を付すことにした。また、リード1とダイパッド2の境目は2点鎖線11で示した。
また、前記のダイパッド2には、帯状の凸部6が半導体チップ4を取り囲んで、半導体チップ4の側面に平行するように配置される。この凸部6の高さH1を半導体チップ4に接続するボンディングワイヤ7の接合部8の表面高さH2以上の高さにする。前記のボンディングワイヤ7の接合部8の表面高さH2は、はんだ5の厚さW1、半導体チップ4の厚さW2、ボンディングワイヤ7の接合部8の厚さW3の合計になる。また、図1にはモールド樹脂10も示した。
図2は、凸部6の高さH1とボンディングワイヤ7の接合部8にかかる応力Fの関係を説明する図である。
ボンディングワイヤ7の接合部8にかかる応力Fは、周囲による温度変化や半導体チップ4の冷熱変化により、モールド樹脂10が膨張、収縮することによって生じる。凸部6で囲まれた箇所に半導体チップ4は配置され、その上にボンディングワイヤ7の接合部8がある。この凸部6に囲まれた箇所のモールド樹脂10aは、凸部6がモールド樹脂10の膨張・収縮に対してストッパの働きをする(モールド樹脂10に凸部6が食い込むことで凸部6がストッパーとなる)。そのため、凸部6を設けることで、ボンディングワイヤ7の接合部8にかかる応力Fが抑制される。この凸部6の高さH1がボンディングワイヤ7の接合部8の表面高さH2以上になると、接合部8にかかる応力Fを抑制する効果は顕著になる。凸部6の高さH1とは、ダイパッド2表面から凸部6の頂点までの高さをいう。また、ボンディングワイヤ7の接合部8の表面高さH2とは、ダイパッド2表面から接合部8の表面の最大高さをいう。また、ボンディングワイヤ7の接合部8の表面とは、半導体チップ4に固着され、ボンディングで潰れたボンディングワイヤ7の表面をいう。
凸部6の高さH1をボンディングワイヤ7の接合部8の表面高さH2以上に高くすることで、ボンディングワイヤ7の接合部8にかかる応力Fを大幅に緩和することができるため、接合部8の信頼性を高めることができる。
この凸部6の高さH1はボンディングワイヤ7の接合部8の表面高さH2を超えて高くなるほど応力緩和効果は大きくなるが、凸部6上にボンディングワイヤ7が横切って配線されている場合は、凸部6とボンディングワイヤ7を電気的に絶縁する必要から、凸部6の頂点をボンディングワイヤ7より低くする必要がある。また、凸部6上をボンディングワイヤ7が横切らない場合には、凸部6をモールド樹脂10で被覆する必要から、凸部6の頂点がモールド樹脂10の表面に露出しないようにする必要がある。
つぎに、凸部6の高さH1について具体的に説明する。例えば、はんだ厚みW1が150μm、半導体チップの厚さW2が350μm、ボンディングワイヤ7の接合部8での厚さW3が200μmである場合には、ボンディングワイヤ7の接合部8の表面高さH2は700μmになるので、凸部6の高さH1を700μm以上にするとよい。
また、近年の半導体チップの厚さW2は80μm〜100μmと薄くなっている。また、はんだ厚みW1を100μm、ボンディングワイヤ7の接合部8での厚さE3を100μmとすると、ボンディングワイヤ7の接合部8の表面高さH2は0.3mmとなり、凸部6の高さH1を0.3mm以上とするとよい。さらに、この凸部6の高さH1を0.5mm以上にするとさらに好ましい。
図1では、凸部6が1本の場合を示したが、複数本設けることで、凸部6の間に入り込んだモールド樹脂10はアンカー作用をする。そのため、モールド樹脂10の膨張と収縮を抑える働きが強まり、ボンディングワイヤ7の接合部8での応力Fがさらに緩和される。
図3は、ボンディングワイヤ7の接合部8にかかる応力Fの凸部6の高さH1依存性(推定)を示す図である。接合部8の表面高さH2より凸部6の高さH1が高くなると接合部8にかかる応力Fは徐々に小さくなる。
この凸部6は半導体チップ4を囲むように配置することで、はんだ5の広がりを抑制する効果がある。さらに、半導体装置用リードフレーム100とモールド樹脂10との接触面積が増加して、モールド樹脂10の密着性を向上させる効果もある。
<実施例2>
図4は、この発明に係る第2実施例の半導体装置に用いるリードフレーム200の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。
図1の半導体装置用リードフレーム100との違いは、凸部6が半導体チップ4を取り囲まず、例えば、隅12で帯状の凸部6が切れている点である。切れている箇所は四隅ではなく他の箇所(例えば、4辺のうち1辺が欠落など)の場合もある。この場合も図1で説明する効果が得られる。
<実施例3>
図5は、この発明に係る第3実施例の半導体装置に用いるリードフレーム300の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。
図1の半導体装置用リードフレーム100との違いは、凸部6が半導体チップ4を挟むように対向して2箇所に配置されている点である。この場合も、この場合も図1で説明した効果が得られる。
<実施例4>
図6は、この発明に係る第4実施例の半導体装置用リードフレーム400の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図、同図(c)は同図(b)のA部拡大図である。
図1の半導体装置用リードフレーム100との違いは、凸部6の頂点6aを細かく荒らした点である。この場合も、図1で説明した効果が得られる。これは図4、図5にも適用できる。
<実施例5>
図7は、この発明に係る第5実施例の半導体装置用リードフレーム500の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。
図1の半導体装置用リードフレーム100との違いは、凸部6に隣接する溝13を設けた点である。図1より効果を高めることができる。
尚、図4、図5、図6に示す半導体装置用リードフレーム200、300、400に、図7に示すように、凸部6に隣接する溝13を設けることで、さらに、前記した効果を高めることができる。
尚、図1、図4、図5、図6、図7に示す半導体装置用リードフレーム100,200,
300,400,500の凸部6の側壁を垂直でなくテーパー状にする場合もある。
<実施例6>
図8および図9は、この発明に係る第6実施例の半導体装置用リードフレーム100の形成工程であり、工程順に示した要部形成工程断面図である。この工程断面図は図1のY−Y線で切断した断面図に相当する。
図8(a)において、上部金型15と下部金型16の間に金属板17を挟む。上部金型15には深さTの凹部18が形成され、さらにこの凹部18には凸部6を形成する凹部19のパターンが形成されている。一方、下部金型16の表面は平坦である。
図8(b)において、金属板17を第1プレス加工で圧縮して、金属板17を凹部18の深さTに等しい厚さの金属板20にする。このとき、半導体チップ4を囲む帯状の凸部6が形成される。
図9(c)において、別の上部金型21と下部金型22の間に金属板20を挟む。上部金型21には圧縮された金属板20が嵌合する凹部23が形成され、さらに打ち抜きパターンの凸部25と前記の凸部6を逃がす凹部24が形成されている。一方、下部金型22にはこの凸部25が嵌合する凹部26のパターンが形成されている。
図9(d)において、上部金型21と下部金型22を用いて金属板20を第2プレス加工により打ち抜き、半導体装置用リードフレーム100を形成する。この形成方法は図4、図5、図6,図7の半導体装置用リードフレーム200〜500の形成方法にも適用できる。
<実施例7>
図10は、この発明に係る第7実施例の半導体装置用リードフレーム100の要部形成工程断面図である。この工程断面図は図1のY−Y線で切断した断面図に相当する。
図8、図9の形成方法との違いは、2段階の工程を1回の工程で半導体装置用リードフレーム100を形成している点である。
また、上部金型27に凸部6を形成する凹部28と打ち抜きするための凸部29が形成されている。この凸部29の平面パターンは打ち抜きパターンになっている。一方、下部金型30には凸部29が嵌合する凹部31が形成され、凹部31に凸部29が接触することで、半導体装置用リードフレーム100の厚さが決められる。
同図(a)において、上部金型27と下部金型30の間に金属板32を挟む。
同図(b)において、上部金型27と下部金型30で金属板32を圧縮のためのプレス加工と打ち抜きのためのプレス加工を同時に行なう。
このように、1回のプレス工程で半導体装置用リードフレーム100を形成するため、金属板32は薄く、形成される半導体装置用リードフレーム100〜500の厚さが薄く凸部6の高さが低い場合に適する。この形成方法は図4、図5、図6,図7の半導体装置用リードフレーム200〜500の形成方法にも適用できる。
<実施例8>
図11および図12は、この発明に係る第8実施例の半導体装置用リードフレーム300の形成工程であり、工程順に示した要部形成工程断面図である。この工程断面図は図5のX−X線で切断した断面図に相当する。
図11(a)において、ロールの一周に溝37が形成された上部圧延ロール35と平坦な下部圧延ロール36の間に金属板38を挿入する。
図11(b)において、上下圧延ロール35,36を互いに逆回転させて金属板38を圧延する。このとき溝37により筋状の凸部6が形成される。
図11(c)において、圧延された金属板を切断して所定の大きさの凸部6が形成された金属板39にする。
図12(d)において、打ち抜きパターンが形成された上部金型40と下部金型41の間に金属板39を挟む。上部金型40には打ち抜きパターンの凸部42と凸部6を逃がす凹部43が形成されている。下部金型41には凸部42が嵌合する凹部44が形成されている。
図12(e)において、上部金型40と下部金型41を用いて、金属板39に打ち抜き加工を施して図5に示す半導体装置用リードフレーム300を形成する。凸部42の頂点と凹部44の底部が接することで所定の厚さにすることができる(厚さ=凸部42の高さ−凹部43の底部の深さ)。
上下圧延ロール35,36による圧延では圧縮する力が大きく、凸部6のコーナーの形状を精密に加工できる。
図13は上部圧延ロール35と下部圧延ロール36の斜視図である。複数本の筋状の溝37がロール一周に亘って形成されている。また図11は、図13のB部の箇所である。
<実施例9>
図14は、この発明に係る第9実施例のモールド型半導体装置600の構成図であり、同図(a)は要部平面図、同図(b)は同図(a)のX−X線で切断した要部断面図である。
このモールド半導体装置600は、リード1とダイパッド2を有し、ダイパッド2に環状の凸部6が配置された半導体装置用リードフレーム100と、この凸部6で囲まれた箇所にはんだ5付けされた半導体チップ4と、半導体チップ4に接合されるボンディングワイヤ7と、これらを、封止(例えば、トランスファモールド)するモールド樹脂10を備える。
前記の凸部6の高さH1は半導体チップ4とボンディングワイヤ7の接合部8の表面高さH2以上にする。
また、凸部6をボンディングワイヤ7が横切る場合には、凸部6の高さH1は横切る箇所でのボンディングワイヤ7の高さより低くする。横切らない場合には凸部6の高さH1はモールド樹脂10から露出しない高さにする。
また、図示しないが、複数の半導体チップ4を半導体装置用リードフレームにはんだ5付けした場合には、半導体チップ4を囲む凸部6毎に、その半導体チップ4に接合するボンディングワイヤ7の接合部8の表面高さH2以上に高くするとよい。
前記のモールド型半導体装置600において、凸部6の高さH1をボンディングワイヤ7の接合部8の表面高さH2以上にすることで、下記に示す効果が得られる。
(1)モールド樹脂10の膨張、収縮によってボンディングワイヤ7の接合部8にかかる応力Fを大幅に緩和することができて、ボンディングワイヤ7の接合部8の信頼性を高め、モールド型半導体装置600の信頼性が高めることができる。
(2)半導体チップ4の周りに凸部6を配置することで、はんだ5の広がりを抑制でき、はんだ付け面積を縮小できる。その結果、部品の集積度を高めたモールド型半導体装置600にすることができる。
(3)はんだ5の広がりを抑制できるので、必要なはんだ厚みを確保するはんだ量を減らすことができる。
(4)はんだ5の広がりを抑制できるので、半導体装置用リードフレーム100に半導体チップ4をはんだ付けする場合に、半導体チップ4の位置決めが良好に行なわれる。
(5)この凸部6を複数本形成することで、凸部6に挟まれた凹部の箇所にモールド樹脂が入り込む。これによって、アンカー効果が発揮され、前記のボンディングワイヤ7の接合部8にかかる応力Fを減らし、さらにモールド樹脂10の半導体装置用リードフレーム100への密着性を高めることができる。この凸部6の本数が増加するほど、アンカー効果は大きくなり、接合部8にかかる応力Fの低減と密着性の向上を図ることができる。その結果、高信頼性のモールド型半導体装置600にすることができる。
(6)前記したように、凸部6があることで密着性の高い高価なモールド樹脂を用いる必要がなく、モールド型半導体装置600の製造コストを低減することができる。
<実施例10>
図15は、この発明に係る第10実施例のモールド型半導体装置700の構成図であり、同図(a)は要部平面図、同図(b)は要部側断面図である。このモールド型半導体装置700は、半導体チップ4の他に抵抗54aやコンデンサ54bなどの電子部品54を備えた複合型の半導体装置であり、ここでは、イグナイタを例に挙げた。尚、このモールド型半導体装置700の製造工程は、図17〜図21に示す従来の製造工程と類似であるので、ここでは説明を省略する。
このモールド型半導体装置700は、半導体チップ4が固着する箇所の周囲に凸部6が配置された半導体装置用リードフレーム51と、この半導体装置用リードフレーム51(ダイパッド52)の凸部6で囲まれた箇所にはんだ付けされた半導体チップ4と、前記の半導体装置用リードフレーム51のその他の箇所にはんだ付けされるICチップ53および電子部品54(抵抗54aやコンデンサ54b)と、電子部品54および半導体装置用リードフレーム51などに接合されるボンディングワイヤ7と、これらを、封止(例えば、トランスファモールド)するモールド樹脂10を備える。
前記の凸部6の高さH1は半導体チップ4とボンディングワイヤ7の接合部8の表面高さH2以上にする。図15では、4本のボンディングワイヤ7が半導体チップ4に接続しているため、接合部8は4箇所ある。その4箇所の接合部8のうち最も高い表面高さ以上に凸部6の高さH1を高くする。つまり、接合部8が複数個の場合には最も高い表面高さ以上に凸部6の高さH1を設定するとよい。
このモールド型半導体装置700の場合も前記のモールド型半導体装置600の場合と同様に(1)〜(6)の効果が得られる。
1 リード
2,52 ダイパッド
3 不要のリードフレーム部分
4 半導体チップ
5 はんだ
6、24,29,42 凸部
7 ボンディングワイヤ
8 接合部
9 点線
10 モールド樹脂
10a 凸部に囲まれた箇所のモールド樹脂
11 2点鎖線
12 隅
13 溝
15、21,27,40 上部金型
16、22,30,41 下部金型
17,20,32,38,39 金属板
18,19,25,26,28,31,37,43,44 凹部
35 上部圧延ロール
36 下部圧延ロール
51,100〜500 半導体装置用リードフレーム
53 ICチップ
54 電子部品
54a 抵抗
54b コンデンサ
600,700 モールド型半導体装置

Claims (8)

  1. ダイパッドを有するリードフレームと、
    前記ダイパッドに配置され、はんだで固着される半導体チップと、
    前記半導体チップ上に固着されるボンディングワイヤと、
    前記リードフレームの一部を露出させて封止するモールド樹脂と、
    を備え、
    前記ダイパッドの前記半導体チップが配置される箇所の近傍に帯状の凸部が配置され、
    前記凸部の高さが、前記半導体チップに固着される前記ボンディングワイヤの接合部の表面高さ以上であることを特徴とする半導体装置。
  2. 前記凸部の高さが、0.3mm以上であることを特徴とする請求項1に記載の半導体装置。
  3. 前記凸部が、前記半導体チップを取り囲むように配置されていることを特徴とする請求項1に記載の半導体装置。
  4. 前記凸部の材質が、前記ダイパッドと同一であることを特徴とする請求項1に記載の半導体装置。
  5. 前記リードフレームの前記半導体チップが固着された前記ダイパッド以外の箇所に、前記半導体チップを制御するICチップ及び電子部品が固着されて、イグナイタが構成されることを特徴とする請求項1に記載の半導体装置。
  6. 前記凸部を形成するための凹部を配置した上部金型と、平坦な表面の下部金型の間に金属板を挟んで第1プレス加工で前記金属板を圧縮し、該圧縮した金属板に前記凸部を形成する工程と、
    前記凸部が形成された前記圧縮された金属板を打ち抜きパターンが形成された上部金型と、打ち抜きパターンが形成された下部金型の間に挟み第2のプレス加工で前記リードと前記凸部が配置されたダイパットを形成する工程と、
    を含んだ工程により前記リードフレームを準備することを特徴とする請求項1に記載の半導体装置。
  7. 前記凸部を形成するための凹部を配置し打ち抜きパターンが形成された上部金型と、平坦な表面で打ち抜きパターンが形成された下部金型の間に金属板を挟んで、1回のプレス加工で前記リードと前記凸部が配置されたダイパットを形成することにより、前記リードフレームを準備することを特徴とする請求項1に記載の半導体装置。
  8. 回転方向に第1凹部の溝が形成された上部圧延ロールと、表面が平坦な下部圧延ロールの間に金属板を挟んで圧延し、直線状の凸部を形成する工程と、
    前記凸部を有する圧延された金属板を打ち抜きパターンが形成された上部金型と打ち抜きパターンが形成された下部金型の間に挟みプレス加工で前記リードと前記凸部が配置されたダイパットを形成する工程と、
    を含んだ工程により前記リードフレームを準備することを特徴とする請求項1に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019007440A (ja) * 2017-06-27 2019-01-17 日立オートモティブシステムズ阪神株式会社 内燃機関用点火装置の製造方法
JP2019007441A (ja) * 2017-06-27 2019-01-17 日立オートモティブシステムズ阪神株式会社 イグナイタ
CN111916420A (zh) * 2019-05-08 2020-11-10 三菱电机株式会社 半导体装置及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54576A (en) * 1977-06-03 1979-01-05 Hitachi Ltd Electronic parts
JPH08204083A (ja) * 1995-01-23 1996-08-09 Tokin Corp 半導体装置用リードフレーム
JP2001274312A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008060256A (ja) * 2006-08-30 2008-03-13 Renesas Technology Corp 半導体装置
JP2008309146A (ja) * 2007-05-16 2008-12-25 Denso Corp 内燃機関用点火装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54576A (en) * 1977-06-03 1979-01-05 Hitachi Ltd Electronic parts
JPH08204083A (ja) * 1995-01-23 1996-08-09 Tokin Corp 半導体装置用リードフレーム
JP2001274312A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008060256A (ja) * 2006-08-30 2008-03-13 Renesas Technology Corp 半導体装置
JP2008309146A (ja) * 2007-05-16 2008-12-25 Denso Corp 内燃機関用点火装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019007440A (ja) * 2017-06-27 2019-01-17 日立オートモティブシステムズ阪神株式会社 内燃機関用点火装置の製造方法
JP2019007441A (ja) * 2017-06-27 2019-01-17 日立オートモティブシステムズ阪神株式会社 イグナイタ
CN111916420A (zh) * 2019-05-08 2020-11-10 三菱电机株式会社 半导体装置及其制造方法
JP2020184578A (ja) * 2019-05-08 2020-11-12 三菱電機株式会社 半導体装置およびその製造方法
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