JP2015037194A - 半導体ディスクの後ドーピング方法 - Google Patents

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Abstract

【課題】半導体ディスクの後ドーピング方法を提供する。【解決手段】 バルクドーピングを有する半導体ディスクを処理するための方法である。この方法は、バルクドーピングのドーピング濃度の検出と、後ドーピングによる半導体ディスクのバルクドーピングの適合とを含む。後ドーピングは、水素誘導のドナーを発生するための陽子注入および後続の温度プロセスと、中性子照射と、の少なくとも1つの方法を含んでいる。この場合、次のパラメータ、すなわち陽子注入の注入線量、温度プロセスの温度、中性子照射の照射線量の少なくとも1つが、バルクドーピングの検出されたドーピング濃度に依存する。【選択図】なし

Description

本発明の実施の形態は、半導体ディスク(半導体ウェーハ)を処理するための方法、特に半導体ディスクをドーピングするための方法に関する。
高電圧に耐える半導体デバイス、すなわち数10ボルト乃至数キロボルト(V)の電圧に耐える半導体デバイスは、例えば産業用電子機器、自動車用電子機器または娯楽用電子機器のような多くの分野において広く普及している。導電状態で例えば数アンペヤの電流のような高電流を案内することができる、高電圧に耐える半導体デバイスは、パワーデバイスとも呼ばれる。高電圧に耐える半導体デバイスは例えばMOSFET(金属酸化物半導体電解効果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、バイポーラトランジスタ、バイポーラダイオード、サイリスタまたはショットキーダイオードである。
これらのデバイスは、一般的に(MOSFETの場合)ドリフト領域と呼ばれるかまたは(ダイオードまたはサイリスタの場合)ベース領域と呼ばれる、比較的に低くドーピングされた半導体領域を有する。このドリフト領域/ベース領域は、例えばMOSFETまたはIGBTの場合の本体領域のような他のデバイス領域とのpn型接合またはショットキー接合を形成し、pn型接合/ショットキー接合が逆方向に電極に接続される場合に、空間電荷領域を収容することができる。逆電圧耐性、すなわち臨界的な電界強度に達して電子なだれ降伏を開始する前に逆方向に最大限かけることができる電圧は特に、ドリフト領域/ベース領域のドーピング濃度と、pn型接合/ショットキー接合に対して垂直な方向のこのドリフト領域/ベース領域の寸法に依存する。
高電圧に耐える或る半導体デバイスでは、ドリフト領域/ベース領域が半導体デバイスを実装する半導体本体の容積の主要な部分を占める。これは特に垂直型半導体デバイス、すなわちドリフト領域/ベース領域が他のデバイス領域(例えばMOSFETの場合本体領域とドレーン領域)の間に配置されているデバイスに当てはまる。この他のデバイス領域は半導体本体の両側の範囲にある。従って、このような半導体デバイスを製作するためには、ドリフト領域/ベース領域の所望なドーピングに既に一致するバルクドーピングを有する半導体基板を自由に使用できることが望ましい。そして、従来のドーピング方法により、ドーピングされた他のデバイス領域を半導体基板に作ることができる。この場合、引き続きバルクドーピングが保たれているこのような範囲はドリフト領域/ベース領域を形成する。
デバイスの電圧耐性が上述のようにベース領域/ドリフト領域のドーピングに依存することに基づいて、バルクドーピングを正確に定めた半導体基板を準備することが非常に重要である。
半導体デバイスの製作時のコスト低減のために、通常は多数の同一デバイスが1個の半導体ディスク(半導体ウェーハ)に基づいて同時に製作される。この半導体ディスクは多数のデバイスのための1枚の半導体基板を形成し、プロセス処理の後で個々の半導体チップ(英語で同じくチップ)に分割される。
半導体デバイスを製作するためのこのような半導体ディスクは、円筒状(棒状)単結晶を細かく鋸引きすることによって得られる。このような単結晶を製造するための公知の方法は、チョクラルスキー(CZ)法、磁気−チョクラルスキー(MCZ)法またはフロート−ゾーン(FZ)法である。単結晶はこの製造方法の間にドーピング可能である。その際、FZ法を用いて、きわめて均質な一定のドーピングを有する単結晶を製造することができる。この単結晶は高電圧デバイスを製作するための基板として適している半導体ディスクに分割可能である。勿論、FZ法に従って製造された単結晶はこれまでは8(インチ)の直径でのみ入手可能である。効率を高めるには、より多くのデバイスを同時に製作できるようにするために、例えば12インチのようなより大きな直径を有する半導体ディスクをプロセス処理することが所望される。
このようなより大きな直径を有する単結晶はこれまではFZ法では製造することができなかった。このような単結晶はMCZ法によって製造可能であるが、単結晶は製造方法の間に既にドーピングされ、その結果きわめて不均質なドーピングが生じる。このドーピングは半導体棒の縦方向第1端部から縦方向第2端部へ著しく減少する。さらに、縦方向第1端部に存在する最大ドーピングは、同じ製造条件で、単結晶毎に変動し得る。
Semiconductor Devices,Physics and Technology,2.Auflage,2002,Wiley−Verlag,ISBN0−471−33372−7,Seite55,Figur7
本発明の課題は、半導デバイス、特に高電圧に耐えるデバイスを製作するための、例えば12インチ以上のような大きな直径を有する半導体ディスクを提供することである。
この課題は、請求項1に記載の方法によって解決される。実施形と発展形態は従属請求項の対象である。
本発明は、バルクドーピングを有する半導体ディスクを処理するための方法に関する。この方法は、バルクドーピングのドーピング濃度の検出と、後ドーピングによる半導体ディスクのバルクドーピングの適合とを含んでいる。この後ドーピングは、水素誘導のドナーを発生するための陽子注入および後続の温度プロセスと、中性子照射の少なくとも1つを含んでいる。後ドーピングの場合、次のパラメータ、すなわち陽子注入の注入線量、温度プロセスの温度、中性子照射の線量の少なくとも1つが、バルクドーピングの検出されたドーピング濃度に依存する。
次に、図に基づいて実施の形態を詳しく説明する。この図は原理を説明するために役立つものであるので、図には、原理の理解のために必要な特徴だけしか示していない。図は縮尺どおりではない。図において、別段の記載がなければ、同じ参照符号は同じ意味を有する同じ特徴を示す。
円筒状(棒状)単結晶を概略的に示す。 MCZ法に従って製造された単結晶の比抵抗とドーピング濃度を、単結晶の長さに関して概略的に示す。 円筒状単結晶から得られる半導体ディスクの比抵抗を測定するための方法の実施の形態を示す。 円筒状単結晶の比抵抗を測定するための方法の実施の形態を示す。 半導体ディスクを後ドーピングするための方法の実施の形態を示す。 半導体ディスクの概略的な平面図であり、半導体ディスクを後に細かく切断するための格子を示す。 MOSトランジスタのデバイス領域を既に作成した、後ドーピング中の半導体ディスクの一部の垂直横断面図である。 (図8Aと図8Bを含み)、MOSトランジスタのデバイス領域を既に作成した、他の例に係る後ドーピング中の半導体ディスクの一部の垂直横断面図である。 サイリスタのデバイスゾーンを既に作成した、後ドーピング中の半導体ディスクの一部の垂直横断面図である。 バイポーラ形トランジスタのデバイス領域を既に作成した、後ドーピング中の半導体ディスクの一部の垂直横断面図である。 ショットキーダイオードのデバイス領域を既に作成した、後ドーピング中の半導体ディスクの一部の垂直横断面図である。 半導体ディスクを後ドーピングするための他の方法の実施の形態を示す。 半導体ディスクを後ドーピングするための他の方法の実施の形態を示す。
図1は、円筒状の単結晶半導体本体1を概略的に示す。以下においてこの半導体本体は半導体棒とも呼ぶ。この半導体棒は例えばMCZ(磁気−チョクラルスキー)法に従って製造された半導体棒であり、直径dと長さlを有する。直径dは例えば12インチ(約30.48cm)以上のように、例えば8インチよりも大きい。このような半導体棒1は製造方法の間、すなわち溶融物から半導体棒を引き抜く際に既にドーピング可能である。製造方法の間にドーピングされたこのような半導体棒は勿論、半径方向では、すなわち縦方向xに対して横方向ではそのドーピング濃度がほぼ均質であるが、半導体棒の縦方向xではドーピング濃度が大きく変化するという特性を有する。
図2は、縦方向における棒の位置xに依存して、比抵抗とドーピング濃度を概略的に示す。棒1の長さlは例えば例えば1200ミリメートル(mm)、一端の比抵抗は例えば約1470Ohm−cm、そして他端の比抵抗は例えば220Ohm−cmであり、一端の6分の1よりも小さい。
比抵抗はドーピング濃度に直接左右される。ドーピング濃度が大きくなると、比抵抗は小さくなる。図示した例では、半導体棒がシリコンからなり、半導体棒がn型タイプのバルクドーピングを有すると仮定される。このバルクドーピングはn型ドーピングを行う、ドープ剤原子としての燐原子によって作られる。両端における比抵抗の上記値に関して、一端のドープ剤濃度は例えば約3E12cm−3であり、他端のドープ剤濃度は例えば約2E13cm−3である。電気的な比抵抗に相応して、ドーピング濃度が半導体棒の全長にわたって6倍よりも大きく変化する。さらに、ドーピングされた半導体棒の製造の際の従来のプロセス変動に基づいて、最大ドーピング濃度(最小比抵抗)と最小ドーピング濃度(最大比抵抗)が半導体棒毎に変化する。
図1に概略的に示した半導体棒から、従来の方法で半導体ディスク(ウェーハ)を切断または鋸引きすることができる。このような半導体棒から作られた半導体ディスクのドーピング濃度は、半導体棒1の長さにわたるドーピング濃度の前述の変動に基づいて、著しく変化する。従って、製造方法の間にドーピングされた半導体棒1から作られた半導体ディスクは、冒頭で述べた理由から、高電圧に耐える半導体デバイスを製作するためには適していない。
MCZ法で製造された半導体棒と、それから作られた半導体ディスクが12インチ以上の直径を有し得るので、このような半導体ディスクの使用時には、例えばFZ(フロートゾーン)法に従って製造されたより小さな半導体棒が使用される場合よりも、より多くの半導体デバイスの同時製作が可能である。従って、高電圧に耐える半導体デバイスの製作のために、MCZ法で製造された半導体棒(または縦方向においてドーピングが大きく変動する普通の半導体棒)を使用できるようにすることが望まれる。
次に、高電圧に耐える半導体デバイスを製作するためにこのような半導体ディスクを使用することを最終的に可能にするいろいろな方法について説明する。この方法は先ず、個々の半導体ディスクのバルクドーピングのドーピング濃度の検出を必要とする。このバルクドーピングのドーピング濃度のこの検出は例えば個々の半導体ディスクの比抵抗の測定によって行われる。さらに、例えば表面光起電力法またはμ−PCD(マイクロ波光伝導減衰)法のようなドーピング濃度を検出するための光学的方法も可能である。
電気的な比抵抗の測定は例えば半導体ディスクの4チップ測定によって行うことができる。図3は半導体棒1から切り取ったこのような半導体ディスク100の概略的な側面図である。4チップ測定の場合、通常1個のコンタクトチップを有する4個の電極が半導体ディスク100の表面に接触させられる。この接触は半導体ディスク100の2つの主面101、102の一方で行われる。この主面は半導体ディスク100の前面および背面とも呼ぶことができる。図3には、4個のコンタクトチップ201、202、203、204を有する測定装置200が概略的に示してある。測定時には、2個のコンタクトチップ、例えばコンタクトチップ201、204を経て、電流が表面から半導体ディスク100内に通電され、そして例えばコンタクトチップ202、203のような他の両コンタクトチップの間で電圧が測定される。この測定に基づいて、半導体ディスク100の電気的な比抵抗、特に電気的な表面比抵抗が検出される。半導体ディスク100の厚さ、すなわち前面101と背面102に対して垂直な方向における半導体ディスク100の寸法に基づいて、半導体ディスク100の電気的な比抵抗を求めることができる。
既に述べたように、電気的な比抵抗がバルクドーピングのドーピング濃度に直接関連しているので、電気的な比抵抗に基づいてバルクドーピングのドーピング濃度を求めることができる。燐原子に基づくn型バルクドーピングを有するシリコンについては、バルクドーピングのドーピング濃度は電気的な比抵抗に依存して例えば非特許文献1の図に基づいて求めることができる。
既に上述したように、半導体棒1のドーピングが半径方向においてほぼ均質であるので、半導体ディスク100の厚さが半導体棒1の長さlと比較して小さいと仮定すると、半導体ディスク100内のバルクドーピングのドーピング濃度はほぼ均質である。半導体棒1の長さlが例えば1000ミリメートル以上のように100ミリメートルの複数倍で、半導体ディスク100の普通の厚さが1mmよりも小さい場合には、上記の仮定が当てはまる。バルクドーピングのドーピング濃度を求める目的で行われる表面比抵抗の前述の測定は、半導体ディスク100の前面101および/または背面102の複数個所で行うことができる。これによって得られる、表面比抵抗またはそれから導き出されるバルクドーピングのドーピング濃度に関する結果から、その平均を求めることができる。この平均を求めることによって得られた結果は、半導体ディスク100のバルクドーピングの求められたドーピング濃度である。
半導体棒1から切り取られた後の半導体ディスク100の比抵抗を測定する代わりに、半導体棒1から半導体ディスクを切り取る前に、1枚の半導体ディスクまたは複数枚の半導体ディスクの比抵抗を測定することができる。このようなやり方は図4Aと4Bに概略的に示してある。図4Aは測定中の半導体棒1の側面図であり、図4Bは測定中の半導体棒1の平面図である。この測定方法の場合、半導体棒1を縦方向xにおいて多数の半導体区間に分け(この半導体区間はまだ固定連結され、単結晶棒1の一部である)、この各区間内で電気的な比抵抗、ひいてはバルクドーピングのドーピング濃度を少なくとも1回測定する。続いて、この個々の各区間が半導体ディスク100、100、100、100を形成するように、半導体棒1を細かく切断する。この場合、前もって半導体区間について測定された比抵抗または前もってこの半導体区間について測定されたドーピング濃度は、この半導体区間から得られた半導体ディスクの測定された比抵抗またはバルクドーピングの測定されたドーピング濃度である。
この測定方法の場合、半導体棒1の比抵抗は半導体棒1の縦方向xにおける半導体棒の少なくとも1つの位置で測定される。この場合、この位置で測定された電気的な比抵抗は、後で半導体棒1のこの位置から切り取られる半導体ディスクの電気的な比抵抗である。
半導体棒1の縦方向xにおける半導体棒の1つの位置または複数の位置での半導体棒1の電気的な比抵抗の測定は、例えば4−チップ測定によって行うことができる。この場合、図4Bに関連して、測定は例えば、測定装置200の4個のコンタクトチップが半導体棒1の周方向に互いに離隔されて半導体棒1の外周面に作用するように行われる。この方法で表面比抵抗が測定される。この表面比抵抗から、半導体棒の形状を考慮して、電気的な(容積)比抵抗を求めることができる。
この方法ではさらに、前もって求められたバルクドーピングのドーピング濃度を考慮して、半導体ディスク100が所定のバルクドーピング、すなわちバルクドーピングの所定のドーピング濃度を有するように、半導体ディスクが後ドーピングされる。この方法では特に、半導体ディスク100の付加的なn型ドーピングを行う。半導体ディスク100のn型バルクドーピングが存在する場合には、この付加的なn型ドーピングは、半導体ディスクのより高いn型ドーピングを得るために役立つ。半導体ディスク100のp型バルクドーピングが存在する場合には、この付加的なn型ドーピングは、半導体ディスクのp型正味ドーピングを減らすために役立つ。
半導体ディスク100の後ドーピングのための可能な方法が図5に概略的に示してある。この方法の場合、前面101と背面102の一方から半導体ディスク100内に陽子(水素イオン、H)を注入し、続いて半導体ディスクを加熱する。それによって、挿入された陽子が半導体ディスク100の半導体結晶の半導体格子内でn型ドーピング複合体、いわゆる水素誘導されたドナーを形成する。この温度プロセスの温度は例えば400°Cと570°Cの間、特に450°Cと550°Cの間である。温度プロセスの時間は例えば1時間と10時間の間、特に3時間と6時間の間である。この後ドーピング法によって作られた半導体ディスク100の付加的なドーピングはn型ドーピングである。従って、この方法はn型バルクドーピングを有する半導体ディスク100のn型ドーピングを高めるためにあるいはp型バルクドーピングを有する半導体ディスク100のp型ドーピングを減らすために適している。n型バルクドーピングを有する半導体ディスク100の場合、陽子照射および温度プロセスによって作られる付加的なn型ドーピングが、既存のバルクドーピングに付加されるので、図5に基づいて説明した方法の終了後、次式が当てはまる。
GES=N+N (1)
ここで、NGESは全ドーピング濃度、Nはバルクドーピングのドーピング濃度そしてNは後ドーピングによって付加されるドーピング濃度である。
バルクドーピングNが上述のように個々の半導体ディスク100について非常に異なり得るので、半導体ディスク100の一定の全ドーピングを達成するためには、後ドーピングによって付加されるドーピング濃度Nを既存のバルクドーピングNに適合させる必要がある。
図5に基づいて前述した方法の場合には、付加されたドーピングのドーピング濃度Nは2つのパラメータを介して調節可能である。このパラメータは陽子の注入線量、すなわち単位面積当たりに前面101および/または背面102から注入される陽子量と、アニーリングプロセスの温度である。その際、注入線量が決まっている場合には、アニーリングプロセスの温度が上記の温度範囲内で高く選択されればされるほど、発生するドーピング濃度は小さい。方法の一例では、半導体ディスク100の既存のバルクドーピングNに関係なく、注入線量を選定することができ、すなわち各半導体ディスクのために同じ注入線量を使用することでき、そしてこれによって付加されるドーピング濃度Nを調節するために、前もって検出されたバルクドーピングNに依存してアニーリングプロセスの温度を適合させることができる。
注入方法は、或る注入エネルギーによってのみ陽子が前面101と背面102の一方から(この側は以下において注入側と呼ばれる)半導体ディスク100内に注入されるように実施することができる。陽子濃度の最大値は、注入エネルギーによって決まる、半導体ディスク100の垂直方向の或る位置にある。この位置は一般的に、注入のエンド−オブ−レンジまたはエンド−オブ−レンジ−範囲と呼ばれる。半導体ディスク100の「垂直方向」は前面101と背面102に対して垂直な方向である。続いて行われる温度プロセスの間、陽子は陽子を注入した側の方へ拡散し、そして陽子照射によって発生した、半導体ディスク100の結晶格子の結晶欠陥と陽子から、水素誘導されたドナーが生じる。陽子が注入側の方へどの程度拡散し、エンド−オブ−レンジと注入側との間のドーピングがどの程度均質であるかは特に、温度プロセスの時間と、注入側からのエンド−オブ−レンジの位置とに依存する。基本的には、ドーピングは温度プロセスの時間が長くなるにつれて、すなわち陽子の再分配の時間が長くなるにつれて一層均質になる。
一例の場合、注入側とエンド−オブ−レンジの間の容積が少なくともほぼ均質なドーピングを有するまで、温度プロセスが行われる。ここで、注入側と注入のエンド−オブ−レンジの間の半導体ディスク100の容積の少なくとも60%または少なくとも80%が少なくともほぼ均質なドーピングを有すると理解すべきである。これに関連して、「少なくともほぼ均質なドーピング」は、考察される容量範囲内の最大ドーピング濃度と最小ドーピング濃度の間の比が3よりも小さい、2よりも小さい、1.5よりも小さいまたは1.2よりも小さいドーピングである。
他の方法の場合には、前面101と背面102の少なくとも一方から複数の注入が行われ、その際注入エネルギーが変えられる。
注入のエンド−オブ−レンジと、注入側とは反対の半導体ディスク100の側との間の範囲内では、陽子注入によって結晶欠陥が発生しないので、そこには(この範囲内に陽子の拡散が起こり得るにもかかわらず)水素誘導のドナーが形成されない。方法の一例では、陽子が半導体ディスク100の前面101と背面102から注入される。この場合、注入エネルギーは特に、前面と背面の一方からの注入のエンド−オブ−レンジが、前面と背面の他方からの注入のエンド−オブ−レンジよりも、前面と背面の他方の近くに位置するように選定可能である。この場合、結晶欠陥が半導体ディスクのすべての範囲内に存在するので、ディスク100全体にわたってほぼ均質なドーピングを達成することができる。
他の例の場合、一方の側からのみ注入され、半導体ディスク100は注入しなかった側から出発して、エンド−オブ−レンジまでまたはエンド−オブ−レンジを含めて切除される(薄くなる)。切除の後で、ほぼ均質にドーピングされた範囲が前のエンド−オブ−レンジと注入側の間に残る。切除は例えばエッチング法、研削法および研磨法の少なくとも1つを含む。
次に、陽子注入と後続の温度プロセスを用いた半導体ディスク100の後ドーピングの2つの例について説明する。説明のために、3.6E13cm−3の半導体ディスクの全バルクドーピング(目標ドーピング濃度)を少なくとも120μmの深さにわたって達成すべきであると仮定する。このバルクドーピングは120Ohm−cmの比抵抗に相当する。次に説明する例ではそれぞれ、半導体ディスク100の検出されたバルクドーピングと、後ドーピングのためのプロセスパラメータ(陽子線量、注入エネルギーおよび温度プロセスの時間と温度)が記載されている。この後ドーピングは、半導体ディスク100において注入のエンド−オブ−レンジと注入側との間で、少なくともほぼ均質なドーピングを目標ドーピング濃度で達成するために実施される。
1.例
検出されたバルクドーピング:3.08E13cm−3(140Ohm−cm)
注入エネルギー:4MeV
注入線量:1E14cm−2
温度プロセスの時間:10時間
温度プロセスの温度:505°C
2.例
検出されたバルクドーピング:2.16E13cm−3(200Ohm−cm)
注入エネルギー:4MeV
注入線量:1.5E14cm−2
温度プロセスの時間:8時間
温度プロセスの温度:500°C
半導体ディスク100の前述の後ドーピングはプロセス処理されていない半導体ディスク100で行うことができる。すなわち、半導体ディスク100が半導体棒1を製造したバルクドーピングだけしか有していないときに行うことができる。この場合、高電圧に耐えるデバイスを製造するために実施される他のプロセスステップが水素誘導ドナーのドーピング濃度を望ましくないように低下させるという危険がある。従って、方法の実施の形態では、高電圧に耐える半導体デバイスを製造するための若干のプロセスステップが既に実施されたときに初めて、半導体ディスク100の後ドーピングが行われる。次に、これを図6〜10に基づいて例示的に説明する。
図6は半導体ディスク100の概略的な平面図である。この半導体ディスクに基づいて、高電圧に耐える多数の半導体デバイスが製造される。点線は、個々の半導体チップへの半導体ディスク100の後の分割を表す格子を示す。この各半導体チップは例えばMOSFET、IGBT、ダイオードまたはサイリスタのような高電圧に耐える半導体デバイスの基礎となるものである。個々の半導体チップのデバイス構造は同時に作られる。この場合、所定の大きさのチップの場合、半導体ディスク100あたりの半導体チップの収量、ひいては製造方法の効率は、半導体ディスク100の直径が増大するにつれて高くなる。
図7〜10には、図6に概略的に示した垂直切断平面A−Aに沿った、1つの半導体チップの垂直横断面が部分的に示してある。これらの図には、個々の半導体チップのいわゆる内部範囲の一部、すなわち半導体チップ内に実装された高電圧に耐える半導体デバイスのアクティブなデバイス領域が配置されている範囲が示してある。内部範囲を環状に取り囲み、デバイスのエッジ端部を有するいわゆるエッジ範囲は、これらの図には示していない。
図7は、後ドーピング中の後のMOSトランジスタの垂直横断面図である。この場合、後ドーピングの前に、すなわち陽子注入と温度プロセスの前に、ディスク100の一方の側102(以下、背面と呼ぶ)の範囲内にドレーン領域14が既に作られ、他の側101(以下、前面と呼ぶ)の範囲内に本体領域12、ソース領域13およびゲート電極21が作られた。ゲート電極21は本体領域12に隣接配置され、ゲート誘電体22によってディスク100の半導体領域に対して誘電的に絶縁されている。ソース領域13、本体領域12およびゲート電極21はそれぞれいわゆるトランジスタセルの一部である。この場合、個々のトランジスタセルは個々のトランジスタセルの本体領域12に接するドリフト領域11とドレーン領域14を共有する。後のデバイスでは、ゲート電極21が1個のゲート端子に一緒に接続され、かつ個々のソース領域が1個のソース端子に一緒に接続されることにより、個々のトランジスタセルが平行に接続されている。本体領域12はコンタクト領域14を有することができ、このコンタクト領域は前面101まで延在し、このコンタクト領域を介して本体領域12は同様にソース端子に接続可能である。
ドレーン領域14とソース領域13および本体領域12は従来のごとく注入プロセスおよび/または拡散プロセスによって作ることができる。ドリフト領域11は、後ドーピングの前に半導体棒1のドーピングによってのみ与えられる半導体ディスク100のバルクドーピングを有する領域である。ゲート電極21は図示した例ではトレンチ電極、すなわち半導体ディスク100のトレンチ内に配置された電極である。このようなゲート電極21は従来のごとく、トレンチの製作、トレンチの側壁と底におけるゲート誘電体22の製作およびゲート誘電体層22上でのゲート電極21の製作によって製作可能である。勿論、例えば平らなゲート電極のような他のゲート−トポロジーを設けることもできる。
後ドーピングの間、陽子は上述のように前面101と背面102の少なくとも一方から半導体ディスク100内に注入され、続いて水素誘導のドナーを作るための温度プロセスが実施される。一例では、最大の陽子濃度が注入の直ぐ後、すなわちエンド−オブ−レンジの直ぐ後、ドレーン領域14の近くまたはドレーン領域内に存在するように、陽子注入が前面101から行われる。この場合、温度プロセスの間、陽子が前面101の方へ拡散し、ドリフト領域11のほぼ均質な後ドーピングを生じる。このプロセスの間、本体領域12、ソース領域13およびドレーン領域14も後ドーピングすることができる。勿論、この半導体領域のドーピング濃度は一般的に、後ドーピングの所望なドーピング濃度の多数倍であるので、後ドーピングはこの半導体領域12、13、14のドーピング濃度に大きな影響を及ぼさない。ドレーン領域14とソース領域13のドーピング濃度は例えば1019cm−3であり、本体領域12のドーピング濃度は例えば1016cm−3であり一方、後ドーピングの所望なドーピング濃度は例えば1013cm−3と1014cm−3の間の範囲である。
図7の半導体ディスク100に基づいて製作されるMOSトランジスタデバイスは例えばMOSFETである。この場合、ソース領域13とドレーン領域14はn型ドーピングされ一方、本体領域12はp型ドーピングされる。デバイスはさらにIGBTとして形成することもできる。この場合、ドレーン領域14はp型ドーピングされる。IGBTの場合、ドレーン領域14はエミッタ領域とも呼ばれる。IGBTの場合さらに、エミッタ短絡が存在し得る。このエミッタ短絡は背面102からエミッタ領域14を通ってドリフト領域11まで達し、ドリフト領域11と同じ伝導形である(IGBTの場合ドリフト領域11はベース領域とも呼ばれる)。このようなエミッタ短絡はエミッタ領域14のように後ドーピングの前に形成され得るが、図7には示していない。
図7にはさらに、ドレーンメタライゼーション(エミッタメタライゼーション)31が示してある。このドレーンメタライゼーションは半導体本体の背面102に被覆形成され、ドレーン領域/エミッタ領域14に接触している。このメタライゼーション31は後ドーピングを行う前に形成可能であり、しかも特に前面101から陽子注入が行われるときにおよび図8Aと図8Bに関連して後述するように、後ドーピングの後で半導体ディスク100の薄切りがもはや行われないときに形成可能である。
他の実施の形態の場合には、陽子が背面102からまたは陽子が前面101と背面102から注入される。この場合、メタライゼーション31は後ドーピングの実施後形成される。同じことが前面101の範囲のメタライゼーションに当てはまる。このメタライゼーションは後のゲート端子と、デバイスの後のソース端子を形成する。
図8Aと図8Bは、MOSサイリスタを製造する際の半導体ディスク100の後ドーピングのための他の方法を示している。これらの図はそれぞれ、方法の間の半導体ディスク100の一部の垂直横断面図である。
この方法の場合、半導体ディスクは後ドーピングの後で背面102から薄切りされる。図8Aは後ドーピングの陽子注入中の半導体ディスク100を示している。この場合、予め、例えばソース領域13および本体領域12と、ゲート電極21と、ゲート誘電体22が前面101の範囲内に既に形成されている。図示した例の場合、陽子注入は前面101から行われ、注入のエンド−オブ−レンジ−範囲は図8Aにおいて110で示してある。注入のエンド−オブ−レンジ−範囲110と背面102の間には、温度プロセス中に水素誘導のドナーが形成されない。すなわち、この範囲においてドーピングの適合は行われない。
続いて、背面102とエンド−オブ−レンジ−範囲110との間あるいは背面102とエンド−オブ−レンジ−範囲含む範囲との間のこの範囲は、背面102から出発する半導体ディスク100の切除によって除去される。図8bの参照符号102’はこの切除後得られた背面を示す。続いて、この背面102’から、ドレーン領域またはエミッタ領域14を作るためのドープ剤原子が入れられる。このドープ剤は例えば注入される。このドープ剤の活性化はレーザビームによってあるいはRTA(急速アニーリング)プロセスによって行われる。この場合、半導体ディスク100の表面に近い範囲が背面102’で短時間加熱されるので、活性化は水素誘導のドナーによる後ドーピングに大した影響を及ぼさない。表面の近くは例えば表面から1マイクロメートルよりも近い領域または表面から0.5マイクロメートルよりも近い領域である。水素誘導のドナーを作るための温度プロセスは活性化の前または後で行うことができる。
図7と図8Aと図8Bに基づいて説明した方法の代わりに、例えば背面のメタライゼーション31が被覆形成される前に、後ドーピングのための陽子注入が背面102から行われる。この場合、注入のエンド−オブ−レンジ−範囲は例えば本体領域12内にある。ドレーン領域またはエミッタ領域14は陽子注入の前または後で作ることできる。上記の最後のケースでは、半導体ディスク100はドレーン領域またはエミッタ領域14を作る前に背面102から出発してさらに薄くすることができる。
図9は半導体ディスク100の一区間の垂直横断面図である。この区間には、後ドーピングの前にサイリスタのアクティブデバイス領域が作られる。アクティブデバイス領域は半導体ディスク100の背面102の範囲内のp型エミッタ42、前面101の範囲内のp型ベース41およびこのp型ベース41内に配置されたn型エミッタ43である。p型エミッタ42、p型ベース41およびn型エミッタ43は従来のごとく注入プロセスおよび/または拡散プロセスによって製作可能である。p型エミッタ42とp型ベース41の間には、n型ベース11が配置されている。このn型ベースは半導体ディスク100のバルクドーピングに一致するドーピングを有し、このドーピングは後ドーピングによって適合させられる。後ドーピングによって、p型ベース42、n型エミッタ43およびp型エミッタ42のドーピング濃度を変えることができる。これらのデバイス領域のドーピング濃度は勿論、後ドーピングによって提供されるドーピング濃度よりもはるかに高いので、この半導体領域41〜43のドーピング濃度の大幅の変更は発生しない。
図7に基づいて前述した実施の形態の場合のように、前面101、背面102または前面101および背面102から陽子を半導体ディスク100に注入することができる。陽子が前面101と背面102の一方からのみ注入される場合および背面から出発する薄切りが行われない場合、後ドーピングを行う前に前面101と背面102の他方に既にメタライゼーションを被覆形成することができる。p型エミッタ43は、図7と図8Aおよび図8Bに係るドレーン領域またはエミッタ領域に相応して、後ドーピングの前または後で作ることができる。
p型エミッタ42とn型エミッタ43のドーピング濃度は例えば図7のデバイスソース領域13とドレーン領域14のドーピング濃度の範囲内にあり、p型ベース41のドーピング濃度は例えば図7の本体領域12のドーピング濃度の範囲内にある。
図10は後ドーピング中のバイポーラ形ダイオードのデバイス構造を示している。このバイポーラ形ダイオードは半導体ディスク100のバルクドーピングに一致するドーピングを有するn型ベース11と、半導体ディスクの前面101の範囲内の第1エミッタ51、例えばn型エミッタ51と、半導体ディスク100の背面102の範囲内の、例えばp型エミッタのような第2エミッタ52を含んでいる。この両エミッタ51、52は従来のごとく注入プロセスおよび/または拡散プロセスによって作ることができる。陽子注入と温度プロセスを有する後ドーピングによって、n型ベース11のドーピング濃度の後ドーピングが行われる。この場合、両エミッタ51、52を後ドーピングすることもできる。しかし、両エミッタのドーピング濃度は後ドーピングによって作られたドーピング濃度よりもはるかに高いので、後ドーピングによって両エミッタ51、52のドーピング濃度の大幅な変更は生じない。両エミッタ51、52のドーピング濃度は例えば1013cm−3よりも多く一方、後ドーピングのドーピング濃度は例えば1019cm−3と1014cm−3の間である。陽子注入は図7と8に基づいて前述した方法の場合のように、前面101と背面102の一方からあるいは前面101と背面102の両方から行うことができる。陽子注入がこの両面の一方からのみ行われるときには、この両面の他方、例えば背面102では、半導体ディスク100の薄切りが行われなければ、後ドーピングの前にメタライゼーション31を作ることができる。背面側のエミッタ52は図7と図8Aおよび図8Bのドレーン領域またはエミッタ領域に相応して、後ドーピングの前または後で作ることができる。
図11は後ドーピング中の後のショットキーダイオードの垂直横断面図である。この場合、半導体ディスク100は背面102の範囲内に、n型ベース11に隣接するn型エミッタ61を有する。n型ベース11は半導体ディスク100のバルクドーピングに一致するドーピングを有し、このドーピングは後ドーピングによって適合させられる。後の方法ステップにおいて、ショットキーメタルが半導体ディスク100の前面101に被覆形成される。背面側のエミッタ61は図7と図8Aおよび図8Bのドレーン領域またはエミッタ領域に相応して、後ドーピングの前または後で作ることができる。
上述の方法の場合、半導体ディスクの全ドーピング濃度は、半導体ディスク100または半導体棒1の製造プロセスから生じる元のドーピング濃度と、後ドーピングによって付加されるドーピング濃度とからなっている。方法の一例では、元のバルクドーピング濃度は全ドーピング濃度の少なくとも20%、少なくとも40%または少なくとも60%である。これに相応して、後ドーピングを実施した後で、後ドーピングは全ドーピング濃度の最大で80%、最大で60%または最大で40%である。上述のオーダーのバルクドーピングの存在により、例えば半導体ディスク内の酸素の存在のような寄生効果は、固有半導体ディスクから出発してドーピングが水素誘導のドナーによってのみ生じる比較ケースと比べて、妨害作用が弱くなる。さらに、後ドーピングのコストは、固有半導体ディスクから出発して水素誘導のドナーによってのみドーピングを生じる方法の場合よりも少ない。なぜなら、必要な陽子注入線量が純陽子ドーピングの場合よりもはるかに少ないからである。
陽子注入と温度プロセスを含む後ドーピングの代わりにまたはこの後ドーピングに付加して、半導体ディスク100の後ドーピングは中性子照射によって行うこともできる。シリコンからなる半導体ディスク100に中性子を照射する場合、放射性シリコン−31(31Sl)が生じる。この放射性シリコン−31は約2.6時間の半減期を有し、ベータ線を放出しながらn型ドープの燐に崩壊する。この方法の場合、後ドーピングのドーピング濃度は中性子の照射線量によって調節可能である。中性子照射を用いてこのような後ドーピング方法を実施した後の全ドーピングについては、
GES=N+N (2)
が当てはまる。この場合、NGESは後ドーピングの実施後の全バルクドーピング、Nは後ドーピングの前のバルクドーピング、そしてNは中性子注入によって生じる後ドーピングである。
半導体ディスク100の垂直横断面を概略的に示す図11を参照すると、中性子は前面101および/または背面102から半導体ディスク100に注入可能である。中性子照射は例えば原子炉内で行われる。
中性子は比較的に少ない注入エネルギーで半導体ディスク内に深く侵入するので、元の半導体棒1の単結晶区間を一緒に形成する多数の半導体ディスクのための後ドーピングを同時に行うことができる。図12は元の半導体棒1のこのような区間の概略的な垂直横断面図である。半導体棒1のこの区間は、それぞれ後の半導体ディスク100、100、100を形成する複数のサブ区間を有する。図12に示した実施の形態の場合、これは半導体ディスクである。しかし、これは一例であり、後でそれぞれ半導体ディスクを形成する3個よりも多いサブ区間を設けることができる。中性子照射はサブ区間100’の前面101’および/または背面102’から行うことができる。その代わりにまたはそれに補足して、サブ区間のドーピングの場合のための中性子照射は側壁からも行うことが可能である。
中性子注入から温度安定性のn型ドーピングが生じるので、中性子注入を用いた後ドーピングはプロセス処理されていない半導体ディスク100で既に行うことができる。すなわち、注入プロセスおよび/または拡散プロセスがアクティブデバイス領域を作るために実施される前に行うことができる。燐ドーピングを活性化するためおよび放射線損傷を治すための特別な調質ステップの実施は任意である。この場合、800°Cと1000°Cの間の温度を使用することでき、時間は例えば1時間または数時間である。しかしながら、半導体デバイスの製造時に、例えば注入されたドーピング物質の活性化または内部拡散のような他の目的のために、温度ステップを用いることができる。
前述の方法は、既にバルクドーピングを有する半導体ディスクのドーピング濃度を個別的に適合させることができる。
この方法の場合特に、必要に応じて、1本の半導体棒から作られる異なる半導体ディスクについて、異なる全ドーピングを生じることができる。例えば、小さなバルクドーピングを有する半導体ディスクを、第1の全ドーピング濃度を有するように後ドーピングすることができ一方、既により大きなバルクドーピングを有する半導体ディスクを、第1の全ドーピング濃度よりも高い第2の全ドーピング濃度を有するように後ドーピングすることができる。1本の棒から作られる個々のディスクは、例えばグループにまとめることができる。この場合、異なるグループのディスクのドーピングを例えば異なる全ドーピング濃度に合わせることができる。

Claims (23)

  1. バルクドーピングを有する半導体ディスク(100)を処理するための方法であって、この方法が、
    前記バルクドーピングのドーピング濃度の検出と、
    後ドーピングによる前記半導体ディスク(100)の前記バルクドーピングの適合と、を含み、前記後ドーピングが、
    水素誘導のドナーを発生するための陽子注入および後続の温度プロセスと、
    中性子照射と、
    の少なくとも1つの方法を含み、
    この場合、次のパラメータ、すなわち
    陽子注入の注入線量、
    温度プロセスの温度、
    中性子照射の照射線量
    の少なくとも1つが、前記バルクドーピングの検出されたドーピング濃度に依存する、
    上記方法。
  2. アニーリングステップ中の温度が400°Cと570°Cの間または450°Cと550°Cの間である、請求項1に記載の方法。
  3. 前記温度プロセスの時間が1時間と10時間の間あるいは3時間と6時間の間である、請求項2に記載の方法。
  4. 前記中性子照射の後で温度プロセスが実施され、この温度プロセスにおいて前記半導体ディスクが800°Cと1000°Cの間の温度に加熱される、請求項1に記載の方法。
  5. 前記温度プロセスの時間が1時間と10時間の間である、請求項4に記載の方法。
  6. 前記半導体ディスク(100)が第1の側(101)を有し、陽子注入がこの第1の側(101)から行われる、請求項1に記載の方法。
  7. 前記陽子注入が少なくとも2つの陽子注入ステップを含み、この陽子注入ステップにおいて陽子が異なる注入エネルギーで注入されることを特徴とする請求項6に記載の方法。
  8. 前記半導体ディスク(100)が第1の側(101)を有し、前記中性子照射がこの第1の側(101)から行われる、請求項1に記載の方法。
  9. 前記半導体ディスク(100)が単結晶(10)の一部であり、この単結晶が少なくとも2つの半導体ディスクを有し、かつ第1の側(101)を有し、
    前記中性子照射が前記単結晶(10)の前記第1の側(101)から行われる、請求項1に記載の方法。
  10. 前記半導体ディスク(100)のバルクドーピングのドーピング濃度の検出が、前記半導体ディスクの比抵抗の測定を含んでいる、請求項1〜9のいずれか一項に記載の方法。
  11. 前記半導体ディスク(100)が円筒状単結晶の分割によって得られた半導体ディスク(100)であり、
    前記比抵抗の測定が前記単結晶の分割の後で行われる、請求項10に記載の方法。
  12. 前記半導体ディスク(100)が円筒状単結晶の分割によって得られた半導体ディスク(100)であり、
    前記比抵抗の測定が前記単結晶の分割の前に行われる、請求項10に記載の方法。
  13. 前記バルクドーピングがn型バルクドーピングである、請求項1〜12のいずれか一項に記載の方法。
  14. 前記バルクドーピングが燐原子によって形成されている、請求項13に記載の方法。
  15. 前記バルクドーピングがp型バルクドーピングである、請求項1〜12のいずれか一項に記載の方法。
  16. 前記バルクドーピングのドーピング濃度が1E13cm−3よりも大きい、請求項11または12に記載の方法。
  17. 前記バルクドーピングのドーピング濃度が1E12cm−3よりも大きい、請求項16に記載の方法。
  18. 前記適合前の前記バルクドーピングのドーピング濃度が、前記適合後の前記ドーピング濃度の20%、40%または60%である、請求項1〜17のいずれか一項に記載の方法。
  19. 陽子が前記陽子注入中に前記半導体ディスクの第1の側から前記半導体ディスクのエンド−オブ−レンジ−範囲に注入され、
    前記適合によって追加されるドーピング濃度が前記エンド−オブ−レンジ−範囲と前記第1の側との間の範囲において前記半導体ディスクの容積の少なくとも60%または少なくとも80%において均質化されるように、温度プロセスが選定されている、請求項1〜18のいずれか一項に記載の方法。
  20. 少なくともほぼ均質にドーピングされた容積内の最大ドーピング濃度と最小ドーピング濃度の間の比が、3よりも小さい、2よりも小さい、1.5よりも小さいまたは1.2よりも小さい、請求項17に記載の方法。
  21. 陽子が前記陽子注入中に前記半導体ディスクの第1の側からエンド−オブ−レンジ−範囲に注入され、
    前記半導体ディスクが前記の第1の側とは反対の第2の側から出発して少なくともエンド−オブ−レンジ−範囲まで切除される、請求項1〜20のいずれか一項に記載の方法。
  22. 前記半導体ディスクがMCZ法に従って作られた半導体ディスクである、請求項1〜21のいずれか一項に記載の方法。
  23. 前記半導体ディスクが12インチ以上の直径を有する、請求項1〜22のいずれか一項に記載の方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017063187A (ja) * 2015-08-26 2017-03-30 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag 半導体デバイス、シリコンウェハ、及びシリコンウェハの製造方法
JP2018195806A (ja) * 2017-04-24 2018-12-06 インフィネオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG 半導体ウェハの中性子照射ドーピングのための装置および方法
WO2021186944A1 (ja) * 2020-03-17 2021-09-23 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
WO2021199687A1 (ja) * 2020-04-02 2021-10-07 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
DE112020001043T5 (de) 2019-10-11 2021-12-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013216195B4 (de) * 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
JP6558367B2 (ja) * 2014-06-13 2019-08-14 住友電気工業株式会社 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
US9779931B2 (en) * 2015-10-08 2017-10-03 Infineon Technologies Ag Method of manufacturing semiconductor wafers and method of manufacturing a semiconductor device
DE102016112049B3 (de) 2016-06-30 2017-08-24 Infineon Technologies Ag Verfahren zum herstellen von cz-siliziumwafern und verfahren zum herstellen einer halbleitervorrichtung
WO2019142249A1 (ja) * 2018-01-17 2019-07-25 株式会社Fuji スプライシング装置
DE112019000094T5 (de) 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
JP7067636B2 (ja) 2018-10-18 2022-05-16 富士電機株式会社 半導体装置および製造方法
CN112204710A (zh) 2018-12-28 2021-01-08 富士电机株式会社 半导体装置及制造方法
WO2020230900A1 (ja) 2019-05-16 2020-11-19 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113711364A (zh) 2019-10-11 2021-11-26 富士电机株式会社 半导体装置和半导体装置的制造方法
CN114467182A (zh) 2020-04-01 2022-05-10 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7452632B2 (ja) 2020-04-01 2024-03-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53135262A (en) * 1977-04-30 1978-11-25 Fujitsu Ltd Composition determing method of multi semi-conductor crystal
JPS59187271A (ja) * 1983-04-08 1984-10-24 Hitachi Ltd 比抵抗測定方法およびその装置
JPS6038815A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd 半導体基板の製造方法
JPH04132693A (ja) * 1990-09-21 1992-05-06 Shin Etsu Handotai Co Ltd 中性子照射シリコン単結晶の熱処理方法
JPH10112441A (ja) * 1996-08-29 1998-04-28 Ind Technol Res Inst リンをドーピングしたシリコンの製造法
JP2000331950A (ja) * 1999-05-17 2000-11-30 Sony Corp 半導体への不純物ドーピング方法及び半導体装置製造方法
JP2002076080A (ja) * 2000-08-31 2002-03-15 Shin Etsu Handotai Co Ltd 半導体シリコン基板の抵抗率測定方法、半導体シリコン基板の導電型判定方法、及び半導体シリコン基板の製造方法
JP2003505860A (ja) * 1999-07-14 2003-02-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 中性子変質を使用する電荷補償半導体素子の製造方法
JP2004224582A (ja) * 2003-01-20 2004-08-12 Shin Etsu Handotai Co Ltd 単結晶の製造方法
JP2005012090A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 半導体ウェーハの製造方法及び半導体装置の製造方法
JP2006344977A (ja) * 2005-06-08 2006-12-21 Infineon Technologies Ag 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品
JP2006352131A (ja) * 2005-06-14 2006-12-28 Siltron Inc 結晶成長されたインゴットの品質評価方法
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
JP2012129308A (ja) * 2010-12-14 2012-07-05 Sumco Techxiv株式会社 半導体ウェーハの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2362264B2 (de) * 1973-12-14 1977-11-03 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von homogen n-dotierten siliciumeinkristallen durch bestrahlung mit thermischen neutronen
US4135951A (en) * 1977-06-13 1979-01-23 Monsanto Company Annealing method to increase minority carrier life-time for neutron transmutation doped semiconductor materials
US4129463A (en) * 1977-06-29 1978-12-12 The United States Of America As Represented By The United States Department Of Energy Polycrystalline silicon semiconducting material by nuclear transmutation doping
US4348351A (en) * 1980-04-21 1982-09-07 Monsanto Company Method for producing neutron doped silicon having controlled dopant variation
US4762802A (en) * 1984-11-09 1988-08-09 American Telephone And Telegraph Company At&T, Bell Laboratories Method for preventing latchup in CMOS devices
DE3531631A1 (de) * 1985-09-05 1987-03-05 Licentia Gmbh Asymmetrischer thyristor und verfahren zu seiner herstellung
JP2635450B2 (ja) * 1991-03-26 1997-07-30 信越半導体株式会社 中性子照射用原料czシリコン単結晶
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
US7074697B2 (en) * 1999-10-01 2006-07-11 The Regents Of The University Of California Doping-assisted defect control in compound semiconductors
DE102007033873A1 (de) * 2007-07-20 2009-01-22 Infineon Technologies Austria Ag Verfahren zur Dotierung eines Halbleiterwafers und Halbleiterbauelement
US8378384B2 (en) * 2007-09-28 2013-02-19 Infineon Technologies Ag Wafer and method for producing a wafer
US7879699B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
JP6067585B2 (ja) * 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102013216195B4 (de) * 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53135262A (en) * 1977-04-30 1978-11-25 Fujitsu Ltd Composition determing method of multi semi-conductor crystal
JPS59187271A (ja) * 1983-04-08 1984-10-24 Hitachi Ltd 比抵抗測定方法およびその装置
JPS6038815A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd 半導体基板の製造方法
JPH04132693A (ja) * 1990-09-21 1992-05-06 Shin Etsu Handotai Co Ltd 中性子照射シリコン単結晶の熱処理方法
JPH10112441A (ja) * 1996-08-29 1998-04-28 Ind Technol Res Inst リンをドーピングしたシリコンの製造法
JP2000331950A (ja) * 1999-05-17 2000-11-30 Sony Corp 半導体への不純物ドーピング方法及び半導体装置製造方法
JP2003505860A (ja) * 1999-07-14 2003-02-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 中性子変質を使用する電荷補償半導体素子の製造方法
JP2002076080A (ja) * 2000-08-31 2002-03-15 Shin Etsu Handotai Co Ltd 半導体シリコン基板の抵抗率測定方法、半導体シリコン基板の導電型判定方法、及び半導体シリコン基板の製造方法
JP2004224582A (ja) * 2003-01-20 2004-08-12 Shin Etsu Handotai Co Ltd 単結晶の製造方法
JP2005012090A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 半導体ウェーハの製造方法及び半導体装置の製造方法
JP2006344977A (ja) * 2005-06-08 2006-12-21 Infineon Technologies Ag 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品
JP2006352131A (ja) * 2005-06-14 2006-12-28 Siltron Inc 結晶成長されたインゴットの品質評価方法
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
JP2012129308A (ja) * 2010-12-14 2012-07-05 Sumco Techxiv株式会社 半導体ウェーハの製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017063187A (ja) * 2015-08-26 2017-03-30 インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag 半導体デバイス、シリコンウェハ、及びシリコンウェハの製造方法
US10566424B2 (en) 2015-08-26 2020-02-18 Infineon Technologies Ag Semiconductor device, silicon wafer and method of manufacturing a silicon wafer
US10957767B2 (en) 2015-08-26 2021-03-23 Infineon Technologies Ag Semiconductor device, silicon wafer and method of manufacturing a silicon wafer
JP2018195806A (ja) * 2017-04-24 2018-12-06 インフィネオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG 半導体ウェハの中性子照射ドーピングのための装置および方法
US11250966B2 (en) 2017-04-24 2022-02-15 Infineon Technologies Ag Apparatus and method for neutron transmutation doping of semiconductor wafers
DE112020001043T5 (de) 2019-10-11 2021-12-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
WO2021186944A1 (ja) * 2020-03-17 2021-09-23 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JPWO2021186944A1 (ja) * 2020-03-17 2021-09-23
JP7334849B2 (ja) 2020-03-17 2023-08-29 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
WO2021199687A1 (ja) * 2020-04-02 2021-10-07 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP2021163929A (ja) * 2020-04-02 2021-10-11 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法
JP7264100B2 (ja) 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法

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