JP2003505860A - 中性子変質を使用する電荷補償半導体素子の製造方法 - Google Patents

中性子変質を使用する電荷補償半導体素子の製造方法

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Abstract

(57)【要約】 高電圧ＭＯＳＦＥＴなどの半導体素子は、遮断接合部（４０）からの空乏時に、電圧維持空間電荷区域を与える交互のｐ型（１１）およびｎ型（１２）領域を有する多ｐ−ｎ接合リサーフ半導体材料（１０）を含むことが知られている。本発明は、シリコン原子のリンへの変質によってｎ型領域（１２）を形成するように、マスク（５０）におけるウィンドウ領域（５２）で熱中性子（１５０）の平行ビーム（１５２）を、材料のｐ型領域（１１）のアクセブタドーピング濃度（Ｎａ）を有するｐ型シリコン本体（１００）に照射する、低コストで信頼性の高い材料などの製造方法を提供する。ｐ型領域（１１）の低アクセブタ濃度のバランスを取るための非常に明確で制御可能なリンドーピング濃度は、ボロンのアクセブタ濃度であっても、このように実現される。このように形成されたシリコン本体（１０）は、素子製造のウェーハを形成するように、ｐ−ｎ接合（２１）に対して横方向（１１０）にスライスおよび／または研磨される。

Description

【発明の詳細な説明】
【０００１】 本発明は空乏時に電圧維持空間電荷区域を設ける空乏可能多領域半導体材料を
有する半導体素子の製造と、このような材料の製造方法に関する。また、本発明
はこのような方法で製造される半導体材料および半導体素子に関する。
【０００２】 電圧維持空間電荷区域は、材料において多数のｐ−ｎ接合を形成する介在され
たｐ型およびｎ型領域の荷電粒子の空乏によって得られる。介在されたｐ型およ
びｎ型領域の中間寸法（幅または厚さ）は、（そのドーパント濃度に関連して）
その半導体で雪崩降伏が生じる臨界磁場強度に電界が達することなく、中間寸法
にわたる領域の空乏が可能となるよう充分に短くする必要がある。これは、著名
なリサーフ（ＲＥＳＵＲＦ）原理の拡張である。従って、空乏可能多領域材料は
「多ｐ−ｎリサーフ」材料と呼ばれることもある。逆導電型の第２領域と共に介
在される或る導電型の第１領域で形成される電圧維持区域において、ドーパント
濃度と第１および第２領域の寸法は、（高電圧動作モードでの空乏時に）第１お
よび第２領域における単位領域当たりの空間電荷が、少なくとも空間電荷から得
られる電界がその区域で雪崩降伏が発生する臨界磁場強度よりも小さくなる程度
にバランスが取られている。
【０００３】 米国特許明細書ＵＳ−Ａ−４，７５４，３１０（参照：ＰＨＢ３２７４０）に
は、空乏時に電圧維持空間電荷区域を共に設ける交互のｐ型およびｎ型領域を含
む空乏可能多領域（多数のｐ−ｎ接合リサーフ）半導体材料が開示されている。
空間電荷区域にこのような材料を使用すると、或る絶縁破壊電圧を有する装置に
おけるオン抵抗を下げることができ、水平型および垂直型の高電圧ＭＯＳＦＥＴ
素子にとっては特に有利である。このような素子の他の実施例は、ＵＳ−Ａ−５
，２１６，２７５、ＵＳ−Ａ−５，４３８，２１５、ＷＯ−Ａ−９７／２９５１
８に開示されている。ＵＳ−Ａ−４，７５４，３１０、ＵＳ−Ａ−５，２１６，
２７５、ＵＳ−Ａ−５，４３８，２１５、ＷＯ−Ａ−９７／２９５１８の全内容
は、ここに参考資料として加える。
【０００４】 ＵＳ−Ａ−４，７５４，３１０、ＵＳ−Ａ−５，２１６，２７５、ＵＳ−Ａ−
５，４３８，２１５、ＷＯ−Ａ−９７／２９５１８に記載されているように、エ
ッチングされたトレンチを再充填して、垂直素子の場合、素子本体の主面に垂直
に延びる交互のｐ型およびｎ型領域を設けることができる。しかし、得られるｐ
−ｎ接合の品質と処理の再現性は最適な状態からはほど遠い。
【０００５】 素子製造における中間段階で空乏可能多領域を形成するその他の処理も提案さ
れている。従って、充分にドーピングされたシリコン基板上のシリコンエピタキ
シャル層におけるエッチングされたトレンチのエピタキシャル再充填を行う代わ
りに、ＵＳ−Ａ−５，２１６，２７５の５列目３８〜４１行目にはｎ（またはｐ
）シリコン層のローカル局所領域を変形させる選択的な中性子変質ドーピング（
ＮＴＤ）が提案されている。しかし、中性子はエピタキシャル層を通って充分に
ドーピングされたシリコン基板にまで浸透してしまうので、充分ドーピングされ
たシリコン基板におけるシリコン原子およびドーパント原子も変質してしまう。
しかし、この基板は、能動素子領域（ドレイン）を形成するのに必要である。Ｗ
Ｏ−Ａ−９７／２９５１８の図７ａ〜７ｂは、各エピタキシャル段階における反
対のタイプのドーパントのイオン注入で繰返しエピタキシーすることを提案して
いる。しかし、この処理は多数のステップを伴い、また高価であるので、リサー
フに必要なｎおよびｐドーパントと、素子の導電型と電圧遮断要求事項とのバラ
ンスを取ることが困難である。
【０００６】 多数のリサーフに必要なｃｍ−２単位でのｐおよびｎ型のドーピングが厳密に
一致しているので、縦型素子の多ｐ−ｎ接合リサーフ半導体材料を製造するため
に、どの既知の処理を製造において効果的に使用することができるかは明らかで
ない。
【０００７】 本発明の目的は、低コストでありながら信頼性の高い、多ｐ−ｎ接合リサーフ
半導体材料を製造する処理を提供することにある。
【０００８】 本発明によれば、空乏時に電圧維持空間電荷区域を共に与える交互のｐ型およ
びｎ型領域を含む空乏可能多領域半導体材料の半導体ウェーハを製造する方法で
あって、本体の厚さに渡って材料のｐ型領域に必要な濃度に相当するアクセブタ
ドーピング濃度を有するｐ型シリコン本体を提供するステップと、シリコン原子
のリンへの変質によってｎ型領域を形成するように、マスクのウィンドウ領域で
熱中性子の平行ビームをシリコン本体に照射するステップとを含んでなり、これ
によって生成されたｎ型領域のリンドーパント濃度が本体の対向する主面間の本
体の厚さ方向に広がり、交互のｐ型およびｎ型領域間に形成されたｐ−ｎ接合が
本体の対向する主面で終端する、方法が提供される。
【０００９】 元のｐ型シリコン本体の組成に対して非常に優れた制御が可能となり、本体の
抵抗率を正確に測定して、局所中性子変質ドーピング（ＮＴＤ）段階の前に適切
な（低）ドーパント濃度レベルを決定することができる。リンの所望のＮＴＤ濃
度に対する正確な中性子分量も、正確に検定することができる。このようにＮＴ
Ｄを使用して素子製造の開始ウェーハを設けることによって、充分にドーピング
された素子領域／基板から生じる問題が発生することがなくなる。次の素子製造
において、充分にドーピングされた領域／基板は、ドーパント注入および／また
は拡散によって、あるいはその主面に対して充分にドーピングされたウェーハを
接合させることによって、ウェーハの主面に設けられる。
【００１０】 本体は、素子製造で所望のウェーハを形成するために適切な厚さを有すること
ができる。しかし、熱中性子のシリコンへの浸透深さは大きい。従って、ＮＴＤ
に対してはより厚みのある本体を簡単に使用することができる。そして、ＮＴＤ
の後に、方法は、より薄い本体として所望の素子ウェーハを形成するようにｐ型
およびｎ型領域間のｐ−ｎ接合を横断するシリコン本体をスライスするステップ
を更に含んでいてもよい。
【００１１】 本発明により製造されたウェーハは、オン抵抗の低い高電圧ＭＯＳＦＥＴ素子
の製造に効果的に使用することができる。従って、ソースおよびドレイン領域を
ウェーハの各第１および第２の対向する主面に隣接して設けてもよく、ソース領
域は、ドレイン領域と逆導電型のチャネル収容本体領域によってソース領域を空
間電荷区域の多数のｐ−ｎ接合から分離される。第１導電型のウェーハは、第２
の主面にドレイン領域を設けるように、空乏可能多領域半導体材料のウェーハの
第２の主面に接合してもよい。
【００１２】 本発明による上記およびその他の効果的な技術的特徴は、添付の請求項におい
て明確に述べられている。これらは添付図面を参照にして、一例として記載の実
施例において説明されている。
【００１３】 ちなみに、図は説明図であって、図面の部分の相対的寸法および比率は、図面
を明確にし、また便宜のために、誇張または縮小して示してある。従って、例え
ば、部分１０の厚さＸは一般に、その領域の幅ｗ１およびｗ２よりも少なくとも
大きな規模となっている。同一の参照符号は一般に、変形および異なる実施例の
上記当するまたは同様の特徴を表すのに使用される。
【００１４】 図１のＭＯＳＦＥＴ素子は、それぞれ交互になっているｐ型およびｎ型領域１
１および１２を含む空乏可能多領域（多数のｐ−ｎ接合リサーフ）半導体材料の
本体部１０を有する単結晶シリコン本体を含んでいる。領域１１および１２は共
に、ＭＯＳＦＥＴが遮断されている状態で、空乏時に電圧維持空間電荷区域を与
える。この素子は、ＵＳ−Ａ−４，７５４，３１０、ＵＳ−Ａ−５，２１６，２
７５、ＵＳ−Ａ−５，４８３，２１５、ＷＯ−Ａ−９７／２９５１８に開示され
ているタイプのものである。一般に、多リサーフ半導体材料は、１００ボルトを
越える電圧の遮断を維持することができる。
【００１５】 図１のＭＯＳＦＥＴは、それぞれソースおよびドレイン領域２および３を有す
る垂直素子であり、ソースおよびドレイン領域２および３は本体部１０の対向す
る主面１０ａおよび１０ｂに隣接して設けられている。ＭＯＳＦＥＴの絶縁ゲー
ト構造体３４およびソース電極３２は面１０ａに存在し、またドレイン電極３３
は面１０ｂに存在している。領域１１および１２間のｐ−ｎ接合２１は、本体部
１０の主面１０ａ、１０ｂを横断して延びている。ソース領域２は、チャネル収
容本体領域４によって、空間電荷区域の多数のｐ−ｎ接合２１から分離されてい
る。このトランジスタ本体領域４は、ドレイン領域３とは逆導電型であり、遮断
ｐ−ｎ接合４０を形成している。この遮断ｐ−ｎ接合４０から、ＭＯＳＦＥＴの
遮断状態で本体部１０において空乏層が広がる。遮断電圧を維持すると、本体部
１０全体が空乏する。これを図１の斜線の無い部分により示す。空乏層も、本体
部１０から領域３および４に僅かに延びている。
【００１６】 次に、本発明の方法によるこの素子の本体１０のウェーハを製造する方法を説
明する。この方法は、 （ａ）材料のｐ型領域１１に必要な濃度に相当する本体１００の例えばボロン
などのアクセブタドーピング濃度Ｎａで、対向する主面１００ａおよび１００ｂ
を有するｐ型シリコン結晶本体１００を設けるステップと、 （ｂ）中性子吸収マスク５０はｎ型領域１２が要望されるウィンドウ領域５２
を有し、またウィンドウ領域５２はマスキング領域５１と交互になっている状態
で、ｐ型領域が残るシリコン本体１００の領域をマスクするために、面１００ａ
上に中性子吸収マスク５０（図２参照）を設けるステップと、 （ｃ）シリコン原子をリンに変質させることにより、ドナードーピング濃度Ｎ
ｄを有するｎ型領域１２を形成するように、マスク５０におけるウィンドウ領域
５２で、熱中性子１５０の平行ビームをシリコン本体１００に照射させるステッ
プと、 （ｄ）素子製造用の薄型本体としてウェーハを形成するように、ｐ型およびｎ
型領域１１および１２間のｐ−ｎ接合２１を横断するシリコン本体１００をスラ
イスするステップと、を含んでなる。
【００１７】 シリコン原子のリンへの変質は、シリコン半導体材料の既知のドーピング処理
であり、本体全体をｎ型のリンドーピング処理材料に変換するに一般に使用され
る。米国特許ＵＳ−Ａ−４，７２８，３７１には、例えば電力サイリスタなどの
ｎ型本体領域の均一なドーピングレベルを調節するよう、照射する間にシリコン
本体上で中性子吸収材料がの厚さが様々になるＮＴＤ処理が開示されている。Ｕ
Ｓ−Ａ−５，２１６，２７５の内容全体を、ここに参考資料として挙げる。ＵＳ
−Ａ−５，２１６，２７５は、多ｐ−ｎ接合リサーフ材料を形成するためにＮＴ
Ｄの使用を提案しているが、これは素子のドレイン領域を設ける充分にドーピン
グされたシリコン基板上に層が存在する場合に、ｎ（またはｐ）シリコン層の局
所区域をｐ（またはｎ領域）に変換するという状況の中においての使用である。
この既知の状況においてＮＴＤを用いることにより、例えば充分にドーピングさ
れたｎ型基板のリンドーパントを硫黄に変質させる場合に二次的なドーピング問
題が生じる。これらの問題は、本発明によって回避される。次に、本発明の状況
におけるＮＴＤの使用を、図２を参考にして詳細に説明する。
【００１８】 マスク５０は、例えばＵＳ−Ａ−４，７２８，３７１に開示されているような
既知の中性子吸収材料で構成してもよい。マスク５０は、本体１００の面１００
ａ上に置かれる接触マスク５０であってもよい。あるいは、ＵＳ−Ａ−４，７２
８，３７１に開示されているように、例えば本体面の二酸化珪素の保護層１０５
上にフォトリソグラフィーで定義されたマスキングパターン５０であってもよい
。マスキング領域５１およびウィンドウ領域５２のパターンを選択し、例えばＵ
Ｓ−Ａ−５，４３８，２１５の図２に示すように、ストライプや棒／列、または
格子など、本体１００の厚さ方向に延びる交互の領域１１、１２の所望の配置パ
ターンを与える。
【００１９】 マスキング領域５１およびウィンドウ領域５２の幅を選び、空乏時の領域１１
および１２間にｃｍ２単位の必要な空間電荷バランスを与える。従って、領域１
１および１２の幅ｗ１、ｗ２およびドーピング濃度Ｎａ、Ｎｄは、これらの各領
域に形成される単位領域（Ｎａ．ｗ１）および（Ｎｄ．ｗ２）当たりの空間電荷
が効果的に一致、すなわち不均衡から得られる電界がシリコン半導体材料で雪崩
降伏が生じる臨界磁場強度よりも小さくなる程度にバランスが取られるような数
値となる。ｐ型領域１１のドーピング濃度Ｎａは、与えられた本体１００のドー
ピング濃度によって決まり、また所望のリサーフ空乏を可能にするためにその数
値は低くなっている。例えばボロンなどの低ドーピング濃度Ｎａは、ボロンが通
常熱中性子を吸収すると考えられていても、熱中性子ビーム１５２に与える影響
は無視できる程度である。シリコン原子の中性子変質により、ウィンドウ領域５
１の領域１２には、中性子束の大きさおよび照射時間で定まる非常に明確で制御
可能なｎ型のドーピング濃度Ｎｄが得られる。領域１２は狭く、幅ｗ２を有して
いる。そのため、ウィンドウ領域５２を通ってシリコン本体１００に入る中性子
１５０は、中性子「ガス」を使用するＵＳ−Ａ−４，７２８，３７１に開示され
る変質処理とは異なり、はっきりとした幅の狭い直線ビーム１５２の形を取って
いる。
【００２０】 はっきりとした幅の狭い直線ビーム１５２は、中性子吸収マスクにおける長い
幅の狭いウィンドウを使用して、原子炉室の中性子束から方向選択をすることに
よって与えられる。幅よりも長い照射室への入口窓を生成することにより、ソー
スで最初の選択が行われる。本体面１００ａ上のマスク５０では、直線方向の調
整を行うことができる。マスク５０が薄い沈着層ではなく厚い接触マスクである
場合、マスク５０は中性子の選択において主要な役割を果たす。平行選択から得
られる中性子束の大きさは低いので、ＵＳ−Ａ−４，７２８，３７１における中
性子ガスを使用する従来処理と比較すると、本発明を実行するのに非常に長い照
射時間を要する。しかし、照射時間が長いと、結果として得られるリンのドーピ
ング濃度を非常に正確に制御することが可能になり、これはｐ型およびｎ型の領
域１１および１２間で適切な空間電荷バランスを得るのに重要である。
【００２１】 通常、結晶格子に深刻な損傷がある場合、中性子変質ドーピング処理が行われ
る。しかし、この結晶本体１００の格子の損傷は、領域１１および１２間に著し
いドーパント拡散を発生させることなく熱処理で充分アニールすることができる
。従って、照射後、６５０°〜８００°の範囲の温度に約１時間以上加熱するこ
とで、本体１００をアニールすることが可能である。この別個の焼き戻し段階は
、次の素子製造で適切な熱処理、例えば損傷をアニールすることが可能なドーパ
ント拡散段階を使用するのであれば、省略してもよい。
【００２２】 照射されたシリコン本体１００の厚さは、シリコンに入る中性子ビーム１５２
の照準、マスク５０の厚さおよび閉塞能力、拡散による本体１００内でのビーム
の発散によって、非常に大きくなりうる。例えば１ｃｍの本体厚さにより、前面
１００ａから背面１００ｂへのリンのドーピング濃度に約５％の偏差が生じる。
【００２３】 照射室から取り出した後、厚みのある本体１００をスライスして、素子製造に
適した薄型ウェーハを生成する。従って、厚みのある本体１００は（主面１００
ａおよび１００ｂに平行で、ｐ−ｎ接合２１を横切る）面１１０に沿って切るこ
とができ、またその後面は研磨される。
【００２４】 しかし、例えばマスク５０が沈着層タイプである場合、本体１００は薄くても
よい。拡散によるビーム発散の結果、本体の厚さも減少する。従って、例えば照
射本体１００は、その主面１００ａおよび１００ｂ間の厚さが１ｍｍ未満であっ
てもよい。また、本体１００は、素子製造に適した厚さのウェーハであってもよ
い。
【００２５】 交互になっている領域１１および１２を有する生成されたウェーハは更に処理
され、１つの主面にドレイン領域３を設け、また対向する主面にソースおよび本
体領域２および４を設ける。これらの領域２、３および４は、ウェーハへのドー
パント注入および拡散によって形成してもよい。しかし、多数のリサーフ領域１
１および１２のドーピング濃度ＮａおよびＮｄを拡散させずに、ドーパントを長
時間拡散させることはできない。従って、厚みのあるドレイン領域３が望まれる
場合は、適切にドーピングしたｎ型エハを、ウェーハ１１、１２の面１０ｂに直
接接合して、ドレイン領域３を設けるようにしてもよい。そのため、領域３をど
のように設けるかによって、本体部１０の主面１０ｂは、素子本体の底面または
領域３との境界面になりうる。これらの両例を図示するために、基準１０ｂを図
１の一点鎖線で示す。
【００２６】 素子によっては、本体部１０の主面１０ａにｐ型およびｎ型の領域１１および
１２に対し、ソース領域２およびチャネル収容本体領域４を配置しなくてもよい
。これは、領域２および４の縦配置が領域１１および１２の縦配置に対して横向
きになっていたり、および／または非常に幅の狭い領域１１および１２を多数使
用する場合である。
【００２７】 例えば領域２および４に対して最密の六角形または正方形セル配置を有する他
の素子においては、領域１１および１２に対して領域２および４を配列するのが
望ましい。この場合、主面１０ａに隣接するソース領域２およびチャネル収容本
体領域４を設ける前に、主面１０ａでｐ型およびｎ型の領域１１および１２の位
置を確認することが必要である。
【００２８】 この位置の確認は様々な方法で行うことができる。そのため、例えば方向付け
マーカをマスク５０に存在させ、これを使用して、例えばマスク５０におけるマ
ーカウィンドウでエッチングを行うことによりウェーハ１００上に配置マークを
設けてもよい。その他、マスク５０の方向付けマーカを、ウェーハ１００にすで
に存在する配置マーカ、例えばウェーハ１００の境界線の配置フラットと並べる
ようにしてもよい。
【００２９】 選択腐食液で面１０ａを軽くエッチングすることにより、面１０ａでのｐ型お
よびｎ型領域１１および１２の位置を特に簡単に確認することができる。腐食液
は、ｐ型導電型材料を優先してエッチングするか、あるいは中性子照射によって
損傷した材料を優先してエッチングするものでもよい。
【００３０】 上記の１つまたは他の方法において、面１０ａでのｐ型およびｎ型領域１１お
よび１２の位置が確認される。次に、絶縁ゲート３４を上記１つの主面１０ａの
ｐ型およびｎ型領域１１および１２に対して配置させ、その後ソース領域２およ
びチャネル収容本体領域４を設ける注入マスクとして機能させてもよい。
【００３１】 多数のリサーフ本体部１０の厚さＸ（すなわち、遮断接合部４０およびドレイ
ン領域３との境界面の間の交互の領域１１および１２の長さ）を、素子の所望の
遮断能力に従って選択する。素子の所望の遮断能力は、通常は１００Ｖよりも大
きい。本発明は遮断電圧が例えば少なくとも５００Ｖ以上に高くなっても、非常
に有用である。５００Ｖの素子の場合、領域１０の厚さＸは通常５０μｍである
。３５０μｍの厚さＸを使用して４．５ｋＶの遮断能力を有するＭＯＳＦＥＴを
作成することもできる。領域１１および１２の実効電荷（Ｎａ．ｗ１−Ｎｄ．ｗ
２）におけるバランスは例えば±１０％であってもよく、またｐ型領域１１の幅
ｗ１は５μｍ〜１０μｍの範囲内であってよい。本体部１０の材料製造における
許容範囲が大きい場合、ｎ型領域１２のドナー濃度Ｎｄがｐ型領域１１のアクセ
ブタ濃度Ｎａよりも高いことが好ましい。この場合、ｐ−ｎ接合２１間のｎ型領
域１２の幅ｗ２は、ｐ−ｎ接合２１間のｐ型領域１１の幅ｗ１未満に相当する。
従って、例えば、ＮｄがＮａよりも大きくなるまで中性子照射を継続することが
でき、この場合、ｗ１がｗ２よりも大きくなるようにマスク領域５１および５２
の寸法を選択する。
【００３２】 本開示を読むことにより、その他の変更例および変形例が当業者により明らか
となる。このような変更例および変形例は、半導体素子の設計、製造および使用
において既知であり、また上記の特徴に代わってあるいはこれに加えて使用され
る同等およびその他の特徴を含む。請求項は本出願において特に特徴の組み合わ
せに対して定義されているが、本発明の開示の範囲も、新規特徴、またはここに
暗示的あるいは明示的に開示される特徴の新規組み合わせ、またはその総括、い
ずれかの請求項に現在請求されているように同一の発明に関連するか否か、およ
び本発明のように同一の技術上の問題の一部または全てを軽減するか否かを含む
ことが理解されるべきである。これによって、出願は、新規請求項が、本出願ま
たはこれから得られる別の出願が遂行される間に、いずれかのこのような特徴お
よび／またはこのような特徴の組み合わせに対して成される。
【図面の簡単な説明】
【図１】 本発明により製造された高電圧ＭＯＳＦＥＴ素子の一部を示す断面図である。
【図２】 図１の素子の製造における一段階での半導体材料のウェーハを示す断面図であ
る。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 空乏時に電圧維持空間電荷区域を共に設ける交互のｐ型およびｎ型領域の形で
    空乏可能多領域半導体材料の半導体ウェーハを製造する方法であって、 （ａ）下記本体の対向する主面間で本体の厚さ方向に延び、材料のｐ型領域に
    必要な濃度に相当するアクセブタドーピング濃度を有するｐ型シリコン本体を設
    けるステップと、 （ｂ）ｐ型領域が残るシリコン本体の領域をマスクするために主面の一つの上
    に、ｎ型領域が望まれるウィンドウ領域を有し、上記ウィンドウ領域がマスク領
    域と交互になっている中性子吸収マスクを設けるステップと、 （ｃ）シリコン原子のリンへの変質によってｎ型領域に、交互のｐ型およびｎ
    型領域間に形成されたｐ−ｎ接合が本体の対向する主面で終端するように本体の
    厚さ方向全体に延びるドナードーパント濃度を形成するように、マスクのウィン
    ドウ領域でシリコン本体に熱中性子の平行ビームを照射するステップと、を含ん
    でなる方法。
  2. 【請求項２】 中性子変質ドーピングステップ（ｃ）の後、素子製造の薄型本体としてウェー
    ハを形成するよう、ｐ型およびｎ型領域間のｐ−ｎ接合を横切るシリコン本体を
    スライスするステップ（ｄ）を更に含むことを特徴とする請求項１に記載の方法
    。
  3. 【請求項３】 ｎ型領域のドナー濃度はｐ型領域のアクセブタ濃度よりも高く、ｐ−ｎ接合間
    のｎ型領域の幅はｐ−ｎ接合間のｐ型領域の幅よりも狭い請求項１または請求項
    ２に記載の方法。
  4. 【請求項４】 ウェーハの各第１および第２の対向する主面に隣接してソースおよびドレイン
    領域が設けられ、ソース領域はドレイン領域と逆導電型のチャネル収容本体領域
    によって空間電荷区域の多数のｐ−ｎ結合部から分離されている請求項１〜３の
    いずれか１項に記載の方法で製造されるウェーハを備える高電圧ＭＯＳＦＥＴ素
    子の製造方法。
  5. 【請求項５】 第１導電型のウェーハが、上記第２の主面でドレイン領域を設けるよう空乏可
    能多領域半導体材料のウェーハの第２の主面に接合されている請求項４に記載の
    方法。
  6. 【請求項６】 ウェーハの第１主面でのｐ型およびｎ型領域の位置が、上記第１主面に隣接し
    てソース領域およびチャネル収容本体領域を設ける前に確認され、ソース領域お
    よびチャネル収容本体領域は、上記第１主面でｐ型およびｎ型領域と１列に並べ
    られる請求項４または請求項５に記載の方法。
  7. 【請求項７】 ウェーハの第１主面でのｐ型およびｎ型領域の位置が、選択エッチング液中で
    上記第１主面を軽くエッチングすることによって確認される請求項６に記載の方
    法。
  8. 【請求項８】 上記逆導電型のドーパントが第１主面に隣接するウェーハの部分に導入され、
    チャネル収容本体領域を設ける請求項４〜７のいずれか１項に記載の方法。
  9. 【請求項９】 下記ウェーハの厚さ方向に延びるｐ型およびｎ型領域を交互に含み、請求項１
    〜３のいずれか１項に記載の方法によって製造される半導体ウェーハ。
  10. 【請求項１０】 請求項４〜８のいずれか１項に記載の方法によって製造される半導体素子。
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